JPH1021186A - コンピュータシステムおよびバスコントローラ - Google Patents
コンピュータシステムおよびバスコントローラInfo
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- JPH1021186A JPH1021186A JP17038196A JP17038196A JPH1021186A JP H1021186 A JPH1021186 A JP H1021186A JP 17038196 A JP17038196 A JP 17038196A JP 17038196 A JP17038196 A JP 17038196A JP H1021186 A JPH1021186 A JP H1021186A
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Abstract
(57)【要約】
【課題】アクセス対象のデバイスに応じてバス上の所定
の信号線を使用して伝送する信号を切り替えられるよう
にし、バスの信号線数の低減を図る。 【解決手段】バス３００上の信号線は互いに異なる２種
類以上の信号の伝送に共用されており、デコード回路１
１５によって特定されたアクセス対象のデバイスをアク
セスするために必要な信号が、信号マルチプレクスを行
うセレクタ回路によって選択され、それが共用されてい
る信号線上に伝送される。したがって、アクセス対象の
デバイスに応じてバス３００上の所定の信号線を使用し
て伝送する信号を切り替えられるようになり、バス３０
０上の信号線数の低減を実現することができる。
の信号線を使用して伝送する信号を切り替えられるよう
にし、バスの信号線数の低減を図る。 【解決手段】バス３００上の信号線は互いに異なる２種
類以上の信号の伝送に共用されており、デコード回路１
１５によって特定されたアクセス対象のデバイスをアク
セスするために必要な信号が、信号マルチプレクスを行
うセレクタ回路によって選択され、それが共用されてい
る信号線上に伝送される。したがって、アクセス対象の
デバイスに応じてバス３００上の所定の信号線を使用し
て伝送する信号を切り替えられるようになり、バス３０
０上の信号線数の低減を実現することができる。
Description
【０００１】
【発明の属する技術分野】この発明はコンピュータシス
テムおよびバスコントローラに関し、特にバス上の信号
線線数を低減するための改良がなされたコンピュータシ
ステムおよびバスコントローラに関する。
テムおよびバスコントローラに関し、特にバス上の信号
線線数を低減するための改良がなされたコンピュータシ
ステムおよびバスコントローラに関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータのほとん
どは、ＩＳＡバスをサポートしており、ＩＳＡバス上に
ぶらさがるＩ／Ｏデバイスは、Ｉ／Ｏコントローラによ
り制御されていた。ＩＳＡバスを構成する主な信号線は
次の通りである。
どは、ＩＳＡバスをサポートしており、ＩＳＡバス上に
ぶらさがるＩ／Ｏデバイスは、Ｉ／Ｏコントローラによ
り制御されていた。ＩＳＡバスを構成する主な信号線は
次の通りである。
【０００３】・ＳＡ０〜ＳＡ１９…メモリ空間２４ビッ
トアドレスの下位２０ビットのアドレス信号。 ・ＳＤ０〜ＳＤ１５…１６ビットのデータバス信号。
トアドレスの下位２０ビットのアドレス信号。 ・ＳＤ０〜ＳＤ１５…１６ビットのデータバス信号。
【０００４】・ＬＡ１７〜ＬＡ２３…メモリ空間２４ビ
ットアドレスの上位７ビットのアドレス信号。 ・ＡＬＥ…コマンドストローブ中にＬＡアドレスをラッ
チする為の信号。
ットアドレスの上位７ビットのアドレス信号。 ・ＡＬＥ…コマンドストローブ中にＬＡアドレスをラッ
チする為の信号。
【０００５】・ＡＥＮ…ＤＭＡサイクル中‘Ｈ’となる
信号。 ・ＤＡＣＫ０−３、５−７…ＤＭＡ要求に対する負論理
の信号で、要求したデバイスに対して発行する。
信号。 ・ＤＡＣＫ０−３、５−７…ＤＭＡ要求に対する負論理
の信号で、要求したデバイスに対して発行する。
【０００６】・ＤＲＱ０−３、５−７…Ｉ／Ｏデバイス
のＤＭＡＣ（ＤＭＡコントローラ）に対する要求信号。 ・ＩＲＱ３−７、９−１２、１４−１５…Ｉ／Ｏデバイ
スがＣＰＵに割り込みを要求する信号。
のＤＭＡＣ（ＤＭＡコントローラ）に対する要求信号。 ・ＩＲＱ３−７、９−１２、１４−１５…Ｉ／Ｏデバイ
スがＣＰＵに割り込みを要求する信号。
【０００７】・ＩＯＲ…Ｉ／Ｏのリードコマンドストロ
ーブ。 ・ＩＯＷ…Ｉ／Ｏのライトコマンドストローブ。 ・ＭＥＭＲ…メモリのリードコマンドストローブ。
ーブ。 ・ＩＯＷ…Ｉ／Ｏのライトコマンドストローブ。 ・ＭＥＭＲ…メモリのリードコマンドストローブ。
【０００８】・ＭＥＭＷ…メモリのライトコマンドスト
ローブ。 ・ＩＯＣＳ１６…Ｉ／Ｏサイクルが１６ビットであるこ
とを知らせる信号。 ・ＩＯＣＨＲＤＹ…Ｉ／Ｏ ＣｈａｎｎｅｌのＲｅａｄ
ｙ信号。
ローブ。 ・ＩＯＣＳ１６…Ｉ／Ｏサイクルが１６ビットであるこ
とを知らせる信号。 ・ＩＯＣＨＲＤＹ…Ｉ／Ｏ ＣｈａｎｎｅｌのＲｅａｄ
ｙ信号。
【０００９】・ＭＥＭＣＳ１６…メモリサイクルが１６
ビットであることを知らせる信号。 ・ＳＢＨＥ…１６ビット幅転送の際、ＳＡ０と対して参
照するアドレス信号。 ・ＭＡＳＴＥＲ…バスマスタがＤＡＣＫを受けた後、バ
ス信号の駆動権をシステムから貰うために制御する信
号。
ビットであることを知らせる信号。 ・ＳＢＨＥ…１６ビット幅転送の際、ＳＡ０と対して参
照するアドレス信号。 ・ＭＡＳＴＥＲ…バスマスタがＤＡＣＫを受けた後、バ
ス信号の駆動権をシステムから貰うために制御する信
号。
【００１０】・ＴＣ…ＤＭＡＣが最後のアクセスである
と通知する信号。 ・ＳＹＳＣＬＫ…ＣＬＫ信号 ・０ＷＳ…スタンダードサイクルより、早いバスサイク
ルを要求する信号。
と通知する信号。 ・ＳＹＳＣＬＫ…ＣＬＫ信号 ・０ＷＳ…スタンダードサイクルより、早いバスサイク
ルを要求する信号。
【００１１】・ＲＥＦＲＥＳＨ…ＤＲＡＭのリフレシュ
サイクル期間だけ‘Ｌ’になる信号。 ・ＲＥＳＥＴＤＲＹ…リセット信号。 ・ＯＳＣ…１４．３１８１８ＭＨｚの信号。 このように、ＩＳＡバスを構成する信号線は、８５本程
度である。
サイクル期間だけ‘Ｌ’になる信号。 ・ＲＥＳＥＴＤＲＹ…リセット信号。 ・ＯＳＣ…１４．３１８１８ＭＨｚの信号。 このように、ＩＳＡバスを構成する信号線は、８５本程
度である。
【００１２】
【発明が解決しようとする課題】しかしながら、従来で
は、８５本の信号線は常に全てが使用されているわけで
はなく、アクセス対象のデバイスによっては必要である
が、それ以外のデバイスのアクセスには全く利用されな
い信号線も存在している。
は、８５本の信号線は常に全てが使用されているわけで
はなく、アクセス対象のデバイスによっては必要である
が、それ以外のデバイスのアクセスには全く利用されな
い信号線も存在している。
【００１３】例えば、Ｉ／Ｏアクセスに限るとアドレス
ラインはＳＡ１５〜００までしか使われず、またメモリ
アクセスであっても、ＲＯＭアクセスの場合にはそのメ
モリサイズが例えば２５６Ｋバイト程度と小さいため、
ＳＡ１７〜ＳＡ００までしか使われないことになる。
ラインはＳＡ１５〜００までしか使われず、またメモリ
アクセスであっても、ＲＯＭアクセスの場合にはそのメ
モリサイズが例えば２５６Ｋバイト程度と小さいため、
ＳＡ１７〜ＳＡ００までしか使われないことになる。
【００１４】このように、システムの構成に必要なデバ
イスをサポートする限りにおいては、ＩＳＡバスを必ず
しもフルサポートする必要はない。したがって、ＩＳＡ
バスをフルサポートする従来のシステム構成は、無用な
システム基板サイズの増大を引き起こしていた。
イスをサポートする限りにおいては、ＩＳＡバスを必ず
しもフルサポートする必要はない。したがって、ＩＳＡ
バスをフルサポートする従来のシステム構成は、無用な
システム基板サイズの増大を引き起こしていた。
【００１５】この発明はこのような点に鑑みてなされた
もので、アクセス対象のデバイスに応じてバス上の所定
の信号線を使用して伝送する信号を切り替えられるよう
にして信号線の共用を図り、バスの信号線数の低減を実
現することが可能なコンピュータシステムおよびバスコ
ントローラを提供することを目的とする。
もので、アクセス対象のデバイスに応じてバス上の所定
の信号線を使用して伝送する信号を切り替えられるよう
にして信号線の共用を図り、バスの信号線数の低減を実
現することが可能なコンピュータシステムおよびバスコ
ントローラを提供することを目的とする。
【００１６】
【課題を解決するための手段】この発明は、バスと、こ
のバスに接続された複数のデバイスとを有し、前記バス
上の所定の信号線を互いに異なる２種類以上の信号の伝
送に共用するコンピュータシステムであって、現在のバ
スサイクルをデコードし、アクセス対象となるデバイス
を決定するデコード手段と、このデコード手段のデコー
ド結果に応じて動作制御され、アクセス対象として決定
されたデバイスに応じて前記互いに異なる２種類以上の
信号の１つを選択し、前記バス上の所定の信号線を利用
して、前記選択した信号の伝送を行うマルチプレクス手
段とを具備し、前記バス上の所定の信号線上に伝送され
る信号をアクセス対象となるデバイスに応じて切り替え
ることを特徴とする。
のバスに接続された複数のデバイスとを有し、前記バス
上の所定の信号線を互いに異なる２種類以上の信号の伝
送に共用するコンピュータシステムであって、現在のバ
スサイクルをデコードし、アクセス対象となるデバイス
を決定するデコード手段と、このデコード手段のデコー
ド結果に応じて動作制御され、アクセス対象として決定
されたデバイスに応じて前記互いに異なる２種類以上の
信号の１つを選択し、前記バス上の所定の信号線を利用
して、前記選択した信号の伝送を行うマルチプレクス手
段とを具備し、前記バス上の所定の信号線上に伝送され
る信号をアクセス対象となるデバイスに応じて切り替え
ることを特徴とする。
【００１７】このコンピュータシステムにおいては、バ
ス上の所定の信号線を互いに異なる２種類以上の信号の
伝送に共用されており、デコード手段によって特定され
たアクセス対象のデバイスをアクセスするために必要な
信号がマルチプレクス手段によって選択され、それが共
用されている信号線上に伝送される。したがって、アク
セス対象のデバイスに応じてバス上の所定の信号線を使
用して伝送する信号を切り替えられるようになり、バス
上の信号線数の低減を実現することができる。
ス上の所定の信号線を互いに異なる２種類以上の信号の
伝送に共用されており、デコード手段によって特定され
たアクセス対象のデバイスをアクセスするために必要な
信号がマルチプレクス手段によって選択され、それが共
用されている信号線上に伝送される。したがって、アク
セス対象のデバイスに応じてバス上の所定の信号線を使
用して伝送する信号を切り替えられるようになり、バス
上の信号線数の低減を実現することができる。
【００１８】前記バス上の所定の信号線としては、アド
レスバスの上位ビット部の伝送に使用されるアドレスラ
インを使用し、そのアドレスラインには、８ビットデバ
イスの上位ビットアドレスの入力ピンと、１６ビットデ
バイスの上位ビットデータの入出力ピンとを接続してお
くことが好ましい。この場合、マルチプレクス手段は、
前記デコード手段によってアクセス対象のデバイスが前
記８ビットデバイスであることが決定されたとき、前記
アドレスラインを用いて上位ビットアドレスを伝送し、
前記デコード手段によってアクセス対象のデバイスが前
記１６ビットデバイスであることが決定されたとき、前
記アドレスラインを用いて上位ビットデータの伝送を行
う。これにより、アドレスバスの上位ビット部の伝送に
使用されるアドレスラインを、１６ビットデバイスとの
間の上位ビットデータの伝送に共用することができるの
で、上位ビットデータの伝送専用のデータラインを省略
することが可能となる。
レスバスの上位ビット部の伝送に使用されるアドレスラ
インを使用し、そのアドレスラインには、８ビットデバ
イスの上位ビットアドレスの入力ピンと、１６ビットデ
バイスの上位ビットデータの入出力ピンとを接続してお
くことが好ましい。この場合、マルチプレクス手段は、
前記デコード手段によってアクセス対象のデバイスが前
記８ビットデバイスであることが決定されたとき、前記
アドレスラインを用いて上位ビットアドレスを伝送し、
前記デコード手段によってアクセス対象のデバイスが前
記１６ビットデバイスであることが決定されたとき、前
記アドレスラインを用いて上位ビットデータの伝送を行
う。これにより、アドレスバスの上位ビット部の伝送に
使用されるアドレスラインを、１６ビットデバイスとの
間の上位ビットデータの伝送に共用することができるの
で、上位ビットデータの伝送専用のデータラインを省略
することが可能となる。
【００１９】また、例えば１６ビットのデータ入出力と
１６ビットアドレスの双方が必要な１６ビットデバイス
を使用する場合には、そのデバイスとアドレスラインと
の間にはアドレスラッチ回路を挿入しておき、そのアド
レスラッチ回路の出力端側および入力端側を、それぞれ
そのデバイスの上位ビットアドレスの入力ピンと、上位
ビットデータの入出力ピンとに接続しておくことが好ま
しい。この場合、前記マルチプレクス手段は、前記デコ
ード手段によってアクセス対象のデバイスが前記１６ビ
ットデバイスであることが決定されたとき、前記アドレ
スラインを用いて上位ビットアドレスを伝送してそれを
前記アドレスラッチ回路にラッチさせた後、前記アドレ
スラインを用いて上位ビットデータの伝送を行う。これ
により、１６ビットのデータ入出力と１６ビットアドレ
ス出力の双方を正常に行うことができる。
１６ビットアドレスの双方が必要な１６ビットデバイス
を使用する場合には、そのデバイスとアドレスラインと
の間にはアドレスラッチ回路を挿入しておき、そのアド
レスラッチ回路の出力端側および入力端側を、それぞれ
そのデバイスの上位ビットアドレスの入力ピンと、上位
ビットデータの入出力ピンとに接続しておくことが好ま
しい。この場合、前記マルチプレクス手段は、前記デコ
ード手段によってアクセス対象のデバイスが前記１６ビ
ットデバイスであることが決定されたとき、前記アドレ
スラインを用いて上位ビットアドレスを伝送してそれを
前記アドレスラッチ回路にラッチさせた後、前記アドレ
スラインを用いて上位ビットデータの伝送を行う。これ
により、１６ビットのデータ入出力と１６ビットアドレ
ス出力の双方を正常に行うことができる。
【００２０】また、前記バス上の所定の信号線として、
チップセレクト信号の伝送に使用されるチップセレクト
信号線を使用し、このチップセレクト信号線には、第１
デバイスのチップセレクト入力ピンと、第２デバイスの
所定ビットのアドレス入力ピンとを接続しておいてもよ
い。この場合には、前記マルチプレクス手段は、前記デ
コード手段によってアクセス対象のデバイスが前記第１
デバイスであることが決定されたとき、前記チップセレ
クト信号線を用いてチップセレクト信号を伝送し、前記
デコード手段によってアクセス対象のデバイスが前記第
２デバイスであることが決定されたとき、前記チップセ
レクト信号線を用いて前記所定ビットのアドレスの伝送
を行うことで、チップセレクト信号の伝送とアドレスの
伝送を同一信号線を用いて行うことが可能となる。
チップセレクト信号の伝送に使用されるチップセレクト
信号線を使用し、このチップセレクト信号線には、第１
デバイスのチップセレクト入力ピンと、第２デバイスの
所定ビットのアドレス入力ピンとを接続しておいてもよ
い。この場合には、前記マルチプレクス手段は、前記デ
コード手段によってアクセス対象のデバイスが前記第１
デバイスであることが決定されたとき、前記チップセレ
クト信号線を用いてチップセレクト信号を伝送し、前記
デコード手段によってアクセス対象のデバイスが前記第
２デバイスであることが決定されたとき、前記チップセ
レクト信号線を用いて前記所定ビットのアドレスの伝送
を行うことで、チップセレクト信号の伝送とアドレスの
伝送を同一信号線を用いて行うことが可能となる。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るコンピュータシステム全体の構成が示されてい
る。このコンピュータシステムのシステムボード上には
３種類のバス、つまりＣＰＵバス１００、ＰＣＩバス２
００、および信号線数が削減されているＩＳＡバス（以
下、ミニＩＳＡバスと称する）３００が配設されてい
る。システムボード上には、ＣＰＵ１１、ホスト／ＰＣ
Ｉブリッジ装置（ＣＨＩＰ１）１２、ＰＣＩ／ＩＳＡブ
リッジ装置（ＣＨＩＰ２）１３、複数のＩＳＡデバイス
１４，１５，１６…などが設けられている。
実施形態を説明する。図１には、この発明の一実施形態
に係るコンピュータシステム全体の構成が示されてい
る。このコンピュータシステムのシステムボード上には
３種類のバス、つまりＣＰＵバス１００、ＰＣＩバス２
００、および信号線数が削減されているＩＳＡバス（以
下、ミニＩＳＡバスと称する）３００が配設されてい
る。システムボード上には、ＣＰＵ１１、ホスト／ＰＣ
Ｉブリッジ装置（ＣＨＩＰ１）１２、ＰＣＩ／ＩＳＡブ
リッジ装置（ＣＨＩＰ２）１３、複数のＩＳＡデバイス
１４，１５，１６…などが設けられている。
【００２２】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているＣＰＵバス１００は、６
４ビット幅のデータバスを有している。
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているＣＰＵバス１００は、６
４ビット幅のデータバスを有している。
【００２３】ホスト／ＰＣＩブリッジ装置１２は、ＣＰ
Ｕバス１００とＰＣＩバス２００との間を繋ぐブリッジ
ＬＳＩであり、ＰＣＩバス２００のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、ＣＰＵバス１００とＰＣＩバス２００との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能などを有している。
Ｕバス１００とＰＣＩバス２００との間を繋ぐブリッジ
ＬＳＩであり、ＰＣＩバス２００のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、ＣＰＵバス１００とＰＣＩバス２００との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能などを有している。
【００２４】ＰＣＩバス２００はクロック同期型の入出
力バスであり、ＰＣＩバス２００上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。ＰＣＩバス
２００は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。
力バスであり、ＰＣＩバス２００上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。ＰＣＩバス
２００は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。
【００２５】ＰＣＩバス２００上のデータ転送サイクル
は、アドレスフェーズとそれに後続する１以上のデータ
フェーズとから構成される。アドレスフェーズにおいて
はアドレス、および転送タイプが指定され、データフェ
ーズでは８ビット、１６ビット、２４ビットまたは３２
ビットのデータが出力される。このＰＣＩバス２００上
には、各種ＰＣＩデバイスが接続可能である。
は、アドレスフェーズとそれに後続する１以上のデータ
フェーズとから構成される。アドレスフェーズにおいて
はアドレス、および転送タイプが指定され、データフェ
ーズでは８ビット、１６ビット、２４ビットまたは３２
ビットのデータが出力される。このＰＣＩバス２００上
には、各種ＰＣＩデバイスが接続可能である。
【００２６】ＰＣＩ−ＩＳＡブリッジ装置１３は、ＰＣ
Ｉバス２００と身にＩＳＡバス３００との間を繋ぐブリ
ッジＬＳＩであり、ミニＩＳＡバス３００を制御するバ
スコントローラとしての機能を有しており、デバイス１
４，１５，１６…のアクセス制御はＰＣＩ−ＩＳＡブリ
ッジ装置１３によって行われる。
Ｉバス２００と身にＩＳＡバス３００との間を繋ぐブリ
ッジＬＳＩであり、ミニＩＳＡバス３００を制御するバ
スコントローラとしての機能を有しており、デバイス１
４，１５，１６…のアクセス制御はＰＣＩ−ＩＳＡブリ
ッジ装置１３によって行われる。
【００２７】これらデバイス１４，１５，１６…は、ノ
ートブック型のパーソナルコンピュータを考えると、Ｂ
ＩＯＳ ＲＯＭ、キーボードコントローラ、リアルタイ
ムクロック、サウンドコントローラなどである。
ートブック型のパーソナルコンピュータを考えると、Ｂ
ＩＯＳ ＲＯＭ、キーボードコントローラ、リアルタイ
ムクロック、サウンドコントローラなどである。
【００２８】ＰＣＩ−ＩＳＡブリッジ装置１３は、ＰＣ
Ｉバス２００上のアドレスをデコードし、デバイス１
４，１５，１６…にそれぞれ割り当てられたアドレス範
囲に属する場合などにＰＣＩバストランザクションをＩ
ＳＡバストランザクションに変換する。このとき、ミニ
ＩＳＡバス３００では、アドレスラインとデータライン
とのマルチプレクス、およびチップセレクト信号線とア
ドレスラインとのマルチプレクスなどが行われているた
め、ＩＳＡバストランザクションでは、アクセス対象の
デバイスに合わせて、マルチプレクスされた信号線上に
伝送すべき信号の種類を切り替えるなどの制御が行われ
る。
Ｉバス２００上のアドレスをデコードし、デバイス１
４，１５，１６…にそれぞれ割り当てられたアドレス範
囲に属する場合などにＰＣＩバストランザクションをＩ
ＳＡバストランザクションに変換する。このとき、ミニ
ＩＳＡバス３００では、アドレスラインとデータライン
とのマルチプレクス、およびチップセレクト信号線とア
ドレスラインとのマルチプレクスなどが行われているた
め、ＩＳＡバストランザクションでは、アクセス対象の
デバイスに合わせて、マルチプレクスされた信号線上に
伝送すべき信号の種類を切り替えるなどの制御が行われ
る。
【００２９】このミニＩＳＡバス３００を用いた構成
は、図２に示されているように、ＰＣＩバスを含まない
システムにも適用できる。図２においては、システムボ
ード上には２種類のバス、つまりＣＰＵバス１００、ミ
ニＩＳＡバス３００が配設されており、このミニＩＳＡ
バス３００の制御は、ＣＰＵバス１００とミニＩＳＡバ
ス３００との間に設けられたバスコントローラ（ＣＨＩ
Ｐ３）１７によって実現される。
は、図２に示されているように、ＰＣＩバスを含まない
システムにも適用できる。図２においては、システムボ
ード上には２種類のバス、つまりＣＰＵバス１００、ミ
ニＩＳＡバス３００が配設されており、このミニＩＳＡ
バス３００の制御は、ＣＰＵバス１００とミニＩＳＡバ
ス３００との間に設けられたバスコントローラ（ＣＨＩ
Ｐ３）１７によって実現される。
【００３０】次に、ミニＩＳＡバス３００をサポートす
る為の、各種信号（データ、アドレス、デコード、スト
ローブ）の意味と、ミニＩＳＡバス３００上のマルチプ
レクスされた信号線上に伝送すべき信号の種類を切り替
えるための制御動作について説明する。これは、図１お
よび図２のどちらでも同じであるので、以下では、図１
のシステム構成を例示して説明することにする。
る為の、各種信号（データ、アドレス、デコード、スト
ローブ）の意味と、ミニＩＳＡバス３００上のマルチプ
レクスされた信号線上に伝送すべき信号の種類を切り替
えるための制御動作について説明する。これは、図１お
よび図２のどちらでも同じであるので、以下では、図１
のシステム構成を例示して説明することにする。
【００３１】図３には、ＰＣＩ−ＩＳＡブリッジ装置１
３の構成が示されている。この図３において、１１１は
ラッチ回路であり、ＰＣＩバス２００のＣＢＥ＃（コマ
ンドバイトイネーブル）信号のコマンドをラッチする。
１１２はラッチ回路であり、ＰＣＩバス２００のＣＢＥ
＃（コマンドバイトイネーブル）信号のバイトイネーブ
ルをラッチする。１１３はラッチ回路であり、ＰＣＩバ
ス２００のＡＤバス（アドレスとデータ）信号のデータ
をラッチする。１１４はラッチ回路であり、ＰＣＩバス
２００のＡＤバス（アドレスとデータ）信号のアドレス
をラッチする。
３の構成が示されている。この図３において、１１１は
ラッチ回路であり、ＰＣＩバス２００のＣＢＥ＃（コマ
ンドバイトイネーブル）信号のコマンドをラッチする。
１１２はラッチ回路であり、ＰＣＩバス２００のＣＢＥ
＃（コマンドバイトイネーブル）信号のバイトイネーブ
ルをラッチする。１１３はラッチ回路であり、ＰＣＩバ
ス２００のＡＤバス（アドレスとデータ）信号のデータ
をラッチする。１１４はラッチ回路であり、ＰＣＩバス
２００のＡＤバス（アドレスとデータ）信号のアドレス
をラッチする。
【００３２】１１５はデコード回路であり、現在のバス
トランザクションの種類およびアクセス対象のデバイス
を判定し、アクセス対象のデバイスを正常にアクセスす
るために必要な信号がミニＩＳＡバス３００上に出力さ
れるように、セレクタ回路１１８，１１９，１２０の信
号選択動作を制御する。１１６は、サイクルタイミング
生成回路であり、デコード回路１１５のデコード結果か
ら、ミニＩＳＡバス３００上のバストランザクションで
必要なコマンドストローブ信号等を生成する。
トランザクションの種類およびアクセス対象のデバイス
を判定し、アクセス対象のデバイスを正常にアクセスす
るために必要な信号がミニＩＳＡバス３００上に出力さ
れるように、セレクタ回路１１８，１１９，１２０の信
号選択動作を制御する。１１６は、サイクルタイミング
生成回路であり、デコード回路１１５のデコード結果か
ら、ミニＩＳＡバス３００上のバストランザクションで
必要なコマンドストローブ信号等を生成する。
【００３３】１１７は、デコード回路１１５のデコード
結果から、ミニＩＳＡバス３００に必要な、Ｉ／Ｏデバ
イス制御用のチップセレクト信号を生成する。セレクタ
回路１１８，１１９，１２０は、例えばアドレスの上位
ビット部とデータの上位ビット部の選択や、チップセレ
クト信号と所定のビットのアドレスとの選択などの、信
号選択をそれぞれ行うためのものである。
結果から、ミニＩＳＡバス３００に必要な、Ｉ／Ｏデバ
イス制御用のチップセレクト信号を生成する。セレクタ
回路１１８，１１９，１２０は、例えばアドレスの上位
ビット部とデータの上位ビット部の選択や、チップセレ
クト信号と所定のビットのアドレスとの選択などの、信
号選択をそれぞれ行うためのものである。
【００３４】次に、図４乃至図６を参照して、ミニＩＳ
Ａバス３００上の信号のマルチプレクス動作とそれに対
応するセレクタ回路１１８，１１９，１２０の構成を具
体的に説明する。
Ａバス３００上の信号のマルチプレクス動作とそれに対
応するセレクタ回路１１８，１１９，１２０の構成を具
体的に説明する。
【００３５】図４には、ＰＣＩ−ＩＳＡブリッジ装置１
３と各種ＩＳＡデバイスとの接続関係が示されている。
図４において、２０１は８ビットのＩ／Ｏデバイスであ
り、そのデバイス自身がデコードするＩ／Ｏチップであ
る。２０２は１６ビットのＩ／Ｏデバイスでデバイス自
身がデコードしないＩ／Ｏチップ（ＩＤＥデバイス等）
である。２０３は、８ビットメモリデバイスであり、こ
こでは６４ＫバイトのＲＯＭを想定する。また、２０
４，２０５は、デバイス自身がデコードしない８ビット
Ｉ／Ｏデバイスであり、キーボードコントローラや、他
のＩ／Ｏデバイスがこれに相当する。２０６は１６ビッ
トのＩ／Ｏデバイスであり、そのデバイス自身がデコー
ドするＩ／Ｏチップであって、１６ビットのアドレスを
必要とするものである。
３と各種ＩＳＡデバイスとの接続関係が示されている。
図４において、２０１は８ビットのＩ／Ｏデバイスであ
り、そのデバイス自身がデコードするＩ／Ｏチップであ
る。２０２は１６ビットのＩ／Ｏデバイスでデバイス自
身がデコードしないＩ／Ｏチップ（ＩＤＥデバイス等）
である。２０３は、８ビットメモリデバイスであり、こ
こでは６４ＫバイトのＲＯＭを想定する。また、２０
４，２０５は、デバイス自身がデコードしない８ビット
Ｉ／Ｏデバイスであり、キーボードコントローラや、他
のＩ／Ｏデバイスがこれに相当する。２０６は１６ビッ
トのＩ／Ｏデバイスであり、そのデバイス自身がデコー
ドするＩ／Ｏチップであって、１６ビットのアドレスを
必要とするものである。
【００３６】ＰＣＩ−ＩＳＡブリッジ装置１３には、ア
ドレス出力ピンとして上位ビットアドレスＳＡ［１５：
８］および下位ビットアドレスＳＡ［７：０］用の１６
本のピンと、データ入出力ピンとして下位ビットデータ
ＳＤ［７：０］用の８本のピンと、チップセレクト信号
出力ピンとしてチップセレクト信号ＣＳ０＃，ＣＳ１＃
用の２本のピンと、アドレスラッチイネーブル信号ＡＬ
Ｅ出力用のピンなどが配置されている。これらピンは、
それぞれ対応してミニＩＳＡバス３００に定義された８
ビット幅の上位ビットアドレスライン１０１、８ビット
幅の下位ビットアドレスライン１０２、８ビット幅のデ
ータライン１０３、チップセレクト信号線１０４，１０
５、アドレスイネーブル線１０６に接続されている。
ドレス出力ピンとして上位ビットアドレスＳＡ［１５：
８］および下位ビットアドレスＳＡ［７：０］用の１６
本のピンと、データ入出力ピンとして下位ビットデータ
ＳＤ［７：０］用の８本のピンと、チップセレクト信号
出力ピンとしてチップセレクト信号ＣＳ０＃，ＣＳ１＃
用の２本のピンと、アドレスラッチイネーブル信号ＡＬ
Ｅ出力用のピンなどが配置されている。これらピンは、
それぞれ対応してミニＩＳＡバス３００に定義された８
ビット幅の上位ビットアドレスライン１０１、８ビット
幅の下位ビットアドレスライン１０２、８ビット幅のデ
ータライン１０３、チップセレクト信号線１０４，１０
５、アドレスイネーブル線１０６に接続されている。
【００３７】上位ビットアドレスＳＡ［１５：８］用の
８本のピンは、上位ビットデータＳＤ［１５：８］の入
出力にも利用される。また、チップセレクト信号ＣＳ１
＃，ＣＳ０＃用の２本のピンは、アドレスＳＡ１７，Ｓ
Ａ１６の出力にも利用されている。さらに、アドレスＳ
Ａ［７：０］の上位ビットＳＡ［７：４］、例えばＳＡ
７などの出力ピンは、特定のデバイスのチップセレクト
信号出力ピンとしても利用される。
８本のピンは、上位ビットデータＳＤ［１５：８］の入
出力にも利用される。また、チップセレクト信号ＣＳ１
＃，ＣＳ０＃用の２本のピンは、アドレスＳＡ１７，Ｓ
Ａ１６の出力にも利用されている。さらに、アドレスＳ
Ａ［７：０］の上位ビットＳＡ［７：４］、例えばＳＡ
７などの出力ピンは、特定のデバイスのチップセレクト
信号出力ピンとしても利用される。
【００３８】８ビットＩ／Ｏデバイス２０１の上位ビッ
トアドレス入力ピンＳＡ［７：０］、下位ビットアドレ
ス入力ピンＳＡ［７：０］、およびデータ入出力ピンＳ
Ｄ［７：０］は、それぞれミニＩＳＡバス３００の上位
ビットアドレスライン１０１、下位ビットアドレスライ
ン１０２、データライン１０３に接続されている。８ビ
ットＩ／Ｏデバイス２０１の上位ビットアドレス入力ピ
ンＳＡ［７：０］と上位ビットアドレスライン１０１と
の間には、ラッチ回路３０２が挿入されており、８ビッ
トＩ／Ｏデバイス２０１のアクセスの時はそのときのア
ドレスがＡＬＥによってラッチされるが、他のデバイス
に対するアクセスときには、ラッチ回路３０２によって
８ビットＩ／Ｏデバイス２０１の上位ビットアドレス入
力ピンＳＡ［７：０］は上位ビットアドレスライン１０
１と分離される。これにより、８ビットＩ／Ｏデバイス
２０１が、他のデバイスに対するリードライトデータに
応答するといった不具合を防止できる。
トアドレス入力ピンＳＡ［７：０］、下位ビットアドレ
ス入力ピンＳＡ［７：０］、およびデータ入出力ピンＳ
Ｄ［７：０］は、それぞれミニＩＳＡバス３００の上位
ビットアドレスライン１０１、下位ビットアドレスライ
ン１０２、データライン１０３に接続されている。８ビ
ットＩ／Ｏデバイス２０１の上位ビットアドレス入力ピ
ンＳＡ［７：０］と上位ビットアドレスライン１０１と
の間には、ラッチ回路３０２が挿入されており、８ビッ
トＩ／Ｏデバイス２０１のアクセスの時はそのときのア
ドレスがＡＬＥによってラッチされるが、他のデバイス
に対するアクセスときには、ラッチ回路３０２によって
８ビットＩ／Ｏデバイス２０１の上位ビットアドレス入
力ピンＳＡ［７：０］は上位ビットアドレスライン１０
１と分離される。これにより、８ビットＩ／Ｏデバイス
２０１が、他のデバイスに対するリードライトデータに
応答するといった不具合を防止できる。
【００３９】８ビットのＩ／Ｏデバイス２０１のアクセ
ス制御は、次のように行われる。デバイス２０１は、８
ビットのＩ／Ｏデバイスでデバイス自身がアドレスデコ
ードするＩ／Ｏチップであり、デコード用にアドレス１
６ビット、データ用に８ビット必要である。
ス制御は、次のように行われる。デバイス２０１は、８
ビットのＩ／Ｏデバイスでデバイス自身がアドレスデコ
ードするＩ／Ｏチップであり、デコード用にアドレス１
６ビット、データ用に８ビット必要である。
【００４０】ＰＣＩ−ＩＳＡブリッジ装置１３は、その
デコード回路１１５によって本デバイスに対するバスト
ランザクションが発生したと判断した時、アドレスライ
ン１０１にＳＡ１５〜００を出力し、データライン１０
３を介してＳＤ０７〜００の授受を行う。この制御によ
り、デバイス自身でデコードを行うことが可能になり、
結果このＩ／Ｏデバイス２０１に対する正常なアクセス
が可能になる。
デコード回路１１５によって本デバイスに対するバスト
ランザクションが発生したと判断した時、アドレスライ
ン１０１にＳＡ１５〜００を出力し、データライン１０
３を介してＳＤ０７〜００の授受を行う。この制御によ
り、デバイス自身でデコードを行うことが可能になり、
結果このＩ／Ｏデバイス２０１に対する正常なアクセス
が可能になる。
【００４１】１６ビットＩ／Ｏデバイス２０２のアドレ
ス入力ピンＳＡ［２：０］、上位ビットデータ入出力ピ
ンＳＤ［１５：８］、下位ビットデータ入出力ピンＳＤ
［７：０］、チップセレクト信号入力ピンＣＳ＃は、そ
れぞれミニＩＳＡバス３００の下位ビットアドレスライ
ン１０２の下位３ビット、上位ビットアドレスライン１
０１、データライン１０３、下位ビットアドレスライン
１０２の最上位ビットＳＡ７に接続されている。
ス入力ピンＳＡ［２：０］、上位ビットデータ入出力ピ
ンＳＤ［１５：８］、下位ビットデータ入出力ピンＳＤ
［７：０］、チップセレクト信号入力ピンＣＳ＃は、そ
れぞれミニＩＳＡバス３００の下位ビットアドレスライ
ン１０２の下位３ビット、上位ビットアドレスライン１
０１、データライン１０３、下位ビットアドレスライン
１０２の最上位ビットＳＡ７に接続されている。
【００４２】１６ビットのＩ／Ｏデバイス２０２のアク
セス制御は、次のように行われる。デバイス２０２は、
１６ビットのＩ／Ｏデバイスでデバイス自身がアドレス
デコードしないＩ／Ｏチップである。本デバイスは、Ｓ
Ａ０２〜００のアドレス３本と、ＣＳ（チップセレク
ト）とデータ用に１６ビットが必要である。
セス制御は、次のように行われる。デバイス２０２は、
１６ビットのＩ／Ｏデバイスでデバイス自身がアドレス
デコードしないＩ／Ｏチップである。本デバイスは、Ｓ
Ａ０２〜００のアドレス３本と、ＣＳ（チップセレク
ト）とデータ用に１６ビットが必要である。
【００４３】ＰＣＩ−ＩＳＡブリッジ装置１３は、その
デコード回路１１５によって本デバイスに対するバスト
ランザクションが発生したと判断した時、下位ビットア
ドレスライン１０２のＳＡ７としてチップセレクト信号
を出力し、またリード／ライトされる１６ビットデータ
の上位ビットＳＤ１５〜０８については上位ビットアド
レスライン１０１を介して授受し、下位ビットＳＤ０７
〜００についてはそのままデータライン１０３を使用し
て授受する。
デコード回路１１５によって本デバイスに対するバスト
ランザクションが発生したと判断した時、下位ビットア
ドレスライン１０２のＳＡ７としてチップセレクト信号
を出力し、またリード／ライトされる１６ビットデータ
の上位ビットＳＤ１５〜０８については上位ビットアド
レスライン１０１を介して授受し、下位ビットＳＤ０７
〜００についてはそのままデータライン１０３を使用し
て授受する。
【００４４】この制御により、Ｉ／Ｏデバイス２０２に
対してアクセスすることが可能になる。８ビットＲＯＭ
デバイス２０３のアドレス入力ピンＳＡ１７、アドレス
入力ピン１６、上位ビットアドレス入力ピンＳＡ［１
５：８］、下位ビットアドレス入力ピンＳＡ［７：
０］、データ入出力ピンＳＤ［７：０］は、それぞれミ
ニＩＳＡバス３００のチップセレクト信号線１０５、チ
ップセレクト信号線１０４、上位ビットアドレスライン
１０１、下位ビットアドレスライン１０２、データライ
ン１０３に接続されている。
対してアクセスすることが可能になる。８ビットＲＯＭ
デバイス２０３のアドレス入力ピンＳＡ１７、アドレス
入力ピン１６、上位ビットアドレス入力ピンＳＡ［１
５：８］、下位ビットアドレス入力ピンＳＡ［７：
０］、データ入出力ピンＳＤ［７：０］は、それぞれミ
ニＩＳＡバス３００のチップセレクト信号線１０５、チ
ップセレクト信号線１０４、上位ビットアドレスライン
１０１、下位ビットアドレスライン１０２、データライ
ン１０３に接続されている。
【００４５】８ビットＲＯＭデバイス２０３は、前述の
ようにＳＡ１７〜００のアドレス１８本で制御すること
ができる。ミニＩＳＡバス３００には、ＳＡバスは１６
本の為、ＰＣＩ−ＩＳＡブリッジ装置１３は、以下の方
法で８ビットＲＯＭデバイス２０３のアクセスを実現し
ている。
ようにＳＡ１７〜００のアドレス１８本で制御すること
ができる。ミニＩＳＡバス３００には、ＳＡバスは１６
本の為、ＰＣＩ−ＩＳＡブリッジ装置１３は、以下の方
法で８ビットＲＯＭデバイス２０３のアクセスを実現し
ている。
【００４６】すなわち、ＰＣＩ−ＩＳＡブリッジ装置１
３はそのデコード回路１１５によって本デバイスに対す
るバストランザクションが発生したと判断した時、チッ
プセレクト信号線１０５，１０４の２本にＳＡ１７，１
６を出力する。この制御により、ＳＡ１７〜００の１８
本のアドレスが制御できるので、メモリデバイス２０３
に対してアクセスすることが可能になる。
３はそのデコード回路１１５によって本デバイスに対す
るバストランザクションが発生したと判断した時、チッ
プセレクト信号線１０５，１０４の２本にＳＡ１７，１
６を出力する。この制御により、ＳＡ１７〜００の１８
本のアドレスが制御できるので、メモリデバイス２０３
に対してアクセスすることが可能になる。
【００４７】さらに、１６ビットＩ／Ｏデバイス２０６
の下位ビットデータ入出力ピンＳＤ［７：０］、上位ビ
ットデータ入出力ピンＳＤ［１５：８］、上位ビットア
ドレス入力ピンＳＡ［１５：８］、下位ビットアドレス
入力ピンＳＡ［７：０］は、それぞれミニＩＳＡバス３
００のデータライン１０３、上位ビットアドレスライン
１０１、ラッチ回路３０１を介して上位ビットアドレス
ライン１０１、下位ビットアドレスライン１０２に接続
されている。
の下位ビットデータ入出力ピンＳＤ［７：０］、上位ビ
ットデータ入出力ピンＳＤ［１５：８］、上位ビットア
ドレス入力ピンＳＡ［１５：８］、下位ビットアドレス
入力ピンＳＡ［７：０］は、それぞれミニＩＳＡバス３
００のデータライン１０３、上位ビットアドレスライン
１０１、ラッチ回路３０１を介して上位ビットアドレス
ライン１０１、下位ビットアドレスライン１０２に接続
されている。
【００４８】この１６ビットのＩ／Ｏデバイス２０６の
アクセス制御は、上位ビットアドレスライン１０１にＳ
Ａ［１５：８］を最初に出力してそれをＡＬＥによって
ラッチし、その後、上位ビットアドレスライン１０１を
ＳＤ［１５：８］の授受に利用することによって行われ
る。
アクセス制御は、上位ビットアドレスライン１０１にＳ
Ａ［１５：８］を最初に出力してそれをＡＬＥによって
ラッチし、その後、上位ビットアドレスライン１０１を
ＳＤ［１５：８］の授受に利用することによって行われ
る。
【００４９】図５および図６には、図４の接続形態に対
応するセレクタ回路の具体的な構成が示されている。図
４の接続形態を実現するためには、図５（ａ）〜図５
（ｃ）に示す３つのセレクタ回路３０１〜３０３と、図
６（ｄ）に示す１つのセレクタ回路３０４が必要とな
る。
応するセレクタ回路の具体的な構成が示されている。図
４の接続形態を実現するためには、図５（ａ）〜図５
（ｃ）に示す３つのセレクタ回路３０１〜３０３と、図
６（ｄ）に示す１つのセレクタ回路３０４が必要とな
る。
【００５０】セレクタ回路３０１は、図２のデコード回
路１１５からのセレクト信号１に応じて動作制御される
ものであり、上位ビットアドレスＳＡ［１５：８］およ
び上位ビットデータＳＤ［１５：８］の１つをセレクト
信号１によって選択し、それを上位ビットアドレスライ
ン１０１との間で授受する。セレクタ回路３０２は、図
２のデコード回路１１５からのセレクト信号２に応じて
動作制御されるものであり、ＳＡ１６およびＣＳ０＃の
１つをセレクト信号２によって選択し、それをチップセ
レクト信号線１０２上に出力する。セレクタ回路３０３
は、図２のデコード回路１１５からのセレクト信号３に
応じて動作制御されるものであり、ＳＡ１７およびＣＳ
１＃の１つをセレクト信号３によって選択し、それをチ
ップセレクト信号線１０５上に出力する。セレクタ回路
３０４は、図２のデコード回路１１５からのセレクト信
号４に応じて動作制御されるものであり、ＳＡ７および
デバイス２０２用チップセレクト信号の１つをセレクト
信号３によって選択し、それをチップセレクト信号線１
０５上に出力する。
路１１５からのセレクト信号１に応じて動作制御される
ものであり、上位ビットアドレスＳＡ［１５：８］およ
び上位ビットデータＳＤ［１５：８］の１つをセレクト
信号１によって選択し、それを上位ビットアドレスライ
ン１０１との間で授受する。セレクタ回路３０２は、図
２のデコード回路１１５からのセレクト信号２に応じて
動作制御されるものであり、ＳＡ１６およびＣＳ０＃の
１つをセレクト信号２によって選択し、それをチップセ
レクト信号線１０２上に出力する。セレクタ回路３０３
は、図２のデコード回路１１５からのセレクト信号３に
応じて動作制御されるものであり、ＳＡ１７およびＣＳ
１＃の１つをセレクト信号３によって選択し、それをチ
ップセレクト信号線１０５上に出力する。セレクタ回路
３０４は、図２のデコード回路１１５からのセレクト信
号４に応じて動作制御されるものであり、ＳＡ７および
デバイス２０２用チップセレクト信号の１つをセレクト
信号３によって選択し、それをチップセレクト信号線１
０５上に出力する。
【００５１】これらセレクタ回路３０１〜３０４の信号
マルチプレクス動作により、必要最小限の信号線数で、
通常のＩＳＡバスと同等のバス制御を行なうことが可能
となる。６５本程度の信号線数しかないミニＩＳＡバス
３００で、ＩＳＡバス相当のバスを実現することができ
る。したがって、図７に示されているフルスペックのＩ
ＳＡバスとミニＩＳＡバス３００の信号の対応関係図か
らも分かるように、信号線数を約２０本程度減少させる
ことが可能となる。つまりフルスペックのＩＳＡバスを
サポートすることなく、Ｉ／Ｏデバイスをアクセスする
ことが可能になったということである。
マルチプレクス動作により、必要最小限の信号線数で、
通常のＩＳＡバスと同等のバス制御を行なうことが可能
となる。６５本程度の信号線数しかないミニＩＳＡバス
３００で、ＩＳＡバス相当のバスを実現することができ
る。したがって、図７に示されているフルスペックのＩ
ＳＡバスとミニＩＳＡバス３００の信号の対応関係図か
らも分かるように、信号線数を約２０本程度減少させる
ことが可能となる。つまりフルスペックのＩＳＡバスを
サポートすることなく、Ｉ／Ｏデバイスをアクセスする
ことが可能になったということである。
【００５２】次に、図８を参照して、ミニＩＳＡバス３
００でサポートした信号を説明する。 信号名 ＩＯＲ…Ｉ／Ｏのリードコマンドストローブ。
００でサポートした信号を説明する。 信号名 ＩＯＲ…Ｉ／Ｏのリードコマンドストローブ。
【００５３】ＩＯＷ…Ｉ／Ｏのライトコマンドストロー
ブ。 ＭＥＭＲ…メモリのリードコマンドストローブ。 ＭＥＭＷ…メモリのライトコマンドストローブ。
ブ。 ＭＥＭＲ…メモリのリードコマンドストローブ。 ＭＥＭＷ…メモリのライトコマンドストローブ。
【００５４】ＡＥＮ…ＤＭＡ転送を行なう為に使用され
る。 ＡＬＥ…ＳＡ［１５：８］をアドレスとしてラッチする
タイミングを与える。 ＳＡ０〜ＳＡ３…４ビットのアドレス信号、ミニＩＳＡ
バス上のデバイスに対するアドレス信号ＳＡ［３：
０］。
る。 ＡＬＥ…ＳＡ［１５：８］をアドレスとしてラッチする
タイミングを与える。 ＳＡ０〜ＳＡ３…４ビットのアドレス信号、ミニＩＳＡ
バス上のデバイスに対するアドレス信号ＳＡ［３：
０］。
【００５５】ＳＡ４〜ＳＡ７…４ビットのアドレス信
号、ミニＩＳＡバス上のデバイスに対するアドレス信号
ＳＡ［７：４］。ＩＤＥアクセス時、デコード信号（チ
ップセレクト）として機能する。
号、ミニＩＳＡバス上のデバイスに対するアドレス信号
ＳＡ［７：４］。ＩＤＥアクセス時、デコード信号（チ
ップセレクト）として機能する。
【００５６】ＳＡ８〜ＳＡ１５…８ビットのアドレス信
号、ミニＩＳＡバス上のデバイスに対するアドレス信号
ＳＡ［１５：８］。ＩＤＥデバイス等の１６ビットデバ
イスにアクセスするときは、ＳＤ［１５：８］として機
能する。
号、ミニＩＳＡバス上のデバイスに対するアドレス信号
ＳＡ［１５：８］。ＩＤＥデバイス等の１６ビットデバ
イスにアクセスするときは、ＳＤ［１５：８］として機
能する。
【００５７】ＳＤ０〜ＳＤ０７…８ビットのデータバス
信号。 ＳＢＨＥ…ミニＩＳＡバス上の１６ビットデバイスに対
する信号。 ＦＩＯＲ…ＩＤＥ−Ａ、−Ｂに対するリードストローブ
信号。
信号。 ＳＢＨＥ…ミニＩＳＡバス上の１６ビットデバイスに対
する信号。 ＦＩＯＲ…ＩＤＥ−Ａ、−Ｂに対するリードストローブ
信号。
【００５８】ＦＩＯＷ…ＩＤＥ−Ａ、−Ｂに対するライ
トストローブ信号。 ＩＤＥＰＩＲＱ…ＩＤＥ−Ａの割り込み入力信号（プラ
イマリ）。 ＩＤＥＳＩＲＱ…ＩＤＥ−Ｂの割り込み入力信号（セカ
ンダリ）。
トストローブ信号。 ＩＤＥＰＩＲＱ…ＩＤＥ−Ａの割り込み入力信号（プラ
イマリ）。 ＩＤＥＳＩＲＱ…ＩＤＥ−Ｂの割り込み入力信号（セカ
ンダリ）。
【００５９】ＩＯＣＲＤＹ…ＩＤＥ−Ａ、−Ｂバス２上
の追加Ｉ／Ｏのレディ信号。 ＩＯＣＹＣ…バス２上の追加Ｉ／Ｏのアドレス空間を拡
張するための信号。 ＩＯＳＥＬＺ…バス２上の追加Ｉ／Ｏのアドレス空間拡
張するためのデコード信号。
の追加Ｉ／Ｏのレディ信号。 ＩＯＣＹＣ…バス２上の追加Ｉ／Ｏのアドレス空間を拡
張するための信号。 ＩＯＳＥＬＺ…バス２上の追加Ｉ／Ｏのアドレス空間拡
張するためのデコード信号。
【００６０】ＩＳＡＲＳＴＰ…バス２のリセット
‘Ｈ’。 ＩＳＡＲＳＴＺ…バス２のリセット‘Ｌ’。 ＩＯＣＳ１６＃…バス２上の追加Ｉ／ＯのＩＯＣＳ１６
＃。
‘Ｈ’。 ＩＳＡＲＳＴＺ…バス２のリセット‘Ｌ’。 ＩＯＣＳ１６＃…バス２上の追加Ｉ／ＯのＩＯＣＳ１６
＃。
【００６１】ＫＢＣＣＳＺ…バス２上のＫＢＣのチップ
セレクト。ＲＯＭアクセス時、ＳＡ１６となる。 ＭＩＳＣＣＳ［Ａ：Ｃ］…バス２上の追加Ｉ／Ｏデバイ
スに対するデコード信号。
セレクト。ＲＯＭアクセス時、ＳＡ１６となる。 ＭＩＳＣＣＳ［Ａ：Ｃ］…バス２上の追加Ｉ／Ｏデバイ
スに対するデコード信号。
【００６２】ＭＩＳＣＤＡＫ［Ａ：Ｂ］…バス２上のＤ
ＭＡを使う追加Ｉ／Ｏデバイスに対するＤＡＣＫ＃信
号。 ＭＩＳＣＤＡＫ［Ｃ：Ｄ］…バス２上のＤＭＡを使う追
加Ｉ／Ｏデバイスに対するＤＡＣＫ＃信号。
ＭＡを使う追加Ｉ／Ｏデバイスに対するＤＡＣＫ＃信
号。 ＭＩＳＣＤＡＫ［Ｃ：Ｄ］…バス２上のＤＭＡを使う追
加Ｉ／Ｏデバイスに対するＤＡＣＫ＃信号。
【００６３】ＭＩＳＣＤＲＱ［Ａ：Ｂ］…バス２上のＤ
ＭＡを使う追加Ｉ／Ｏデバイスに対するＤＲＱ信号。 ＭＩＳＣＤＲＱ［Ｃ：Ｄ］…バス２上のＤＭＡを使う追
加Ｉ／Ｏデバイスに対するＤＲＱ信号。
ＭＡを使う追加Ｉ／Ｏデバイスに対するＤＲＱ信号。 ＭＩＳＣＤＲＱ［Ｃ：Ｄ］…バス２上のＤＭＡを使う追
加Ｉ／Ｏデバイスに対するＤＲＱ信号。
【００６４】ＭＩＳＣＩＲＱ［Ａ：Ｃ］…バス２上の割
り込みを使う追加Ｉ／Ｏデバイスに対するＩＲＱ信号。 ＭＳＩＲＱ…バス２上のＫＣＢが出力するマウス割込。
り込みを使う追加Ｉ／Ｏデバイスに対するＩＲＱ信号。 ＭＳＩＲＱ…バス２上のＫＣＢが出力するマウス割込。
【００６５】ＲＯＭＣＥ＃…バス２上のＲＯＭに対する
デコード信号。 ＲＯＭＤＩＳ…ＲＯＭ応答・非応答制御ビットの初期値
を指定する信号。 ＲＴＣＤＳ＃…バス２上のＲＴＣに対するデータリード
ストローブ信号。ローアクティブ。
デコード信号。 ＲＯＭＤＩＳ…ＲＯＭ応答・非応答制御ビットの初期値
を指定する信号。 ＲＴＣＤＳ＃…バス２上のＲＴＣに対するデータリード
ストローブ信号。ローアクティブ。
【００６６】ＲＴＣＷＳ＃…バス２上のＲＴＣに対する
データライトストローブ信号。ローアクティブ。 ＳＴＢＹＳ＃…バス２上のＲＴＣに対するスタンバイ信
号。ローアクティブ。
データライトストローブ信号。ローアクティブ。 ＳＴＢＹＳ＃…バス２上のＲＴＣに対するスタンバイ信
号。ローアクティブ。
【００６７】ＳＹＳＣＬＫ…バス２上のＩＳＡクロック
を必要とするデバイスに対するＳＹＳＣＬＫ。 ＴＣ…バス２上のＤＭＡ転送を行う追加Ｉ／Ｏデバイス
に対するＤＭＡのＴＣ。
を必要とするデバイスに対するＳＹＳＣＬＫ。 ＴＣ…バス２上のＤＭＡ転送を行う追加Ｉ／Ｏデバイス
に対するＤＭＡのＴＣ。
【００６８】ＴＯＳＳＰＺ…バス２上の専用レジスタの
チップセレクト。ＲＯＭアクセス時、ＳＡ１７となる。 以上説明したように、この実施形態においては、バス３
００上の信号線を互いに異なる２種類以上の信号の伝送
に共用しており、デコード回路１１５によって特定され
たアクセス対象のデバイスをアクセスするために必要な
信号が、信号マルチプレクスを行うセレクタ回路によっ
て選択され、それが共用されている信号線上に伝送され
る。したがって、アクセス対象のデバイスに応じてバス
３００上の所定の信号線を使用して伝送する信号を切り
替えられるようになり、バス３００上の信号線数の低減
を実現することができる。
チップセレクト。ＲＯＭアクセス時、ＳＡ１７となる。 以上説明したように、この実施形態においては、バス３
００上の信号線を互いに異なる２種類以上の信号の伝送
に共用しており、デコード回路１１５によって特定され
たアクセス対象のデバイスをアクセスするために必要な
信号が、信号マルチプレクスを行うセレクタ回路によっ
て選択され、それが共用されている信号線上に伝送され
る。したがって、アクセス対象のデバイスに応じてバス
３００上の所定の信号線を使用して伝送する信号を切り
替えられるようになり、バス３００上の信号線数の低減
を実現することができる。
【００６９】
【発明の効果】以上説明したように、この発明によれ
ば、アクセス対象のデバイスに応じてバス上の所定の信
号線を使用して伝送する信号を切り替えられるようにな
り、バスの信号線数の低減を実現することが可能とな
る。
ば、アクセス対象のデバイスに応じてバス上の所定の信
号線を使用して伝送する信号を切り替えられるようにな
り、バスの信号線数の低減を実現することが可能とな
る。
【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。
テム全体の構成を示すブロック図。
【図２】同実施形態の他のシステム構成例を示すブロッ
ク図。
ク図。
【図３】同実施形態のシステムに設けられているＰＣＩ
−ＩＳＡブリッジ装置の構成を示すブロック図。
−ＩＳＡブリッジ装置の構成を示すブロック図。
【図４】同実施形態のシステムに設けられているＰＣＩ
−ＩＳＡブリッジ装置と各種ＩＳＡデバイスとの接続関
係を示す図。
−ＩＳＡブリッジ装置と各種ＩＳＡデバイスとの接続関
係を示す図。
【図５】図３のＰＣＩ−ＩＳＡブリッジ装置に設けられ
るセレクタ回路の具体的な構成を示す図。
るセレクタ回路の具体的な構成を示す図。
【図６】図３のＰＣＩ−ＩＳＡブリッジ装置に設けられ
るセレクタ回路の具体的な構成を示す図。
るセレクタ回路の具体的な構成を示す図。
【図７】同実施形態で使用されるミニＩＳＡバスと通常
のフルスペックのＩＳＡバスとの信号の対応関係を示す
図。
のフルスペックのＩＳＡバスとの信号の対応関係を示す
図。
【図８】同実施形態で使用されるミニＩＳＡバスでサポ
ートされている信号を説明するための図。
ートされている信号を説明するための図。
１１…ＣＰＵ、１２…ホスト／ＰＣＩブリッジ装置（Ｃ
ＨＩＰ１）、１３…ＰＣＩ／ＩＳＡブリッジ装置（ＣＨ
ＩＰ２）、１４，１５，１６，２０１，２０２，２０
３，２０４，２０５，２０６…ＩＳＡデバイス、１１５
…デコード回路、１１８，１１９，１２０，３０１，３
０２，３０３，３０４…セレクタ回路。
ＨＩＰ１）、１３…ＰＣＩ／ＩＳＡブリッジ装置（ＣＨ
ＩＰ２）、１４，１５，１６，２０１，２０２，２０
３，２０４，２０５，２０６…ＩＳＡデバイス、１１５
…デコード回路、１１８，１１９，１２０，３０１，３
０２，３０３，３０４…セレクタ回路。
Claims (10)
- 【請求項１】 バスと、このバスに接続された複数のデ
バイスとを有し、前記バス上の所定の信号線を互いに異
なる２種類以上の信号の伝送に共用するコンピュータシ
ステムであって、 現在のバスサイクルをデコードし、アクセス対象となる
デバイスを決定するデコード手段と、 このデコード手段のデコード結果に応じて動作制御さ
れ、アクセス対象として決定されたデバイスに応じて前
記互いに異なる２種類以上の信号の１つを選択し、前記
バス上の所定の信号線を利用して、前記選択した信号の
伝送を行うマルチプレクス手段とを具備し、 前記バス上の所定の信号線上に伝送される信号をアクセ
ス対象となるデバイスに応じて切り替えることを特徴と
するコンピュータシステム。 - 【請求項２】 前記バス上の所定の信号線は、アドレス
バスの上位ビット部の伝送に使用されるアドレスライン
であり、 このアドレスラインには、８ビットデバイスの上位ビッ
トアドレスの入力ピンと、１６ビットデバイスの上位ビ
ットデータの入出力ピンとに接続されており、前記マル
チプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記８ビットデバイスであることが決定されたとき、前記
アドレスラインを用いて上位ビットアドレスを伝送し、
前記デコード手段によってアクセス対象のデバイスが前
記１６ビットデバイスであることが決定されたとき、前
記アドレスラインを用いて上位ビットデータの伝送を行
うように構成され、 アドレスバスの上位ビット部の伝送に使用されるアドレ
スラインを、１６ビットデバイスとの間の上位ビットデ
ータの伝送に共用することを特徴とする請求項１記載の
コンピュータシステム。 - 【請求項３】 前記アドレスラインにはアドレスラッチ
回路が挿入されており、そのアドレスラッチ回路の出力
端側および入力端側には、１６ビットデバイスの上位ビ
ットアドレスの入力ピンと、上位ビットデータの入出力
ピンとがそれぞれ接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記１６ビットデバイスであることが決定されたとき、前
記アドレスラインを用いて上位ビットアドレスを伝送し
てそれを前記アドレスラッチ回路にラッチさせた後、前
記アドレスラインを用いて上位ビットデータの伝送を行
うように構成されていることを特徴とする請求項２記載
のコンピュータシステム。 - 【請求項４】 前記バス上の所定の信号線は、チップセ
レクト信号の伝送に使用されるチップセレクト信号線で
あり、 このチップセレクト信号線には、第１デバイスのチップ
セレクト入力ピンと、第２デバイスの所定ビットのアド
レス入力ピンとに接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記第１デバイスであることが決定されたとき、前記チッ
プセレクト信号線を用いてチップセレクト信号を伝送
し、前記デコード手段によってアクセス対象のデバイス
が前記第２デバイスであることが決定されたとき、前記
チップセレクト信号線を用いて前記所定ビットのアドレ
スの伝送を行うことを特徴とする請求項１記載のコンピ
ュータシステム。 - 【請求項５】 前記バス上の所定の信号線は、所定ビッ
トのアドレス伝送に使用されるアドレスラインであり、 このアドレスラインには、第１デバイスのチップセレク
ト入力ピンと、第２デバイスの所定ビットのアドレス入
力ピンとに接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記第１デバイスであることが決定されたとき、前記アド
レスラインを用いてチップセレクト信号を伝送し、前記
デコード手段によってアクセス対象のデバイスが前記第
２デバイスであることが決定されたとき、前記アドレス
ラインを用いて前記所定ビットのアドレスの伝送を行う
ことを特徴とする請求項１記載のコンピュータシステ
ム。 - 【請求項６】 バス上に定義された信号線に接続される
複数のピンを有し、それら複数ピンのうちの１以上の所
定のピンを互いに異なる２種類以上の信号の伝送に共用
するバスコントローラであって、 現在のバスサイクルをデコードし、アクセス対象となる
デバイスを決定するデコード手段と、 このデコード手段のデコード結果に応じて動作制御さ
れ、アクセス対象として決定されたデバイスに応じて前
記互いに異なる２種類以上の信号の１つを選択し、前記
所定のピンを利用して、前記選択した信号の伝送を行う
マルチプレクス手段とを具備し、 前記ピン上に伝送される信号をアクセス対象となるデバ
イスに応じて切り替えることを特徴とするバスコントロ
ーラ。 - 【請求項７】 前記バスコントローラの所定のピンは、
アドレスバスの上位ビット部の伝送に使用されるアドレ
スピンであり、 このアドレスピンには、８ビットデバイスの上位ビット
アドレスの入力ピンと、１６ビットデバイスの上位ビッ
トデータの入出力ピンとが接続された前記バス上のアド
レスラインが接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記８ビットデバイスであることが決定されたとき、前記
アドレスピンを用いて上位ビットアドレスを伝送し、前
記デコード手段によってアクセス対象のデバイスが前記
１６ビットデバイスであることが決定されたとき、前記
アドレスピンを用いて上位ビットデータの伝送を行うよ
うに構成され、 アドレスバスの上位ビット部の伝送に使用されるアドレ
スピンを、１６ビットデバイスとの間の上位ビットデー
タの伝送に共用することを特徴とする請求項６記載のバ
スコントローラ。 - 【請求項８】 前記アドレスラインにはアドレスラッチ
回路が挿入されており、そのアドレスラッチ回路の出力
端側および入力端側には、１６ビットデバイスの上位ビ
ットアドレスの入力ピンと、上位ビットデータの入出力
ピンとがそれぞれ接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記８ビットデバイスであることが決定されたとき、前記
アドレスピンを用いて上位ビットアドレスを伝送してそ
れを前記アドレスラッチ回路にラッチさせた後、前記ア
ドレスピンを用いて上位ビットデータの伝送を行うよう
に構成されていることを特徴とする請求項７記載のバス
コントローラ。 - 【請求項９】 前記バスコントローラの所定のピンは、
チップセレクト信号の伝送に使用されるチップセレクト
信号ピンであり、 このチップセレクト信号ピンには、第１デバイスのチッ
プセレクト入力ピンと、第２デバイスの所定ビットのア
ドレス入力ピンとが接続された前記バス上のチップセレ
クト信号線が接続されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記第１デバイスであることが決定されたとき、前記チッ
プセレクト信号ピンを用いてチップセレクト信号を伝送
し、前記デコード手段によってアクセス対象のデバイス
が前記第２デバイスであることが決定されたとき、前記
チップセレクト信号ピンを用いて前記所定ビットのアド
レスの伝送を行うことを特徴とする請求項６記載のバス
コントローラ。 - 【請求項１０】 前記バスコントローラの所定のピン
は、所定ビットのアドレス伝送に使用されるアドレスピ
ンであり、 このアドレスピンには、第１デバイスのチップセレクト
入力ピンと、第２デバイスの所定ビットのアドレス入力
ピンとが接続された前記バス上のアドレスラインが接続
されており、 前記マルチプレクス手段は、 前記デコード手段によってアクセス対象のデバイスが前
記第１デバイスであることが決定されたとき、前記アド
レスピンを用いてチップセレクト信号を伝送し、前記デ
コード手段によってアクセス対象のデバイスが前記第２
デバイスであることが決定されたとき、前記アドレスピ
ンを用いて前記所定ビットのアドレスの伝送を行うこと
を特徴とする請求項６記載のバスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17038196A JPH1021186A (ja) | 1996-06-28 | 1996-06-28 | コンピュータシステムおよびバスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17038196A JPH1021186A (ja) | 1996-06-28 | 1996-06-28 | コンピュータシステムおよびバスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021186A true JPH1021186A (ja) | 1998-01-23 |
Family
ID=15903890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17038196A Withdrawn JPH1021186A (ja) | 1996-06-28 | 1996-06-28 | コンピュータシステムおよびバスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003296267A (ja) * | 2002-04-02 | 2003-10-17 | Nec Electronics Corp | バスシステム及びバスシステムを含む情報処理システム |
| JP2006085732A (ja) * | 2005-11-04 | 2006-03-30 | Nec Electronics Corp | バスシステム及びバスシステムを含む情報処理システム |
-
1996
- 1996-06-28 JP JP17038196A patent/JPH1021186A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003296267A (ja) * | 2002-04-02 | 2003-10-17 | Nec Electronics Corp | バスシステム及びバスシステムを含む情報処理システム |
| US7337260B2 (en) | 2002-04-02 | 2008-02-26 | Nec Electronics Corporation | Bus system and information processing system including bus system |
| JP2006085732A (ja) * | 2005-11-04 | 2006-03-30 | Nec Electronics Corp | バスシステム及びバスシステムを含む情報処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20060125 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060131 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A711 | Notification of change in applicant |
Effective date: 20060303 Free format text: JAPANESE INTERMEDIATE CODE: A712 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060303 |