JPH04286047A

JPH04286047A - データ転送装置

Info

Publication number: JPH04286047A
Application number: JP3231082A
Authority: JP
Inventors: Richard Bergar Erwin; アーウィン・リチャード・バーガー; Thomas Ornowichi Howad; ホワード・トーマス・オルノウイッチ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-12
Filing date: 1991-08-20
Publication date: 1992-10-12
Anticipated expiration: 2012-01-22
Also published as: JP2574955B2; US5043877A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムにおける拡張カードの使用に関する。

【０００２】

【従来の技術】一般に、コンピュータ・システム、特に
パーソナル・コンピュータ・システムにおいて、データ
は、種々の要素の間で転送される。たとえば、中央処理
装置（ＣＰＵ），入出力（Ｉ／Ｏ）アダプタ，Ｉ／Ｏ装
置，バス・コントローラ（すなわち、バス・マスタ、ダ
イレクト・メモリ・アクセス（ＤＭＡ）コントローラ、
またはＤＭＡスレーブのようなコンピュータ・システム
を制御できる要素），バス・スレーブ（すなわち、バス
・コントローラによって制御される要素），システム・
メモリのようなメモリ装置などがある。これらの要素は
、しばしば、システム・アーキテクチャの一部であるシ
ステム・バスを経由して、相互に接続される。こうした
アーキテクチャは、データ，アドレス，および命令情報
が、これら要素に対して、または要素間で、移動できる
ように設計されている。パーソナル・コンピュータ・シ
ステムにおいて、あるアーキテクチャは業界基準となり
、ＦａｍｉｌｙＩ、またはＩＢＭ／ＡＴバス・アーキテ
クチャとして知られている。

【０００３】Ｆａｍｉｌｙ　　Ｉバス・アーキテクチャ
は、８ビットのＩＢＭ　　ＰＣや１６ビットのＩＢＭ　
　ＡＴのようなパーソナルコンピュータによって広く使
用されるようになった。Ｆａｍｉｌｙ　　Ｉ　　バス・
アーキテクチャは、８ビットのバスを用いて情報を伝送
する。Ｆａｍｉｌｙ　　Ｉバス・アーキテクチャの主な
特徴は、すべての転送を、１つの基本クロック信号に同
期して行うように要求することである。このクロック信
号は、バスに接続するすべての要素に供給される、８Ｍ
Ｈｚの信号である。

【０００４】Ｆａｍｉｌｙ　　Ｉ　　バス・アーキテク
チャが広く普及したため、ＦａｍｉｌｙＩのアーキテク
チャを３２ビットのフォーマットに拡張する利便性が増
してきた。しかし、利用者の中には、従来のＦａｍｉｌ
ｙ　　Ｉバス・アーキテクチャとの下位互換性を維持し
てほしいと望む者がいるかもしれない。このようにして
拡張されたＦａｍｉｌｙ　　Ｉ　　アーキテクチャが、
Ｅｘｔｅｎｄｅｄ　　Ｉｎｄｕｓｔｒｙ　　Ｓｔａｎｄ
ａｒｄ　　Ａｒｃｈｉｔｅｃｔｕｒｅ（ＥＩＳＡ）であ
る。ＥＩＳＡについては、“ＥＩＳＡ　　Ｓｐｅｃｉｆ
ｉｃａｔｉｏｎ（ＢＣＰＲｓｅｒｖｉｃｅ，Ｉｎｃ．，
１９８９）”の中で説明されている。

【０００５】他のアーキテクチャとして、Ｍｉｃｒｏ　
　Ｃｈａｎｎｅｌ（ＩＢＭ社の商標）アーキテクチャが
市販されている。Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌコンピ
ュータは、３２ビットのフォーマットであるが、Ｆａｍ
ｉｌｙ　　Ｉアーキテクチャとの互換性はない。

【０００６】

【発明が解決しようとする課題】本発明の目的は、第１
のアーキテクチャ（例えばＥＩＳＡ）を有するコンピュ
ータ・システムと、第２のアーキテクチャ（例えばＭｉ
ｃｒｏ　　Ｃｈａｎｎｅｌアーキテクチャ）を有する拡
張デバイスとの間で、データ転送を行うためのデータ転
送装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明によれば、第１の
アーキテクチャに対応する第１のコネクタと、第２のア
ーキテクチャに対応する第２のコネクタと、第１のコネ
クタおよび第２のコネクタの間に位置する変換回路と、
を有するデータ転送装置が提供される。前記の変換回路
は、第１のアーキテクチャに対応する信号を、第２のア
ーキテクチャに対応する信号に変換し、第２のアーキテ
クチャに対応する信号を第１のアーキテクチャに対応す
る信号に変換する。

【０００８】

【実施例】本明細書および図面において、＃はアクティ
ブ・ローな信号を示し、すべての１６ビットのアドレス
は１６進法で表される。

【０００９】図１および図２において、コンピュータ・
システム１０は、システム制御回路１４を備えＣＰＵお
よびシステム・メモリを有するシステム・ボード１２、
ＥＩＳＡとするのが好適な第１のアーキテクチャに準拠
するバス１６、およびバス１６に接続される複数の拡張
スロット１８を具備している。

【００１０】コンピュータシステム１０は、また、Ｍｉ
ｃｒｏ　　Ｃｈａｎｎｅｌアーキテクチャとするのが好
適な第２のアーキテクチャに準拠する拡張カード２０ａ
，２０ｂ，２０ｃ（包括的には２０として参照）と、Ｅ
ＩＳＡに準拠する拡張カード２１、およびカード２０ａ
，２０ｂ，２０ｃを機械的電気的にボード１２の拡張ス
ロットに接続するアダプタ２２ａ，２２ｂ，２２ｃ（包
括的に２２として参照）を有する。コンピュータ・シス
テム１０は前記構成に限定されるものではなく、拡張カ
ード２０，２１のあらゆる組合せをも含みうると理解さ
れる。アダプタ２２と拡張カード２０を組合せた高さは
、拡張カード２１の高さよりも低いかまたは等しいので
、アダプタ２２と拡張カード２０を組合せたものを、拡
張カード２１のために設計されたコンピュータに適用す
ることは可能である。

【００１１】アダプタ２２の各々は、Ｍｉｃｒｏ　　Ｃ
ｈａｎｎｅｌアーキテクチャに対応するＭｉｃｒｏ　　
Ｃｈａｎｎｅｌコネクタ２４と、ＥＩＳＡに対応するＥ
ＩＳＡコネクタ２６と、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ
アーキテクチャに準拠する信号をＥＩＳＡに準拠する信
号に変換し、かつＥＩＳＡに準拠する信号をＭｉｃｒｏ
　　Ｃｈａｎｎｅｌに準拠する信号に変換するインター
フェース変換論理回路２８とを有する。インターフェー
ス変換論理回路２８は、拡張カード２０が、スレーブ・
カード２０ａであるか、マスタ・カード２０ｂであるか
、またはＤＭＡスレーブ・カード２０ｃであるかによっ
て異なる。

【００１２】図２によると、アダプタ２２ａのインター
フェース変換論理回路２８ａは、Ｍｉｃｒｏ　　Ｃｈａ
ｎｎｅｌスレーブ・カード２０ａをバス１６に適合させ
るように構成されており、初期化回路３０，アドレス翻
訳回路３２，およびデータ転送制御回路３４を有してい
る。初期化回路３０は、ＥＩＳＡの初期化信号および制
御信号を受け取り、これら信号を変換して、Ｍｉｃｒｏ
　　Ｃｈａｎｎｅｌに初期化信号および制御信号を供給
する。アドレス翻訳回路３２は、ＥＩＳＡアドレス情報
を受け取り、これをＭｉｃｒｏ　　Ｃｈａｎｎｅｌアド
レス情報に変換する。データ転送制御回路３４は、ＥＩ
ＳＡデータ転送制御情報を受け取り、これをＭｉｃｒｏ
　　Ｃｈａｎｎｅｌデータ転送制御情報に変換し、かつ
、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌデータ転送制御情報を
受け取り、これをＥＩＳＡデータ転送制御情報に変換す
る。

【００１３】さらに、インターフェース変換論理回路２
８ａは、ＥＩＳＡデータとＭｉｃｒｏ　　Ｃｈａｎｎｅ
ｌデータとの間に直接接続を与える。これは複数の制御
信号に対しても同様である。直接接続される制御信号に
は、発振器信号（ＯＳＣ），リセット信号（Ｍｉｃｒｏ
　　ＣｈａｎｎｅｌではＣＨＲＥＳＥＴ、ＥＩＳＡでは
ＲＥＳＤＲＶ），エラー報告信号（Ｍｉｃｒｏ　　Ｃｈ
ａｎｎｅｌではＣＨＣＫ＃、ＥＩＳＡではＩＯＣＨＫ＃
），リフレッシュ信号（Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ
，ＥＩＳＡ共にＲＥＦＲＥＳＨ＃），割込み要求信号（
Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ，ＥＩＳＡ共にＩＲＱ３
〜７，９〜１２，１４，１５）が含まれている。割込み
要求信号は、システム制御回路１４が、拡張カード２０
によって使用されるすべての割込み線上で、アクティブ
・ローに共用される割込み信号を受け取るようプログラ
ムされているので、直接に接続される。

【００１４】図１および図３によると、Ｍｉｃｒｏ　　
Ｃｈａｎｎｅｌ拡張カード２０（以下「拡張カード２０
」と表記）とＥＩＳＡ拡張カード２１（以下「拡張カー
ド２１」と表記）を持つコンピュータシステム１０の初
期化は、多重ステップ処理である。まず、システム制御
回路１４は、コンピュータ・システム１０の各々の拡張
カードから、第１の識別（ＩＤ）信号を要求する。この
時、各アダプタ２２は、３２ビットのインターフェース
変換論理ＩＤ信号で、システム制御回路１４に応答する
。このインターフェース変換論理ＩＤ信号は、システム
１０においてＭｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード
が存在することを示すものである。拡張カード２１は、
３２ビットのＥＩＳＡ　　ＩＤ信号を供給する。

【００１５】システム制御回路１４は、さらに、Ｍｉｃ
ｒｏ　　Ｃｈａｎｎｅｌ拡張カードを含む各スロットか
ら、Ｍｉｃｒｏ　　ＣｈａｎｎｅｌＩＤ信号を要求し、
システム１０内の拡張カード２０の各々から、１６ビッ
トのＭｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カードＩＤ信号
を折り返し受け取る。このようにして、システム制御回
路１４は、システム１０内の各々の拡張カード２０およ
び２１のＩＤ信号を有する。システム制御回路１４は、
次に、識別された拡張カードを初期化する構成プログラ
ムを呼び込む。

【００１６】より具体的に図１および図３を用いて説明
する。第１のＩＤ信号を要求するために使用される初期
化アドレスは、ＸＣ８０からＸＣ８３までである（Ｘは
システム１０における特定のスロット１８を指す）。こ
の４つのアドレスのそれぞれは、４バイトのＩＤ信号の
内１バイトを要求する。システム制御回路１４は、各ス
ロットに固有のアドレス・イネーブル信号（ＡＥＮＸ＃
）を出すことによって、初期化アドレスを特定のスロッ
トに送出する。ＡＥＮＸ＃信号と、メモリまたは入出力
の指示信号（Ｍ−ＩＯ）の否定信号との一致は、スロッ
トに予定されている入出力動作がバス１６上で開始され
ていることを、スロットに指示する。アドレス信号が、
ＡＮＤゲート４０によってデコードされるアドレス・ビ
ット８，９，１０，および１１において“Ｃ”（すなわ
ち“１１００”）を含み、同時に、ＡＥＮＸ＃信号とＭ
−ＩＯ信号の否定信号とが一致するならば、そのアドレ
スは、アダプタ２２に応答を要求する特定スロット向け
（ｓｌｏｔ−ｓｐｅｃｉｆｉｃ）アドレスであると認識
され、このようにして、アダプタ応答信号（ＡＤＲＥＳ
Ｐ）が供給される。システム制御回路１４が、ＳＴＡＲ
Ｔ＃信号をアクティブにして転送の開始を指示すると、
ＡＤＲＥＳＰ信号は、フローレジスタ４２に供給されて
ラッチされ、ＬＡＤＲＥＳＰ信号が提供される。

【００１７】４バイトのＩＤ信号は、初期化回路３０に
より与えられる。このとき、８個の４対１マルチプレク
サ４４を経て、１バイトずつＩＤ信号が供給される。各
々のマルチプレクサ４４は、１ビットのデータを生成し
、バス１６の個々のデータ線（Ｄ０〜Ｄ７）に接続され
る。ラッチされたアドレス・ビットＬＡ０，ＬＡ１は、
マルチプレクサの選択信号として機能し、アドレスＸＣ
８０〜ＸＣ８３の２個の下位アドレス・ビットに基づき
、アドレス・ラッチ・デコード回路（ＡＤＤＲＬＣＨ＆
ＤＥＣ）４６によって与えられる。すなわち、ＬＡ０，
ＬＡ１のビットは、どのバイトがＩＤ回路４８から読み
出されるのかを選択する。ＩＤ回路４８は、アダプタ２
２すべてのＩＤ信号を独自に規定する、固有の３２ビッ
トパターンで物理的に結線されている。ＩＤ回路４８に
よって規定されたＩＤ信号は、Ｍｉｃｒｏ　　Ｃｈａｎ
ｎｅｌスレーブ・カード２０ａをアダプタ２２ａ経由で
特定のスロット１８に接続することを、システム制御回
路１４に指示する。アドレス・ラッチ・デコード回路４
６は、８個の下位のアドレス・ビットをラッチして記憶
し、アドレス・ビットＡ２〜Ａ７をデコードして、アド
レス信号の下位の８ビットがアドレス８０から８３の間
にあるときを指定する、デコード・アドレス信号（ＩＤ
　　ＡＤＤＲ）を供給するために使用される。ＩＤ　　
ＡＤＤＲ信号は、Ａ７，Ａ６＃，Ａ５＃，Ａ４＃，Ａ３
＃，およびＡ２＃をＡＮＤしたものである。

【００１８】マルチプレクサ４４は、トライステート・
ドライバを有し、このドライバは、データ線Ｄ０〜Ｄ７
を駆動して、第１のＩＤ信号を、１バイトずつバス１６
に与える。トライステート・ドライバは、データ転送制
御回路３４（図２）が、アクティブなデータ転送信号（
ＣＭＤ＃）と同時に、アクティブな読出し動作指示信号
（ＲＥＡＤ）を供給すると、ＮＡＮＤゲート５０によっ
てイネーブルされる。。ＣＭＤ＃信号は、データがバス
１６，アクティブなＬＡＤＲＥＳＰ信号，およびアクテ
ィブなＩＤ　　ＡＤＤＲ信号に供給されつつあることを
指示するために、システム制御回路１４から供給される
。システム制御回路１４は、マルチプレクサ４４によっ
て与えられる第１のＩＤ信号の４バイトを読み出す。

【００１９】次に、システム制御回路１４は、Ｍｉｃｒ
ｏ　　Ｃｈａｎｎｅｌ　　ＩＤ信号読出し命令を、特定
スロット向け入出力アドレス（Ｘ０００とＸ００１）を
用いて発行する。１つのアドレスが、Ｍｉｃｒｏ　　Ｃ
ｈａｎｎｅｌ　　ＩＤ信号の各バイトに用いられる。初
期化回路３０は、入出力アドレスＸ０００およびＸ００
１を受け取り、アドレス翻訳回路３２（図２）に、Ｍｉ
ｃｒｏ　　Ｃｈａｎｎｅｌ初期化アドレス（０１００と
０１０１）を生成するように命令する。Ｍｉｃｒｏ　　
Ｃｈａｎｎｅｌ拡張カード２０ａは、あたかもＭｉｃｒ
ｏ　　Ｃｈａｎｎｅｌ拡張カードがＭｉｃｒｏ　　Ｃｈ
ａｎｎｅｌシステムに導入されたかのように、Ｍｉｃｒ
ｏＣｈａｎｎｅｌ初期化アドレスを理解してそれに応答
する。Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード２０は
、０１００〜０１０７の範囲にある入出力アドレスを解
釈し、同時に、特定スロット向けセットアップ信号（Ｃ
Ｄ　　ＳＥＴＵＰ＃）を、初期化命令（Ｐｏｗｅｒ−ｏ
ｎ　　Ｏｐｔｉｏｎ　　Ｓｅｌｅｃｔ（ＰＯＳ）命令と
呼ぶ）として発行する。従って、アドレス０１００と０
１０１は、ＰＯＳ命令として解読される。

【００２０】ＣＤ　　ＳＥＴＵＰ＃信号は、特定スロッ
ト向け入出力アドレスが拡張カード２０に供給されてい
ることを示している。Ｍｉｃｒｏ　　ＣｈａｎｎｅｌＩ
Ｄ信号を読出すためにシステム制御回路１４が発行する
特定スロット向け入出力アドレスは、ＡＥＮＸ＃信号と
共に、００００〜０００７の範囲にある。アドレス翻訳
回路３２（図２）は、システム制御回路１４によって発
行された特定スロット向けアドレスを検出し、このアド
レスのビット８を調整して、０１００〜０１０７の範囲
のアドレスを拡張カード２０に供給する。

【００２１】ＣＤ　　ＳＥＴＵＰ＃信号は、ＰＯＳ命令
をＭｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード２０に識別
させる。ＣＤ　　ＳＥＴＵＰ＃信号はＡＤＲＥＳＰ信号
の否定信号，信号ＬＡ８とＬＡ９の否定信号（ＥＩＳＡ
において特定スロット向けアドレスを識別する）の否定
信号，ＡＥＮＸ＃信号の否定信号，およびＭ−ＩＯ信号
の否定信号を受信するＮＡＮＤゲート４９によって生成
される。したがって、アクティブなＣＤ　　ＳＥＴＵＰ
＃信号は、バス１６上の転送が、特定のスロットに向け
られたものであり、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌの初
期化に関連するものであることを示している。

【００２２】ＰＯＳ命令を受け取ると、拡張カード２０
は、２バイトのＩＤコードを直接、システム制御回路１
４に返す。すると、システム制御回路１４は、２つのＩ
Ｄ信号（インターフェース変換論理回路２８からの３２
ビットのＩＤ信号と、拡張カード２０からの１６ビット
のＭｉｃｒｏ　　Ｃｈａｎｎｅｌ　　ＩＤ信号）を結合
して、固有のＭｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード
識別子を供給する。

【００２３】図３および図４において、ＥＩＳＡは、特
定スロット向けでない入出力アドレスを、一般入出力ア
ドレスとして規定する。システム１０中のすべての拡張
カード２０は、バス１６によって与えられた一般入出力
アドレスをデコードし、そのアドレスが、その拡張カー
ドに対する指定された応答範囲内にあるか否かを判定す
る。インターフェース変換論理回路２８は、一般入出力
アドレスを検出し、検出した入出力アドレスを、アドレ
ス翻訳回路３２を経て拡張カード２０へ渡す。拡張カー
ド２０は、一般入出力アドレスをデコードし、必要とあ
れば応答する。

【００２４】ＮＯＲゲート５１は、バス１６に与えられ
るアドレスが特定スロット向けアドレスでないとき、Ａ
ＤＲＥＳＰ信号と、ＣＤ　　ＳＥＴＵＰ＃信号の否定信
号とを受け取り、一般入出力アドレス信号（ＧＥＮ　　
Ｉ／Ｏ）を生成する。ＡＤＲＥＳＰ信号がハイ（アドレ
スがアダプタ２２から応答を要求していることを示して
いる）であるか、または、ＣＤ　　ＳＥＴＵＰ＃信号の
否定信号がハイ（アドレスがＭｉｃｒｏ　　Ｃｈａｎｎ
ｅｌ初期化アドレスであることを示している）であるな
らば、そのアドレスは特定スロット向けアドレスである
。

【００２５】Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード
２０は、物理的に結線された一般入出力アドレス範囲を
持つことができるが、そのアドレス範囲はＥＩＳＡの一
般入出力アドレス範囲内ではない（ＥＩＳＡ定義による
と、ビット８とビット９が０であるアドレスは、特定ス
ロット向けアドレスであり、一般入出力アドレスではあ
り得ない）。そのため、もし、初期化の間に、拡張カー
ド２０が、ビット８とビット９とを０にすることを要求
するような前記の一般入出力アドレス範囲を持つことを
、システム制御回路１４が決定するならば、システム制
御回路１４は、初期化回路３２の中の制御レジスタ（Ｃ
ＴＬ　　ＲＥＧ）５５への書込み，読出しを行うことが
できる。この制御レジスタ５５は、ビット８とビット９
とを“０”に制御する信号（ＦＯＲＣＥ８９）を供給す
る。

【００２６】より具体的には、初期化回路３０の制御レ
ジスタ５５は、システム制御回路１４がデータ線７（Ｄ
７）をセットするときに、ＦＯＲＣＥ８９をセットする
。また、制御レジスタ５５は、ＮＡＮＤゲート５６によ
ってイネーブルされる。ＮＡＮＤゲート５６は、アクテ
ィブなＬＡＤＲＥＳＰ信号，アクティブなＣＭＤ＃信号
，およびアクティブなＷＲＩＴＥ信号と共に、以下のと
きに制御レジスタ５５をイネーブルする。すなわち、入
出力アドレスＸＣ００が、システム制御回路１４によっ
て与えられる時である（これは、８個の下位のアドレス
ビットがすべてローのときに、アドレス・ラッチ・デコ
ード回路４６によって与えらえる、アクティブなＣＮＴ
ＲＬ　　ＲＥＧ　　ＡＤＤＲ信号によって示される）。システム制御回路１４にＦＯＲＣＥ８９信号を読み出さ
せるために、ＦＯＲＣＥ８９は、ＮＡＮＤゲート５８に
よってイネーブルされるトライステート・ドライバ５７
に供給される。ＮＡＮＤゲート５８は、ＣＮＴＲＬ　　
ＲＥＧ　　ＡＤＤＲ信号，ＬＡＤＲＥＳＰ信号，ＣＭＤ
＃信号，およびＲＥＡＤ信号を受け取る。このようにし
て、制御レジスタ５５がイネーブルされると、トライス
テート・ドライバ５７もまたイネーブルされ、ＦＯＲＣ
Ｅ８９信号がバス１６の回線Ｄ７上に送出される。制御
レジスタ５５がイネーブルされないと、トライステート
・ドライバ５７もイネーブルされず、ＦＯＲＣＥ８９信
号も回線Ｄ７上へ送出されない。

【００２７】ＦＯＲＣＥ８９信号がセットされると、ア
ドレス翻訳回路３２は、ビット８とビット９が０である
一般入出力アドレスを、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ
拡張カード２０に供給する。ＦＯＲＣＥ８９信号はＮＡ
ＮＤゲート５９にも与えられ、ＮＡＮＤゲート５９はま
た、ＧＥＮ　　Ｉ／Ｏ信号，ＡＥＮＸ＃信号の否定信号
，およびＭ−ＩＯ信号の否定信号を受け取る。ＮＡＮＤ
ゲート５９は、ビット８および９を０にするアクティブ
・ロー・フォース・アドレス信号（ＦＡＢＴＺ＃）を、
ＡＮＤゲート５４およびＡＮＤゲート６０に供給する。ＦＡＢＴＺ＃が、アクティブになると、ＡＮＤゲート５
４，ＡＮＤゲート６０に対して、Ａ８およびＡ９信号を
それぞれローにする。

【００２８】初期化の間、アドレス翻訳回路３２は、ま
た、スロットＸを選択するアドレス・ビットＬＡ１２〜
ＬＡ１５が、拡張カード２０に直接に供給されないこと
を保証しなければならない。拡張カード２０は、０１０
０〜０１０７のアドレスを期待するので、ＬＡ１２〜１
５の４ビットが０であることを要求する。したがって、
アドレス翻訳回路３２のＡＮＤゲート６１，６２，６４
，６６は、ＣＤ　　ＳＥＴＵＰ＃信号がアクティブのと
き、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌアドレス・ビットＡ
１２〜Ａ１５をそれぞれローにする。

【００２９】アドレス翻訳回路３２はまた、ＰＯＳ初期
化の間アドレス・ビットＡ８がハイであることを保証し
なければならない。したがって、ＯＲゲート６７は、Ｃ
ＤＳＥＴＵＰ信号がアクティブでＦＡＢＴＺ＃信号がイ
ンアクティブであるとき、アドレス・ビットＡ８をハイ
にする。

【００３０】初期化が終了すると、アドレス翻訳回路３
２は、ＥＩＳＡアドレス情報を受け取り、Ｍｉｃｒｏ　
　Ｃｈａｎｎｅｌアドレス情報を供給する。ＥＩＳＡア
ドレス情報は、３０ビットのＥＩＳＡアドレス信号（Ｌ
Ａ２〜ＬＡ２３，ＬＡ２４＃〜ＬＡ３１＃）と、ＥＩＳ
Ａバイト・イネーブル信号（ＢＥ０＃〜ＢＥ３＃）を含
んでいる。Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌアドレス情報
は、３２ビットのＭｉｃｒｏ　　Ｃｈａｎｎｅｌアドレ
ス信号（Ａ０〜Ａ３１），Ｍｉｃｒｏ　　Ｃｈａｎｎｅ
ｌバイト・イネーブル信号（ＢＥ０＃〜ＢＥ３＃），お
よびＭｉｃｒｏ　　Ｃｈａｎｎｅｌアドレス制御信号（
ＳＨＢＥ＃とＭＡＤＥ２４）を含んでいる。

【００３１】アドレス翻訳回路３２のバイト・イネーブ
ル・デコード論理回路７０は、ＥＩＳＡバイト・イネー
ブル信号を使用して、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌア
ドレス信号の２個の下位ビット（Ａ０，Ａ１）およびＳ
ＨＢＥ＃信号を供給する。バイト・イネーブル信号には
変換は必要なく、バイト・イネーブル信号は拡張カード
２０に直接与えられる。

【００３２】ＥＩＳＡアドレス信号（ＬＡ２〜ＬＡ７，
ＬＡ１０，ＬＡ１１，ＬＡ１６〜ＬＡ２３）の１６ビッ
トは、変換を要求されない。これら１６ビットは、Ｍｉ
ｃｒｏ　　Ｃｈａｎｎｅｌアドレス信号（Ａ２〜Ａ７，
Ａ１０，Ａ１１，Ａ１６〜Ａ２３）として、拡張カード
２０に直接与えられる。

【００３３】８個の上位のＥＩＳＡアドレス・ビット（
ＬＡ２４＃〜ＬＡ３１＃）は、反転されて、８個の上位
のＭｉｃｒｏ　　Ｃｈａｎｎｅｌアドレス・ビット（Ａ
２４〜Ａ３１）を供給する。なぜなら、ＥＩＳＡが、ア
ドレス信号のこの部分にアクティブ・ロー・アドレスを
使用する一方で、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌはこの
部分のアドレス信号がアクティブ・ハイであることを要
求するからである。ＬＡ２４＃〜ＬＡ３１＃のアドレス
・ビットは、また、ＡＮＤゲート８０でＡＮＤされ、２
４ビットの指示信号（ＭＡＤＥ２４）を与える。ＭＡＤ
Ｅ２４は、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード２
０によって用いられ、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ拡
張カード２０がＭｉｃｒｏ　　Ｃｈａｎｎｅｌ２４ビッ
ト・アドレッシング・オプションを使用するか否かを決
定する。８個すべての上位のＥＩＳＡアドレス・ビットがインア
クティブならば、ＭＡＤＥ２４信号はアクティブにされ
る。

【００３４】図１，図５，および図６において、システ
ム制御回路１４またはマスタ２０ｂは、ＢＣＬＫ信号の
立上りとＳＴＡＲＴ＃信号の立下りの前に、少なくとも
１０ｎｓの間、バス１６上にＥＩＳＡアドレス情報（Ａ
ＤＤＲＥＳＳ　　１）を送出することによって、バス１
６経由のＥＩＳＡデータ転送を開始する。ＥＩＳＡアド
レス情報は、３０ビットのアドレス信号と、次に示す転
送制御信号とを含んでいる。すなわち、関連アドレスが
メモリアドレスか入出力アドレスか（“１”のときはメ
モリ・アドレス）を指示するメモリまたは入出力制御信
号（Ｍ−ＩＯ），転送動作が書込み動作なのか読出し動
作なのか（“１”の時書込み動作）を指示する書込みま
たは読出し転送信号（Ｗ−Ｒ），および３２ビット・ワ
ードの４つのバイトのいずれが書き込まれまたは読み出
されるのか（“０”の時バイトがイネーブルされる）を
指示する４ビットのバイト・イネーブル信号（ＢＥ０＃
〜ＢＥ３＃）である。

【００３５】Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌ拡張カード
２０は、書込み動作開始制御信号（Ｓ０＃），読出し動
作開始制御信号（Ｓ１＃），およびアドレス・ラッチ信
号（ＡＤＬ＃）を要求して、データ転送を開始する。デ
ータ転送制御回路３４は、ＳＴＡＲＴ＃信号，ＢＣＬＫ
信号とともにＡＥＮＸ＃信号，Ｍ−ＩＯ信号，Ｗ−Ｒ信
号，およびＡＤＲＥＳＰ信号を使用して、拡張カード２
０にＳ０＃，Ｓ１＃，およびＡＤＬ＃信号を供給する。

【００３６】より具体的に説明すると、ＮＡＮＤゲート
９０は、ＡＤＲＥＳＰ信号の否定信号，ＳＴＡＲＴ＃信
号の否定信号，転送制御信号（ＴＲＡＮＳ），およびＷ
−Ｒ信号をＮＡＮＤすることによって、Ｓ０＃信号を与
える。ＴＲＡＮＳ信号は、ＮＡＮＤゲート９１により、
ＡＥＮＸ＃信号と、Ｍ−ＩＯ信号の否定信号と、をＮＡ
ＮＤすることにより与えられる。このように、ＴＲＡＮ
Ｓ信号は、ＭｉｃｒｏＣｈａｎｎｅｌ拡張カードへのデ
ータ転送を指示する。ＮＡＮＤゲート９２は、ＡＤＲＥ
ＳＰ信号の否定信号，ＳＴＡＲＴ＃信号の否定信号，Ｔ
ＲＡＮＳ信号，およびＷ−Ｒ信号の否定信号をＮＡＮＤ
することによって、Ｓ１＃信号を与える。Ｓ０＃信号と
Ｓ１＃信号とのタイミングは、ＳＴＡＲＴ＃信号のタイ
ミングと対応する。

【００３７】ＡＤＬ＃信号は、データ転送制御回路３４
が、ＮＡＮＤゲート９４において、ＡＤＲＥＳＰ信号の
否定信号，ＳＴＡＲＴ＃信号の否定信号，ＴＲＡＮＳ信
号，および遅延ＢＣＬＫ信号をＮＡＮＤすることによっ
て、生成される。遅延ＢＣＬＫ信号は、２５ｎｓ遅延回
路９６によって供給される。遅延は、ＩＢＭ　　Ｐｅｒ
ｓｏｎａｌ　　Ｓｙｓｔｅｍ／２　　Ｈａｒｄｗａｒｅ
　　Ｉｎｔｅｒｆａｃｅ　　Ｔｅｃｈｎｉｃａｌ　　Ｒ
ｅｆｅｒｅｎｃｅ仕様書中で規定されるＳ０＃，Ｓ１＃
，およびＡＤＬ＃の間のタイミング関係を与えるのに必
要である。

【００３８】アドレス信号は、システム制御回路１４に
よって生成され、Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌアドレ
ス信号を拡張カード２０ａに供給するために、アドレス
翻訳回路３２によって翻訳される。拡張カード２０は、
Ｍｉｃｒｏ　　Ｃｈａｎｎｅｌアドレス信号がその範囲
内にあるか否かを決定する。もしＭｉｃｒｏ　　Ｃｈａ
ｎｎｅｌアドレス信号が拡張カード２０ａの範囲内にな
ければ、拡張カード２０ａは作動しない。もしＭｉｃｒ
ｏ　　Ｃｈａｎｎｅｌアドレス信号が拡張カード２０ａ
の範囲内にあれば、拡張カード２０ａは、それがアクテ
ィブであることを示すために、送信フィードバック信号
（ＣＤ　　ＳＦＤＢＫ＃）をアクティブにして応答する
。さらに、拡張カード２０は、それが３２ビットのデー
タ情報を扱うことを示すために第１のＭｉｃｒｏ　　Ｃ
ｈａｎｎｅｌサイズ信号（ＣＤ　　ＤＳ３２＃）をアク
ティブにし、１６ビットのデータ情報を扱うことを示す
ために第２のＭｉｃｒｏ　　Ｃｈａｎｎｅｌサイズ信号
（ＣＤ　　ＤＳ１６＃）をアクティブにし、８ビットの
データ情報を扱うことを示すためにＣＤ　　ＤＳ３２＃
信号もＣＤ　　ＤＳ１６＃信号もアクティブにしない。

【００３９】ＣＤ　　ＤＳ３２＃信号およびＣＤ　　Ｄ
Ｓ１６＃信号は、拡張カード２０ａがサポートできるデ
ータ・サイズをシステム制御回路１４に知らせるＥＩＳ
Ａサイズ信号（ＥＸ３２＃およびＥＸ１６＃）に直接接
続される。システム制御回路１４は、８ビットのＭｉｃ
ｒｏ　　Ｃｈａｎｎｅｌ拡張カードを８ビットのＦａｍ
ｉｌｙ　　Ｉ拡張カードであるとみなす。しかし、シス
テム制御回路１４は、依然として、拡張カード２０に、
ＳＴＡＲＴ＃信号，ＣＭＤ＃信号，およびＦａｍｉｌｙ
Ｉ制御信号を供給するため、その結果、インターフェー
ス変換論理回路２８は、ＳＴＡＲＴ＃信号およびＣＭＤ
＃信号を用いて、１６ビット転送および３２ビット転送
を制御するかのように、８ビット転送を制御する。

【００４０】ＣＤ　　ＤＳ１６＃信号，ＣＤ　　ＤＳ３
２＃信号，およびＣＤ　　ＳＦＤＢＫ＃信号はまた、Ｎ
ＡＮＤゲート９８に供給される。ＮＡＮＤゲート９８の
出力は、フロー・レジスタ１００に供給され、フロー・
レジスタ１００はＳＴＡＲＴ＃の立上りエッジでスレー
ブ・アクティブ信号（ＳＬＡＶＥ　　ＡＣＴＩＶＥ）を
ラッチする。ＳＬＡＶＥ　　ＡＣＴＩＶＥ信号は、アダ
プタ２２に、進行中の転送シーケンスに拡張カード２０
が応答しているか否かを示すものである。ＳＬＡＶＥ　
　ＡＣＴＩＶＥ信号は、Ｓ０＃，Ｓ１＃，およびＣＭＤ
＃がＮＡＮＤゲート１０２によって検出されてインアク
ティブになると、リセットされる。

【００４１】システム制御回路１４は、ＣＭＤ＃信号を
アクティブにして、データ転送を完了する。拡張カード
２０はまた、ＣＭＤ＃信号を用いて、データ転送が完了
したことを表わす。しかし、Ｍｉｃｒｏ　　Ｃｈａｎｎ
ｅｌアーキテクチャのＣＭＤ＃信号のタイミングは、Ｅ
ＩＳＡのＣＭＤ＃信号のタイミングと異なる。インター
フェース変換論理回路２８は、ＥＩＳＡのＣＭＤ＃信号
のタイミングを調節して、Ｍｉｃｒｏ　　Ｃｈａｎｎｅ
ｌアーキテクチャのＣＭＤ＃信号を供給する。Ｍｉｃｒ
ｏ　　ＣｈａｎｎｅｌアーキテクチャのＣＭＤ＃信号は
、ＡＤＬ＃信号がＮＡＮＤゲート１０４によって検出さ
れてインアクティブになると、ＥＩＳＡのＣＭＤ＃信号
とＥＩＳＡ作動可能信号がエッジ・ラッチ１０６とＮＡ
ＮＤゲート１０８によって検出されてＥＩＳＡのＣＭＤ
＃信号とＥＩＳＡ作動可能信号がＢＣＬＫの立上りでア
クティブになるまで、送出される。エッジ・ラッチ１０
６は、ＮＡＮＤゲート１０４の一方の入力を与える。デ
ータ転送に要する時間は、アクティブ・チャネル作動可
能信号（ＣＤ　　ＣＨＲＤＹ）をＮＡＮＤゲート１０８
に与えることによって、延長することができる。Ｍｉｃ
ｒｏＣｈａｎｎｅｌのＣＤＣＨＲＤＹ信号は、ＥＩＳＡ
のＥＸＲＤＹ信号に応答するので、その結果、２つの信
号（ＣＤ　　ＣＨＲＤＹ信号とＥＸＲＤＹ信号）は、直
接接続される。

【００４２】データ転送制御回路３４は、読出し／書込
みフロー・レジスタ１１０を有しており、読出し／書込
みフロー・レジスタ１１０は、ＳＴＡＲＴ＃信号の立下
りでＷ−Ｒ信号をラッチし、ＲＥＡＤ信号およびＷＲＩ
ＴＥ信号を供給する。ＲＥＡＤ信号およびＷＲＩＴＥ信
号は、初期化回路３０に供給され、転送が読出し動作な
のか書込み動作なのかを指示する。フロー・レジスタ１
１０は、ＲＥＡＤ信号およびＷＲＩＴＥ信号を、全ての
転送シーケンスを通じて供給する。

【００４３】他の実施例も可能である。

【００４４】例えば、インターフェース変換論理回路２
８は、システム・ボード１２あるいは拡張カード２０の
どちらかに組み込むこともできる。この場合、第１の接
続装置は、第１のアーキテクチャをインターフェース変
換論理回路２８に一体的に接続するのに使用され、第２
の接続装置は、第２のアーキテクチャとの接続を可能に
するのに使用される。

【図面の簡単な説明】

【図１】本発明のコンピュータ・システムのブロック線
図である。

【図２】本発明のスレーブ・アダプタのブロック線図で
ある。

【図３】図２のスレーブ・アダプタの初期化回路の略回
路図である。

【図４】図２のスレーブ・アダプタのアドレス翻訳回路
の略回路図である。

【図５】図２のスレーブ・アダプタのデータ転送制御回
路の略回路図である。

【図６】図２のスレーブ・アダプタのタイミングを示す
図である。

【符号の説明】

１０　　コンピュータ・システム１２　　システム・ボード１４　　システム制御回路１６　　バス１８　　拡張スロット２０，２１　　拡張カード２２　　アダプタ２４，２６　　コネクタ

Claims

【特許請求の範囲】

【請求項１】第１のアーキテクチャを有するコンピュー
タ・システムと、第２のアーキテクチャを有するスレー
ブ要素の間でデータを転送するデータ転送装置において
、前記第１のアーキテクチャに相応する第１のコネクタ
と、前記第２のアーキテクチャに相応する第２のコネク
タと、前記第１のコネクタおよび前記第２のコネクタ間
に設けられた変換回路とを備え、前記変換回路が、前記
第１のアーキテクチャに相応する信号を、前記第２のア
ーキテクチャに相応する信号に変換し、かつ、前記第２
のアーキテクチャに相応する信号を、前記第１のアーキ
テクチャに相応する信号に変換するように構成されてい
る、データ転送装置。
【請求項２】前記データ転送装置を前記第１のアーキテ
クチャに識別させるように構成された識別回路を備える
、請求項１記載のデータ転送装置。
【請求項３】前記変換回路が前記識別回路を有する、請
求項２記載のデータ転送装置。
【請求項４】前記スレーブ要素がスレーブ要素識別情報
を前記コンピュータ・システムに供給できるように前記
識別回路が構成された、請求項２記載のデータ転送装置
。
【請求項５】前記第１のアーキテクチャが、第１のアド
レス情報と第１のデータ情報を含み、前記第２のアーキ
テクチャが、第２のアドレス情報と第２のデータ情報を
含む、請求項１記載のデータ転送装置。
【請求項６】前記第１のアーキテクチャが、第１の制御
情報を含み、前記第２のアーキテクチャが、第２の制御
情報を含む、請求項５記載のデータ転送装置。
【請求項７】前記第１のアドレス情報が、複数の第１の
アドレス・ビットと複数の第１のバイト・イネーブル信
号を含み、前記第２のアドレス情報が、複数の第２のア
ドレス・ビットを含み、第２のアドレスビットは、第１
のアドレスビットよりも多く、前記変換回路が、前記第
１のアドレス・ビットと前記第１のバイト・イネーブル
信号とを使用して、前記第２のアドレス・ビットを供給
するように構成された、請求項５記載のデータ転送装置
。
【請求項８】前記第１のアドレス情報が、３０個の第１
のアドレス・ビットを含み、前記第２のアドレス情報が
、３２個の第２のアドレス・ビットを含み、前記変換回
路が、前記３０個の第１のアドレス・ビットと、前記第
１のバイト・イネーブル信号とを使用して、前記３２個
の第２のアドレス・ビットを供給するように構成された
、請求項７記載のデータ転送装置。
【請求項９】前記第１のバイト・イネーブル信号が、前
記３２個の第２のアドレス・ビット中の最も下位の２ビ
ットを供給するために使用される、請求項８記載のデー
タ転送装置。
【請求項１０】前記第１のアドレス・ビット中のビット
２〜２３が、正論理信号であり、前記第１のアドレス・
ビット中のビット２４〜３１が、負論理信号であり、前
記変換回路が、すべての前記第１のアドレス・ビットを
、正論理の第２のアドレスビットに変換するように構成
された、請求項８記載のデータ転送装置。
【請求項１１】前記変換回路が、前記第１のアドレス情
報と前記第１のデータ情報を受け取るように構成された
、請求項５記載のデータ転送装置。
【請求項１２】前記第１のアドレス情報が、特定スロッ
ト向けのアドレス情報を含む、請求項１１記載のデータ
転送装置。
【請求項１３】前記特定スロット向けのアドレス情報が
、前記変換回路により操作されてから前記第２のアドレ
ス情報に相応する第１の特定スロット向けのアドレス情
報と、そのまま前記第２のアドレス情報に相応する第２
の特定スロット向けのアドレス情報とを含む、請求項１
２記載のデータ転送装置。
【請求項１４】前記特定スロット向けのアドレス情報が
、第１の特定スロット向けのアドレス情報であるか第２
の特定スロット向けのアドレス情報であるかを決定する
ために、前記特定スロット向けのアドレス情報の特定ビ
ットがデコードされる、請求項１３記載のデータ転送装
置。
【請求項１５】前記第１のアドレス情報は、第１の範囲
を有する第１の一般入出力情報を含み、前記第２のアド
レス情報は、前記第１の範囲より広い第２の範囲を有す
る第２の一般入出力情報を含み、前記変換回路が、前記
第１の一般入出力情報の範囲を、前記第２の一般入出力
情報に相応するように拡張する、請求項１２記載のデー
タ転送装置。
【請求項１６】前記第１のデータ情報が、前記スレーブ
要素に直接送られ、前記第２のデータ情報が、前記コン
ピュータ・システムに直接送られる、請求項１１記載の
データ転送装置。
【請求項１７】前記第１のデータ情報の一部が、識別情
報を供給するために、前記変換回路によって使用される
、請求項１６記載のデータ転送装置。
【請求項１８】前記第１の制御情報が、開始情報と個別
の書込み／読出し情報を含み、前記第２の制御情報が、
書込み開始情報と読出し開始情報を含み、前記変換回路
が、前記書込み開始情報と前記読出し開始情報を生成す
るために、前記開始情報と前記書込み／読出し情報を使
用する、請求項６記載のデータ転送装置。
【請求項１９】システム制御回路を有するデータ転送装
置において、第１のアーキテクチャを有するバスと、第
２のアーキテクチャを有するスレーブ要素と、前記第１
のアーキテクチャに相応する第１の接続装置と、前記第
２のアーキテクチャに相応する第２の接続装置と、前記
第１の接続装置と前記第２の接続装置との間に設けられ
た変換回路とを備え、前記変換回路が、前記第１のアー
キテクチャに相応する信号を、前記第２のアーキテクチ
ャに相応する信号に変換し、かつ、前記第２のアーキテ
クチャに相応する信号を、前記第１のアーキテクチャに
相応する信号に変換するように構成されている、データ
転送装置。
【請求項２０】前記データ転送装置を前記第１のアーキ
テクチャに識別させるように構成された識別回路を更に
備える、請求項１９記載のデータ転送装置。
【請求項２１】前記変換回路が前記識別回路を有する、
請求項２０記載のデータ転送装置。
【請求項２２】前記スレーブ要素が前記スレーブ要素識
別情報を前記コンピュータ・システムに供給できるよう
に、前記識別回路が構成された、請求項２０記載のデー
タ転送装置。
【請求項２３】前記第１のアーキテクチャが、第１のア
ドレス情報と第１のデータ情報を含み、前記第２のアー
キテクチャが、第２のアドレス情報と第２のデータ情報
を含む、請求項１９記載のデータ転送装置。
【請求項２４】前記第１のアーキテクチャが、第１の制
御情報を含み、前記第２のアーキテクチャが、第２の制
御情報を含む、請求項２３記載のデータ転送装置。
【請求項２５】前記第１のアドレス情報が、複数の第１
のアドレス・ビットと複数の第１のバイト・イネーブル
信号を含み、前記第２のアドレス情報が、複数の第２の
アドレス・ビットを含み、第２のアドレスビットは、第
１のアドレスビットよりも多く、前記変換回路が、前記
第１のアドレス・ビットと前記第１のバイト・イネーブ
ル信号とを使用して、前記第２のアドレス・ビットを供
給するように構成された、請求項２３記載のデータ転送
装置。
【請求項２６】前記第１のアドレス情報が、３０個の第
１のアドレス・ビットを含み、前記第２のアドレス情報
が、３２個の第２のアドレス・ビットを含み、前記変換
回路が、前記３０個の第１のアドレス・ビットと、前記
第１のバイト・イネーブル信号とを使用して、前記３２
個の第２のアドレス・ビットを供給するように構成され
た、請求項２５記載のデータ転送装置。
【請求項２７】前記第１のバイト・イネーブル信号が、
前記３２個の第２のアドレス・ビット中の最も下位の２
ビットを供給するために使用される、請求項２６記載の
データ転送装置。
【請求項２８】前記第１のアドレス・ビット中のビット
２〜２３が、正論理信号であり、前記第１のアドレス・
ビット中のビット２４〜３１が、負論理信号であり、前
記変換回路が、すべての前記第１のアドレス・ビットを
、正論理の第２のアドレスビットに変換するように構成
された、請求項２６記載のデータ転送装置。
【請求項２９】前記変換回路が、前記第１のアドレス情
報と前記第１のデータ情報を受け取るように構成された
、請求項２３記載のデータ転送装置。
【請求項３０】前記第１のアドレス情報が、特定スロッ
ト向けのアドレス情報を含む、請求項２９記載のデータ
転送装置。
【請求項３１】前記特定スロット向けのアドレス情報が
、前記変換回路により操作されてから第２のアドレス情
報に相応する第１の特定スロット向けのアドレス情報と
、そのまま前記第２のアドレス情報に相応する第２の特
定スロット向けアドレス情報とを含む、請求項３０記載
のデータ転送装置。
【請求項３２】前記特定スロット向けのアドレス情報が
、第１の特定スロット向けのアドレス情報であるか第２
の特定スロット向けのアドレス情報であるかを決定する
ために、前記特定スロット向けのアドレス情報の特定ビ
ットがデコードされる、請求項３１記載のデータ転送装
置。
【請求項３３】前記第１のアドレス情報は、第１の範囲
を有する第１の一般入出力情報を含み、前記第２のアド
レス情報は、前記第１の範囲より広い第２の範囲を有す
る第２の一般入出力情報を含み、前記変換回路が、前記
第１の一般入出力情報の範囲を、前記第２の一般入出力
情報に相応するように拡張する、請求項３０記載のデー
タ転送装置。
【請求項３４】前記第１のデータ情報が、前記スレーブ
要素に直接送られ、前記第２のデータ情報が、前記バス
に直接送られる、請求項２９記載のデータ転送装置。
【請求項３５】前記第１のデータ情報の一部が、識別情
報を供給するために、前記変換回路によって使用される
、請求項３４記載のデータ転送装置。
【請求項３６】前記第１の制御情報が、開始情報と個別
の書込み／読出し情報を含み、前記第２の制御情報が、
書込み開始情報と読出し開始情報を含み、前記変換回路
が、前記書込み開始情報と前記読出し開始情報を生成す
るために、前記開始情報と前記書込み／読出し情報を使
用する、請求項２４記載のデータ転送装置。
【請求項３７】前記変換回路が、前記バスに一体化され
る、請求項１９記載のデータ転送装置。
【請求項３８】前記変換回路が、前記スレーブ要素に一
体化される、請求項１９記載のデータ転送装置。