JP2519793B2

JP2519793B2 - デ―タ転送回路

Info

Publication number: JP2519793B2
Application number: JP63500487A
Authority: JP
Inventors: アールエイミー，マイクル
Original assignee: EI TEI ANDO TEI GUROOBARU INFUOMEESHON SORUUSHONZU INTERN Inc
Current assignee: EI TEI ANDO TEI GUROOBARU INFUOMEESHON SORUUSHONZU INTERN Inc
Priority date: 1986-12-19
Filing date: 1987-12-01
Publication date: 1996-07-31
Anticipated expiration: 2011-07-31
Also published as: ATE78942T1; DK462888D0; DK170081B1; US4761735A; EP0294420A1; WO1988004808A1; DE3780813T2; AU587672B2; EP0294420B1; JPH01501739A; DE3780813D1; DK462888A; AU1045088A

Description

【発明の詳細な説明】技術分野この発明はプロセッサがデータ及びコマンド信号を送
信するデータ及び制御バスを持つようなプロセッサと周
辺装置間でデータを転送する種類のデータ転送回路に関
する。

背景技術米国特許第4,342,095号は編集機能を有するビデオ・
ディスプレイ・ターミナルであって、そのデータは中央
処理ユニット（CPU）内のプログラム・カウンタを使用
してRAMをアドレスすることによってRAM（ランダム・ア
クセス・メモリー）からフエッチすることができるよう
にしたビデオ・ディスプレイ・ターミナルを開示してい
る。

発明の開示この発明の目的はプロセッサと周辺装置間で急速且つ
効率良くデータを転送することができるデータ転送回路
を提供することである。

プロセッサと周辺機器との間でデータを転送し、前記
プロセッサがデータ及びコマンド信号を送信するデータ
及び制御バスを持つデータ転送回路であって、データを
記憶する複数のアドレス指定可能なメモリー領域とデー
タの書込み及び読出しをするとき前記メモリー領域のア
ドレス指定にあてられるアドレス入力手段とを有するラ
ンダム・アクセス・メモリー（RAM）手段と、前記デー
タ及び制御バスと前記RAM手段に接続されその間でデー
タを送信する第１の入力／出力手段と、前記周辺装置と
前記RAM手段とに接続されその間でデータを送信する第
２の入力／出力手段と、前記第１の入力／出力手段にあ
って、アドレスされたとき前記RAM手段を前記第１の入
力／出力手段に接続する前記データ及び制御バスから受
信したデータ・ビットによってアドレス可能であるアド
レス選択手段と、アドレスを供給する為に前記第１の入
力／出力手段と前記RAM手段の前記アドレス入力手段と
の間に接続されたアドレス・カウンタ手段であり、該ア
ドレス・カウンタ手段をセット値にリセットするリセッ
ト手段を含む該アドレス・カウンタ手段と、前記第１の
入力／出力手段と前記アドレス・カウンタ手段との間に
接続され、前記データ及び制御バスから前記第１の入力
／出力手段が受信した各読出し又は書込みコマンド信号
に応答して前記アドレス・カウンタ手段の内容を順次加
算する加算手段と、データを前記周辺装置と前記RAM手
段との間を第２の入力／出力手段を介して転送すると
き、前記RAM手段の前記アドレス入力手段にアドレスを
供給する制御手段と、前記第１の入力／出力手段と前記
制御手段との間に接続され、前記プロセッサから前記制
御手段に制御及びステータス信号を送信する第１のレジ
スタ手段と、前記第１の入力／出力手段と前記制御手段
との間に接続され、前記制御手段から前記プロセッサに
制御及びステータス信号を送信する第２のレジスタ手段
と、からなるデータ転送回路を提供する。

図面の簡単な説明次に、下記の添付図面を参照してその例によりこの発
明の一実施例を説明する。

第１図は、この発明の通信アダプタを有するコンピュ
ータ・システムを示す全体的ブロック図である。

第2A図乃至第2C図は、第２図のように構成された第１
図のアダプタの第１の入力／出力部の回路図である。

第3A図乃至第3F図は、第３図で示すように形成された
第１図のアダプタのマイクロコンピュータ・ベース制御
部の回路図である。

第4A図乃至第4D図は、第４図で示すように形成された
第１図のアダプタのコマンド及びステータス・レジスタ
部の回路図である。

第5A図乃至第5E図は、第５図で示すように形成された
第１図のアダプタの第２に入力／出力部の回路図であ
る。

第6A図乃至第6D図は、第６図で示すように形成された
第１図のアダプタのメッセージRAM部の回路図である。

発明を実施するための最良の形態第１図は、この発明の通信アダプタ10を使用したシス
テムを示す全体的ブロック図である。このシステムはこ
の発明の通信アダプタ10に接続されたパーソナル・コン
ピュータ（PC）12とPCバス14とを含む。通信アダプタ10
は周辺装置バス18を介して周辺装置Ａ（16）及び周辺装
置Ｂ（17）に接続される。PC12は現在市販されているど
のようなパーソナル・コンピュータでもよい。IBM PC A
TのようなIntel 80286マイクロプロセッサを基礎にした
パーソナル・コンピュータがもっとも好ましい。という
のは、それはREP OUTSB命令を使用してアダプタ10にデ
ータを転送できるからである。INSB命令はアダプタ10か
らPC12に転送するのに使用される。しかし、例えば、In
tel 8088/86マイクロプロセッサを基礎としたもののよ
うな他のパーソナル・コンピュータでも簡単なソフトウ
エア・ループを供給することにより使用することができ
る。

PCバス14はアドレス・ビット，データ・ビット，制御
ビット及び電力を送ることができるバッファード双方向
性バスである。周辺装置バス18は周辺装置16,17とマイ
クロプロセッサ・システムとの間でデータを送ることが
できる多くのデータ周辺装置バスのうちのいずれでもよ
い。この実施例のシステムでは、周辺装置バス18はデー
タを直列に送信する直列バスを使用した。

１対のランダム・アクセス・メモリーＡ（RAM20）及
びＢ（RAM21）は夫々周辺装置16,17とPC12との間のデー
タ送信を処理するように設けられた。周辺装置バス18は
周辺装置16に接続されたチャンネルＡと周辺装置17に接
続されたチャンネルＢとを有する。周辺装置バス18はデ
ュアル・ユニバーサル同期非同期レシーバ・トランスミ
ッタ（USART）装置145に接続される。USART装置145はマ
イクロプロセッサ60及びRAM20,21に接続される並列局部
マイクロプロセッサ・データ（MD）バス65に接続され
る。PCバス14からの並列データは直接RAM20,21にロード
される。データはRAM20,21とUSART装置145との間をマイ
クロプロセッサ60を介して転送される。

第2A〜2C図は第２図のように組立てられ、PC12とアダ
プタ10との間でデータを転送するようにした第１図のア
ダプタ10の部分の回路図である。第2A図のドライバ22,2
3はPCバス14に接続され、PC12から制御信号及びアドレ
ス・ビットを受信する。トランシーバ24はPCバス14に接
続され、PC12に対しデータ・ビットを送受信する。ラベ
ルの都合により、数字５を頭に持つ信号は“ロー”又は
“0"状態とする。又製造部品番号を図に示してある。ア
ドレス・エネーブル（5AEN）信号はドライバ22のピン15
に受信し、リセット（RES）信号はピン４に受信し、入
力／出力読出（5IOR）信号はピン17に受信し、入力／出
力書込（5IOW）信号はピン２に受信し、アドレス・ビッ
トの高位ビット（A8,A9）は夫々ピン11,13に受信する。
最初の８アドレス・ビット（A0〜A7）はドライバ23の入
力に受信され、８データ・ビット（D0〜D7）はトランシ
ーバ24の“1"側に接続される。5AEN信号はライン26をド
ライブし、インバータ27（第2B図）で反転されてナンド
・ゲート28（第2C図）の１入力に接続される。アドレス
・ビット（A0〜A9）はアダプタ10のバッファード・アド
レス（BA）バス30をドライブする（第2B図，第2C図）。
制御信号RES,5IOR及び5IOWはPC制御（5P CTRL）バス32
を介して送信される。5PCTRLバス32はRES信号から発生
するリセット信号（5PCRES）と、5IOR信号から発生する
PC読出（5PCRD）信号と、5IOW信号から発生するPC書込
（5PCWR）信号とを含む。双方向性バッファード・デー
タ（BD）バス34はトランシーバ24の“2"側に接続され
る。

バッファード・アドレス・ビットBA3〜BA8は排他的オ
ア・ゲート36,38（第2C図）の第１の入力に接続され、
その第２の入力は第2B図のスイッチ・セット40の個々の
スイッチに接続される。第１図のアダプタ10のためのア
ドレスはスイッチ40によってセットされる。排他的オア
・ゲート36,38はスイッチ40によってセットされるアド
レスとBAバス30のビットBA3〜BA8のアドレスとを比較す
るための比較器として働く。ナンド・ゲート28の出力は
アダプタ10が第2A図の5AEN信号によって可能化され、ス
イッチ40のアドレスがビットBA3〜BA8のアドレスと一致
し、ビットBA9が“ハイ”のときに“ロー”となる。ナ
ンド・ゲート28の出力はコネクタ24によって接続され、
トランシーバ24及びデコーダ44のピンを可能化する。プ
ル・アップ・レジスタUR1,UR2は排他的オア・ゲート36
の個々の入力及び出力に接続され、それらが“1"状態の
ときに、それら夫々のビットの電圧をプル・アップす
る。

ナンド・ゲート28の出力が前述のように“ロー”に可
能化されたとき、トランシーバ24は可能化される。トラ
ンシーバ24の方向はPC12から発生するピン１の5PCRD信
号によって決定される。データ・ビットD0〜D7はBDバス
34に出力され、デコーダ44はビットBA0〜BA2の値をデコ
ードする。第2C図の１対のナンド・ゲート46,48は5PCTR
Lバス32に接続され5PCWR信号を受信する第１の入力と、
導体50,51によってデコーダ44のピン14,11に接続される
第２の入力とを有する。

デコーダ44の入力の値が“0"であると、導体52にコマ
ンド・ステータスＡ（5CMDSTSA）信号が可能化され、そ
の入力値が“1"であると、5PCWR信号が可能化され、導
体53のRAMセットＡ（RRSETA）信号が可能化され、その
入力が“2"であると、導体54にRAMA（5RRAMA）信号が可
能化され、その入力値が“3"であると、導体55にコマン
ド・ステータスＢ（5CMDSTSB）信号が可能化され、その
入力値が４であり、5PCWR信号が可能化されていると、R
AMセットＢ（RRSETB）信号が導体56に可能化され、その
入力値が“5"であると、導体57にRAMB（5RRAMB）信号が
可能化される。

第3A〜3F図は第３図に従って構成され、第１図のアダ
プタ10のマイクロコンピュータ制御部の回路図を示す。
第3B図において、第１図で説明したマイクロコンピュー
タ60はアダプタ10の動作を制御する。マイクロコンピュ
ータ60は、例えば、Intel 8031マイクロコンピュータの
ような多数のマイクロコンピュータのうちの１つでよ
い。マイクロコンピュータ60は制御及びデータ信号のた
めに４つのポート（PORT0〜PORT3）を持つ。PORT0は第3
F図のMDバス65からの８データ・ビット（MD0〜MD7）を
送受信し、下位８アドレス・ビット（MA0〜MA7）を読出
専用メモリー（ROM）62に送信する。ROMはマイクロコン
ピュータ60を制御するためのファームウエアを含む。RO
M62のための上位８アドレス・ビット（MA8〜MA15）はマ
イクロコンピュータ60のPORT2から送信される。レジス
タ63はマイクロコンピュータ60のPORT0に接続され、POR
T0がアドレス・ビットの送信とデータ・ビットの受信の
両方に使用することができるというように下位８アドレ
ス・ビットMA0〜MA7を保持する。アドレス・ビットMA0
〜MA15はマイクロコンピュータ・アドレス・バス（MA）
64に出力され、MOR62の出力（MD0〜MD7）はMDバスに接
続される。MDバス65はトランシーバ66の“2"側に接続さ
れ、その“1"側はマイクロコンピュータ60のPORT0に接
続される。従って、マイクロコンピュータはPORT0及びP
ORT2を介してROM62をアドレスし、MDバス65及びトラン
シーバ66を介してそこに記憶されているマイクロ命令を
受信する。又は、マイクロコンピュータ60はMDバス65及
びトランシーバ66を介してそのPORT0からデータを出力
することができる。

第3A図のクロック回路68は第3B図のマイクロコンピュ
ータ60に対するクロック・パルスと、導体69に対する12
MHzクロック（12MCLK）とを供給する。マイクロコンピ
ュータ60のための周辺装置バス18からの制御信号はRS23
2インタフェース装置170,171,172,173を介してマイクロ
コンピュータ60のPORT3（第3B図）で受信する。PC12か
らのインターラプトは導体70を介してマイクロコンピュ
ータ60に入力され、周辺装置16又は17からのインターラ
プトは導体71を介してマイクロコンピュータ60に入力さ
れる。

PORT3のピン16からの導体72に書込コマンド（5MWR）
が出力され、読出コマンド（5MRD）はPORT3のピン17か
らの導体73に出力され、プログラム選択エネーブル（PS
EN）信号はPORT3のピン29からの導体74に出力される。
コマンドCMDA信号は導体75からPORT1のピン８に入力さ
れ、コマンドCMDB信号は導体76からPORT1のピン７に入
力され、RAM選択Ａ（RRSELA）はピン５から導体77に出
力され、RAM選択Ｂ信号（RRSELB）はピン４から導体78
に出力され、インターラプト（IRQ）信号はピン３から
導体79に出力され、チャンネルＡ（CHA）信号はピン２
から導体80に出力され、チャンネルＡ（CHB）信号はピ
ン１から導体81に出力される。導体72〜74,77〜81は第3
C図のドライバ82に入力される。便宜上、ドライバ82の
出力導体はその入力導体と同じにラベルされる。

インバータ83,84（第3D図）は夫々信号CHAを導体78′
の5CHAに、及びCHB信号を導体77′の5CHBに反転する。
第3C図のジャンパ85はマイクロコンピュータ60から（第
3B図）PC12（第１図）にインターラプト信号を送るた
め、PCバス14の適当なインターラプト導体にインターラ
プト信号IRQを出力する。

第3D図において、オア・ゲート88は5PCTRLバス32に接
続され、5PCWR信号及び5PCRD信号を受信する入力を持
つ。オア・ゲート88の出力はアンド・ゲート89,90に接
続され、5PCWR又は5PCRD信号のどちらかが“ロー”にな
ったときにそれらを可能化する。オア・ゲート88が可能
化され、導体54の5RRAMA信号が“ロー”になると、アン
ド・ゲート89の出力は“ロー”になる。オア・ゲート88
が可能化され、導体57の5RRAMB信号が“ロー”である
と、アンド・ゲート90の出力が“ロー”となる。アンド
・ゲート89の出力は導体91にPCチップ選択Ａ（5PCCSA）
信号を発生し、インバータ92で反転されて導体93に信号
PCCSAを発生する。アンド・ゲート90の出力は導体94にP
Cチップ選択Ｂ（5PCCSB）信号を発生し、インバータ95
で反転されて導体96にPCCSB信号を発生する。インバー
タ97は導体81の信号RRSELAを反転して導体98の信号5RRS
ELAにする。インバータ99は導体80のRRSELBを導体100の
信号5RRSELBに反転する。アンド・ゲート101の入力は導
体81及びアンド・ゲート89の出力に接続され、その出力
は導体102に接続される。

従って、RRSELA信号が“ロー”（局部マイクロコンピ
ュータ60はRAMAをアクセスしない）であり、アンド・ゲ
ート89の出力が“ロー”（PC12がRAMAをアクセスする）
であると、導体102のPCRAMA（5PCRAMA）信号は“ロー”
である。アンド・ゲート103の入力は導体80及びアンド
・ゲート90の出力に接続され、その出力は導体104に接
続される。従って、信号RRSELBが“ロー”（局部マイク
ロコンピュータ60がRAMBをアクセスしない）であり、ア
ンド・ゲート90の出力が“ロー”（PC12がRAMBをアクセ
スする）であると、5PCRRB信号（導体104）は“ロー”
である。

第3C図において、オア・ゲート110,111はチップ・エ
ネーブル信号を供給する。オア・ゲート110の入力は導
体72,73に接続され、5MWR及び5MRD信号を受信する。そ
の出力は導体112に接続されて第3E図のデコーダ114のエ
ネーブル入力に接続される。従って、5MWR又は5MRD信号
が“ロー”のときはデコーダ114は可能化される。オア
・ゲート111の入力は導体73,74に接続され、夫々信号5M
RD及び5PSENを受信し、その出力は導体115に接続され、
トランシーバ66の方向エネーブル入力に接続される。故
に、マイクロコンピュータ60がROM62からマイクロ命令
データを読出す場合、トランシーバ66は可能化され、MD
バスからマイクロコンピュータ60のPORT0にマイクロ命
令データを送信する。

第3E図のデコーダ114はマイクロコンピュータ60が読
出か書込を行う場合、アドレス・ビットMA14及びMA15を
デコードする。アドレスが０であると、マイクロコンピ
ュータRAMA（5MRRA）信号は第3E図のマイクロコンピュ
ータ制御（5MCTRL）バス116に出力される。アドレスが
“1"の場合、マイクロコンピュータRAMB（5MRRB）信号
が発生し、アドレスが“2"であると、マイクロコンピュ
ータ・コマンド・ステータス（5MCDST）信号が発生し、
アドレスが“3"であると、マルチプロトコル直列コント
ローラ・チップ選択（5MPSC）信号が発生する。これら
信号は周辺装置バス18のデータをアダプタ10のRAM20か2
1のいずれか１つに送信することに使用される。

第3F図において、MAバス64からのMA0ビットはインバ
ータ118で反転されて導体119に5MA0として出力される。

第４図のように接続された第4A〜4D図は第１図のアダ
プタ10のコマンド及びステータス・レジスタ部の回路図
である。コマンド及びステータス・レジスタは周辺装置
16,17とアダプタ10との間にコマンド及びステータス信
号を、及びアダプタ10とPC12との間にコマンド及びステ
ータス信号を転送するのに使用される。第4B図のレジス
タ120はBDバス34からの８ビット・データBD0〜BD7を記
憶し、ストローブされたときにMD65にそれを出力し、PC
12からアダプタ10のRAM20に送信する。レジスタ122はBD
バス34からの８ビットBD0〜BD7コマンド及びステータス
・データを記憶し、ストローブされたときに、そのデー
タをPC12からアダプタ10のRAMB21に対するコマンド及び
ステータス・データとしてMDバス65に出力する。Ｄ型フ
リップ・フロップ（FF）124はデータがレジスタ120にロ
ードされたときに導体75（第3B図）にコマンドＡ（CMD
A）信号を供給する。第２のＤ型FF125はレジスタ122に
ステータス・データがロードされたとき、導体76にコマ
ンドＢ（CMDB）信号を供給する。オア・ゲート126は信
号CMDA,CMDBを受信して導体70に接続されたその出力にI
NT0インターラプト信号を発生する。導体70,75,76は第3
B図で説明した。従って、INT0信号はコマンド及びステ
ータス・データがPC12からレジスタ120又は122の１つに
記憶されたということをマイクロコンピュータ60に示
し、信号CMDA,CMDBはどのレジスタがPC12からのデータ
を含むかをマイクロコンピュータ60に示す。コマンド・
及びステータス・レジスタはアダプタ10とPC12との間で
コマンド及びステータス・データを送信するのに使用さ
れ、RAM20又は21の使用を要求すること又はRAM20又は21
を誰が使用するかに関するステータスを受信することを
除きRAM20及び21の制御に対しては２次的である。

第4A図のナンド・ゲート128は5PCTRLバス32から5PCWR
信号を受信し、導体52（第2B図）から5CMDSTSA信号を受
信し、その出力はRAMAが選ばれ、PC込中、CMDA信号が
“ハイ”であるように、FF124をクロックし、レジスタ1
20にデータをストローブするため導体129に接続され
る。第4A図のナンド・ゲート130はMAバス64からMA0ビッ
トを、5MCTRLバス116から5MCDST及び5MRD信号を受信
し、その出力はインバータ131の入力に接続される。イ
ンバータ131の出力はレジスタ120のピン１及びFF124の
リセットに接続される。従って、MA0,5MCDST及び5MRD信
号がすべて“ロー”のとき、レジスタ120のデータはMD
バス65に出力され、FF124はリセットされて、導体75のC
MDA信号及び導体70のINT0信号をディセーブルする。

ナンド・ゲート132,133及びインバータ134はBDバス34
からデータを受信してRAM21に対しMDバス65にそれを出
力するという同様な機能を有する。導体119の5MA0信号
はナンド・ゲート133の１入力に入力される。従って、
第3B図のマイクロコンピュータ60のPORT0から出力する
最下位ビットMA0の状態はデータがレジスタ120か122か
のどちらかから読出されるとき、RAM20用のレジスタ120
か又はRAM21用のレジスタ122のどちらがアドレスされる
かを決定する。

レジスタ136,137（第4C図）はMDバス65からBDバス3
4、レジスタ136（RAM20用）及びレジスタ137（RAM21
用）にコマンド及びステータス・データを転送する。ナ
ンド・ゲート138はMA0,5MCDST及び5MWR信号が“ロー”
のとき、MDバス65からレジスタ136にデータをストロー
ブする。アンド・ゲート140は5CMDSTSA及び5PCRD信号が
“ロー”のとき、レジスタ136からのデータをBDバス34
にストローブする。ナンド・ゲート141は5MA0,5MCDST及
び5MWR信号が“ロー”のとき、MDバス65からレジスタ13
7にデータをストローブする。アンド・ゲート142は5CMD
STSB及び5PCRD信号が“ロー”のとき、レジスタ137から
のデータをBDバスにストローブする。故に、データがア
ダプタ10のマイクロコンピュータ60からPC12に読出され
るとき、第3B図のマイクロコンピュータ60のPORT0から
の最下位ビットMA0はレジスタ136（RAM20のため）にデ
ータが読出されるか又はレジスタ137（RAM21のため）に
データが読出されるかを決定する。

第５図のように接続された第5A〜5E図は周辺装置16及
び17と第１図のアダプタ10との間でマイクロコンピュー
タ60を介してデータを送信するアダプタ10の入力／出力
部の回路図である。この入力／出力部は周辺装置バス18
の直列データをPCバス14の並列データに変換し、PCバス
14の並列データを周辺装置バス18の直列バスに変換する
USART装置145を含む。第5D図の特別なUSART装置145はIn
tel 8274マルチプロトコル直列コントローラ（MPSC）装
置でよい。しかし、ここに使用される特定のUSART装置1
45は複数の容易に利用できるUSAKT装置の中から選択し
てもよい。第5A,5C及び5E図の複数のRS232インタフェー
ス装置148は図のようにUSART装置145に接続され、第１
図の周辺装置16,17とUSART装置145との間でデータ及び
制御信号を送信する。カウンタ150,151は第3A図の導体6
9の12MCLK信号によってクロックされ、USART装置145に
クロック・パルスを供給する。インバータ154,155と共
にロジック装置152,153はカウンタ151からパルスを、マ
イクロコンピュータ60から（第3B,3C,3D図）CHA,5CHA,C
HB及び5CHB信号を及び周辺装置バス18からの信号を受信
してUSART装置145のチャンネルＡか又はチャンネルＢの
どちらかに対してRXクロック・パルスを供給する。一般
にUSART装置の動作及び特にIntel 8274マルチプロトコ
ル直列コントローラ（MPSC）は公知のものである。第3F
図のMAバス64からの低位ビット（MA0,MA1）はMPSC装置1
45のピン24,25（A1及びA0）に入力する。MPSC装置145の
A0入力はデータ又はコマンドの転送中チャンネルＡか又
はチャンネルＢを選択し、入力A1はデータか又はコマン
ド情報の転送を選択する。第3D図の導体71はMPSC装置14
5のピン28（INT）に接続され、MPSC装置145からのINT1
信号をマイクロコンピュータ60（第3B図）に送信する。
第3F図のMDバス65はMPSC装置145のピン12〜19に接続さ
れ、データ及び制御信号ビットを送信する。第3F図の5M
CTRLバス116からの5MPSC,5MRD及び5MWD信号は夫々MPSC
装置145のピン23（CS）,22（RD）及びピン21（WR）に接
続される。第5B図のトランシーバ148はRAM20のためのRA
Mデータ（RRAD）バス149（第6D図で説明する）とMDバス
65との間でデータを送信する。トランシーバ148は5MCTR
Lバス116の5MRRA及び5MRD信号で制御される。従って、
データは周辺装置バス18から受信してMPSC装置145及び
トランシーバ148を介してRRADバス149に出力し、又はト
ランシーバ148及びMPSC装置145を介してRRAD149から周
辺装置バス18に出力される。トランシーバ150は第2A図
のBDバス34と第6C図のRRADバス149との間でデータを通
信する。トランシーバ150は第3F図の5PCTRLバス32の5PC
RD信号と第3D図の導体102の信号5PCRRAとによって制御
される。故に、データはPCバス14からBDバス34（第2A
図）及びトランシーバ150を介してRRADバス149に送ら
れ、又はRRADバス149からトランシーバ150及びBDバス34
を介してPCバス14に送ることができる。トランシーバ14
8及び150に対応するトランシーバはRAM21への通信にも
使用されるが類似するためこれ以上の説明をしない。し
かしそのトランシーバは5MCTRLバスからの5MRRB,5MRD信
号、5PCTRLバス32からの5PCRD信号及び導体104の5PCRRB
信号によって制御される。

第６図のように接続された第6A〜6D図は第１図のアダ
プタ10のRAM20（RAMA）の回路図である。第6C図のRAM装
置155は第１図のRAM20と同様である。RAM装置155のデー
タ入力／出力ピンは第5B図で説明するRRADバス149に接
続される。RAM装置155のアドレス端子はRAM20のためのR
AMアドレス（RRAA）バス156に接続される。RRAAバス156
のためのアドレス・ビットは第6B及び6C図のマルチプレ
クサ157,158,159,160の出力から供給される。導体162,1
63,164の夫々制御信号チップ選択Ａ（5CSA），書込（5W
R）及び読出（5RD）は第6C図のマルチプレクサの出力か
ら送信される。マルチプレクサ157〜160は第3D図の導体
98の5RRSELA信号で制御される。従って、5RRSELA信号が
その“0"状態にあるときは、マルチプレクサ157〜160の
“0"入力信号はそれらの出力から多重出力され、5RRSEL
A信号が“1"であると、その“1"入力の信号はそれらの
出力から多重出力される。

第6A図のカウンタ装置166,167はカウンタ・アドレス
（CNTA）バス168にカウンタ値を供給する。カウンタ装
置166,167は第2C図の導体53のRRSETA信号によって“0"
にリセットされ、それらのカウントはカウンタ装置166
のピン１のクロック入力に入力される第3D図の導体93の
信号PCCSAの各パルスでカウントアップする。故に、第2
A図、第2B図及び第2C図において、PC12はアダプタ10のR
AM20のアドレス・カウント・リセット回路をアドレスす
ることによって、カウンタ166,167を“0"にリセット
し、PCバス14に書込（5IOW）コマンドを発行する。第3D
図において、RAM20（アンド・ゲート89）にアドレスさ
れる書込及び読出（アンド・ゲート88）は導体93のPCCS
A信号をパルスしてCNTAバス168のカウント値を１だけ増
加する。前述のCNTAバス168は導体98の5RRSELA信号がそ
の“1"状態にあるとき、マルチプレクサ157〜159の１入
力をRRAAバスに出力する。

第6C図における導体162,163,164の信号5CSA,5WR,5RD
は夫々5RRSELA信号が“0"のときは5MCTRLバス116から、
5RRSELA信号が“1"のときは5PCTRLバス32及び第3D図の
導体91からマルチプレクサ160によって多重出力され
る。PC12がRAM装置155に対し、データを書込み又は読出
すときはカウンタ装置166,167からのカウントはRAMアド
レスとして使用され、第3B図のマイクロコンピュータ60
がRAM装置155に対し、データを読出し又は書込むときは
マイクロコンピュータ60からのMAバス64の値がRAMアド
レスとして使用される。

第6C図の導体162,163,164の信号5CSA,5WR及び5RDは夫
々5RRSELA信号が“0"のときは5MCTRLバス116からマルチ
プレクサ160によって多重出力され、5RRSELA信号が“1"
のときは5PCTRLバス32及び第3D図の導体91からのマルチ
プレクサ160によって多重出力される。RAM装置155に対
しPC12がデータを書込み読出すときはカウンタ装置166,
167からのカウントがRAMアドレスとして使用され、RAM
装置155に対し第3B図のマイクロコンピュータ60がデー
タを書込み読出すときはマイクロコンピュータ60からMA
バス64に出力された値がRAMアドレスとして使用され
る。

第6A〜6D図の回路と同じ回路がRAM21（RAMB）のため
のアダプタ10にも設けられる。その回路には、信号PCCS
B,RRSETB,5RRSELB,5PCCSB及び5MMRBが夫々信号PCCSA,RR
SETA,5RRSELA,5PCCSA及び5MMRAの代りに使用される。

次に、この発明のRAMの使用と第１図のPC12のための
直接メモリー・アクセス・コントローラの使用との比較
を行う。PC12がIBMPCATの場合、データ4Kバイトをロー
ドするに必要な命令のみが前述のように使用され、それ
はREPOUTSB命令である。この場合、CXパラメータは4096
でなければならず、DIパラメータはPC12のシステムの初
期データ・アドレスを指すものでなければならない。RA
MS（RAMA）の１つはそのカウンタ166,167が“0"にリセ
ットされるように選ばれなければならず、RAM装置155は
前述のようにPC装置12に接続される。前述のように、IB
MPCATは6MHzで動作するIntel 80286マイクロプロセッサ
を使用して168ナノ秒のクロック・サイクル・タイムを
発生する。マイクロプロセッサ80286はバス・アクセス
のために２クロック・サイクル使用し、メモリー、アク
セスのために１クロック・サイクルの待状態を加え、８
ビット装置に対する８ビット・バス動作のために４クロ
ック・サイクル待状態を加える。従って、REPOUTSB命令
は５＋4n（ｎは命令が繰返えされる回数）クロック・サ
イクルかかることになる。又、IBMPCATは待状態の１＋5
nクロック・サイクルを加える（ｎは命令が繰返えされ
る回数）。故に、RAMバッファ・データの4Kバイトの転
送は（６＋９）×4096クロック・サイクル又は6.16ミリ
秒かかるであろう。他方、IBMPCATDMAコントローラは33
3ナノ秒のクロック・サイクルを発生するよう3MHzで動
作する。すべてのDMAデータ転送バス・サイクルは５ク
ロック・サイクル又は1.66ナノ秒かかる。故に、８ビッ
トDMAチャンネルを使用して4Kバイトのデータを転送す
るには1.66ms×4096又は6.8ミリ秒かかる。

8088/86ベースPCを使用するRAMSの１つに読出し又は
書込みを行うには、適当なレジスタがイニシャライズさ
れた後に実行するソフトウエア・ループを必要とする。
そのソフトウエア・ループは次のようなものがある。

読出−RAM: IN AL,DX;DXはRAMポートに等しい STOSB MESSAGE−BUFFER−IN;DIはメモリー・アドレス
に等しい LOOP READ−RAM;CX＝０まで繰返す書込−RAM LODSB MESSAGE−BUFFER−OUT;SIはメモリー・アドレ
スに等しい OUT DX,AL;DXはRAMポートに等しい LOOP WRITE−RAM;CX＝０まで繰返す

Claims

(57)【特許請求の範囲】

【請求項１】プロセッサ（12）と周辺機器（16）との間
でデータを転送し、前記プロセッサ（12）がデータ及び
コマンド信号を送信するデータ及び制御バス（14）を持
つデータ転送回路（10）であって、データを記憶する複数のアドレス指定可能なメモリー領
域とデータの書込み及び読出しをするとき前記メモリー
領域のアドレス指定にあてられるアドレス入力手段（15
6）とを有するランダム・アクセス・メモリー（RAM）手
段（20、155）と、前記データ及び制御バス（14）と前記RAM手段（20、15
5）に接続されその間でデータを送信する第１の入力／
出力手段（24、120）と、前記周辺装置と前記RAM手段（20、155）とに接続されそ
の間でデータを送信する第２の入力／出力手段（145）
と、前記第１の入力／出力手段（24、120）にあって、アド
レスされたとき前記RAM手段（20、155）を前記第１の入
力／出力手段（24、120）に接続する前記データ及び制
御バス（14）から受信したデータ・ビットによってアド
レス可能であるアドレス選択手段（23、40、44、46）
と、アドレスを供給する為に前記第１の入力／出力手段（2
4、120）と前記RAM手段（20、155）の前記アドレス入力
手段（156）との間に接続されたアドレス・カウンタ手
段（166、167）であり、該アドレス・カウンタ手段（16
6、167）をセット値にリセットするリセット手段（53）
を含む該アドレス・カウンタ手段（166、167）と、前記第１の入力／出力手段（24、120）と前記アドレス
・カウンタ手段（166、167）との間に接続され、前記デ
ータ及び制御バス（14）から前記第１の入力／出力手段
（24、120）が受信した各読出し又は書込みコマンド信
号に応答して前記アドレス・カウンタ手段（166、167）
の内容を順次加算する加算手段（89、92）と、データを前記周辺装置（16）と前記RAM手段（20、155）
との間を第２の入力／出力手段（145）を介して転送す
るとき、前記RAM手段（20、155）の前記アドレス入力手
段（156）にアドレスを供給する制御手段（60）と、前記第１の入力／出力手段（24、120）と前記制御手段
（60）との間に接続され、前記プロセッサ（12）から前
記制御手段（60）に制御及びステータス信号を送信する
第１のレジスタ手段（120、122）と、前記第１の入力／出力手段（24、120）と前記制御手段
（60）との間に接続され、前記制御手段（60）から前記
プロセッサ（12）に制御及びステータス信号を送信する
第２のレジスタ手段（136、137）と、からなるデータ転送回路（10）。