JPH01501739A

JPH01501739A - データ転送回路

Info

Publication number: JPH01501739A
Application number: JP88500487A
Authority: JP
Inventors: エイミー，マイクル　アール
Original assignee: エイ・ティ・アンド・ティ　グローバル　インフォメーション　ソルーションズ　インターナショナル　インコーポレイテッド
Priority date: 1986-12-19
Filing date: 1987-12-01
Publication date: 1989-06-15
Anticipated expiration: 2011-07-31
Also published as: EP0294420B1; EP0294420A1; DK462888D0; ATE78942T1; DK462888A; JP2519793B2; DK170081B1; DE3780813D1; AU587672B2; US4761735A; AU1045088A; DE3780813T2; WO1988004808A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はプロセッサがデータ及びコマノド信号を送信するデー名及び制御バスを持つようなプロセッサと周辺装置間でデータを転送する種類のデータ転送回路に関する。

米国特許第４，３４２．０９５号は編果機能を有するビデオ・ディスプレイ・ターミナルでろって、そのｒ−夕は中央処理ユニット（ＣＰＵ　）内のプログラム・カウンタを使用してＲＡＭ　′ｔ−アドレスすることによってＲＡＭ　（ランダム・アクセス・メモリー〕からフェッチすることができるようにしたビデオ・ｆイスグレイ・ターミナルを開示している。

発明の開示この発明の目的はプロセッサと周辺装置間で急速且つ効率良くデータを転送することができるデータ転送回路を提供することでるる。

故に、この発明によると、前記データ転送回路はデータの記憶に供する複数のアドレサプル記憶場所を有するランダム・アクセス・メモリ一手段（ＲＡＭ　）　ヲ含み、前記ＲＡＭ手段はそこからデータを読取シ又は書込むときに前記記憶場所のアドレスを提供するようにしたアドレス入力手段を含むデータ転送回路であって。

更に前記データ及び制御バスと前記ＲＡＭ手段とに接続されその間でデータ全送信するようにした第１の入力／出力手段と、前記周辺装置及び前記ＲＡＩＭ手段に接続されその間でデータを送信する第２の入力／出力手段と、アドレスさｎるとき前記ＲＡＭ手段を前記第１の入力／出力手段に接続する前記データ及び制御パスから受信したデータ・ビットによってアドレス可能な前記第１の入力／出力手段のアドレス入力手段と、アドレスを供給するため前記第１の入力／出力手段と前記ＲＡＭ手段の前記アドレス入力手段との間に接続され自己をセット値にリセットするリセット手段を含むアドレス・カウンタ手段と、前記第１の入力／出力手段とアドレス・カウンタ手段との間に接続さｎ前記第１の入力／出力手段が前記データ及び制御バスカ為ら受信した読出又は畳込信号の各々に応答して前記アドレス・カウンタ手段の内容を順次増算する増算手段とを含むデータ転送回路を提供する。

次に、下記の添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、この発明の通信アダプタを有するコンビーータ・システムを示す全体的ブロック図である。

第２Ａ図乃至第２Ｃ図は、第２図のように構成された第１図のアダプタの第１の入力／出力部の回路図である。

第３Ａ図乃至第３Ｆ図は、第３図で示すように形成された第１図のアダプタのマイクロコンビーータ・ペース制御部の回路図である。

第４Ａ図乃至第４Ｄ図は、第４図で示すように形成された第１図のアダプタのコマンド及びステータス・レジスタ部の回路図である。

第５Ａ図乃至第５Ｅ図は、第５図で示すように形成された第１図のアダプタの第２の入力／出力部の回路図でろる・第６Ａ図乃至第６Ｄ１ｇは、第６図で示すように形成された第１図のアダプタのメツセーフＲＡＭ部の回路図である。

第１図は、この発明の通信アダプタ１０を使用したシステムを示す全体的ブロック図でるる。このシステムはこの発明の通信アダプタ１０４Ｃ接続された／臂− ソナル・コンビーータ（ＰＣ）１２とＰＣパス１４とを含む。通信アダプタ１０は周辺装置バス１８を介して周辺装置Ａ（１６）及び周辺装置Ｂ（１７）に接続される。ＰＣｌ３は現在市販されているどのようなノ母−ソナル・コンビ、−夕でもよい。ＩＢＭ　ＰＣＡＴのようなＩｎｔｅｌ　８０２８６マイクログロセツサを基礎にしたパーソナル・コンピュータがもつとも好ましい。というのは、それはＲＥＰ　０ＵＴＳＢ命令を使用してアダプタ１０にデータを転送できるからである。ｌＮ５Ｂ命令はアダプタ１０からｐｃ１２に転送するのに使用される。

しかし、例えば、Ｉｎｔｅｌ　８０８ｇ／８６マイクロプロセツサを基礎としたもののような慣のパーソナル・コンピュータでも簡単なソフトウェア・ループを供給することによシ使用することができる。

ＰＣパス１４はアドレス・ビット、データ・ビット。

制御ビット及び電力を送ることができるノ々ツファード双方向性バスである。周辺装置ノ９ス１８は周辺装置１６．１７．！：マイクログロセツサ・システムとの間でデータを送ることができる多くのデータ周辺装置ノくスのうちのいずれでもよい。この実施例のシステムでは、周辺装置バス１８はデータを直列に送信する直列／マスを使用した。

１対のランダム・アクセス・メモリーＡ　（ＲＡＭ　２０　）及びＢ　（ＲＡＭ　２１　）は夫々周辺装置１６，１７とＰＣｌ３との間のデータ送信を処理するように設けられ九。周辺装置バス１８は周辺装置１６に接続されたチャンネルＡと周辺装置１７に接続されたチャンネルＢとを有する。周辺装置バス１８はプーアル・ユニノ々−サル同期非同期レシーバ・トランスミッタ（ＵＳＡＲＴ　）　装置１４５に接続さｎる。ＵＳＡＲＴ装置１４５はマイクロプロセッサ６０及びＲＡＭ　２０　、２１１Ｃ接成される並列局部マイクロプロセッサ・データ（ＭＤ）パス６５に接続さｎる。ＰＣパス１４からの並列データは直［ＲＡＭ２Ｑ。

２１にロードされる。データはＲＡＭ　２０　、２１とＵＳＡＲＴ装置１４５との間をマイクロプロセッサ６０を介して転送される。

第２Ａ〜２０図は第２図のように組立てられ、ＰＣｌ３とアダプタ１０との間でデータを転送するようにした第１図のアダプタｌＯの部分の回路図でるる。第２Ａ図のドライバ２２．２３はＰＣバス１４に接続され、ＰＣｌ３から制御信号及びアドレス・ビットを受信する。

トランシーバ２４はｐｃパス１４に接続され、ＰＣｌ３に対しデータ・ビットを送受信する。ラベルの都合によシ、数字５ｔ−頭に持つ信号は“ロー”又は“Ｏ ”状態とする。又製造部品番号を図に示しておる。アドレス・エネーブル（５ＡＥＮ　）信号はドライバ２２のピン１５に受信し、リセッ）　（ＲＥＳ　）信号はピン４に受信し。

入力／出力読出（５ＩＯＲ）信号はピン１７に受信し。

入力／出力書込（５ＩＯＷ　）信号はピン２に受信し、アドレス・ビットの高位ビット（Ａ８　、　Ａ９　）は夫々ピン１１．１３に受信する。最初の８アドレス・ビット（ＡＯ〜Ａ７）はドライバ２３０入力に受信さｎ、８ｒ−タ・ピント（Ｄｏ−Ｄ７）はトランシーバ２４の＠１１側に接続される。５ＡＥＮ信号はライン２６をドライブし、インバータ２７（第２Ｂ図）で反転されてナンド・ゲート２８（第２Ｃ図）の１人力に接続される。アドレス・ビット（ＡＯ〜Ａ９）はアダプタ１０のバッフアート・アドレス（ＢＡ）パス３０をドライブする（第２Ｂ図、ｇＺＣ図）。制御信号ＲＥＳ　、　ｓ　ＩＯＲ及び５ＩＯＷはｐｃ制御（ＳＰ　ＣＴＲＬ）パス３２を介して送信される。ＳＰ　ＣＴＲＬバス３２はＲＥＳ信号から発生するリセット信号（５Ｐ　ＣＲＥＳ　）と、５ＩＯＲ信号から発生するｐｃ読出（５ＰＣＲＤ　）信号と、５ＩＯＷ信号から発生するＰＣ書込（５ＰＣＷＲ）信号とを含む。双方向性バッフアート・データ（ＢＤ）パス３４はトランシーバ２４の＠２”−に接続さｎる。

バッフアート・アドレス・ビットＢＡ３〜ｎＡ３１ｄ排他的オア・グー）３６．３８（第２Ｃ図）の第１の入力に接続され、その第２の入力は第２Ｂ図のスイッチ・セット４００個々のスイッチにｌｉＥされる。第１図のアダゲタ１０のためのアドレスはスイッチ４０によってセットされる。排他的オア・ゲート３６，３８はスイッチ４０によってセットてれるアドレスとＢＡパス３０のビットＢＡ３〜ＢＡ８のアドレスとを比較するための比較器として働く。ナンド・ゲート２８の出力はアダプタ１０が第２Ａ図の５　ＡＥＮ信号によりて可能化さ′ｔ′Ｌ％スイッチ４０のアドレスがビットＢＡ３〜ＢＡｇのアドレスと一致し、ビットＢＡ９が１ハイ１のときに１０−”となる。ナンド・ゲート２８の出力はコネクタ２４によって接続され、トランクーパ２４及びデコーダ４４のピンを可能化する。プル・アップ・レジスタＵＲ１゜ＵＲ２は排他的オア・ゲート３６の個々の入力及び出力に接続され、それらがｍ１ｊｌ状態のときに、そｎら夫々のビットの電圧をグル・アップする。

ナンド・ゲート２８の出力が前述のように１０−”に可能化されたとき、トランシーバ２４は可能化される。トランクーパ２４の方向はＰＣｌ３から発生するピン１の５　ＰＣＲＤ信号によって決定さｎる。データ・ピッ）Ｄｏ〜Ｄ７はＢＤババス４に出力され、デコーダ４４はピッ）　ＢＡＯ〜ＢＡ２の値をデコードする。第２Ｃ図の１対のナンド・グー）４６．４８は５Ｐ　ＣＴＲＬバス３２に接続され５ＰＣＷＲ信号を受信する第１の入力と、導体５０゜５１によりてデコーダ４４のピア１４，１１に接続される第２の入力とを有する。

デコーダ４４の入力の値が″０＃であると、導体５２にコマンド・ステータスＡ　（５ＣＭＤＳＴＳＡ　）信号が可能化され、その入力値が１１′でるると、５ＰＣＷＲ信号が可能化され、導体５３のＲＡＭセットＡ　（ＲＲＳＥＴＡ　）信号が可能化され、その入力が“２＃でるると、導体５４にＲＡＭＡ　（５ＲＲＡＭＡ　）信号が可能化され、その入力値が″３′でるると、導体５５にコマンド・ステータスＢ（５ＣＭＤＳＴＳＢ）信号が可能化され、その入力値が４であり、５ＰＣＷＲ信号が可能化されていると、ＲＡＭセツ）　Ｂ　（ＲＲ３ＥＴＢ）信号が導体５６に可能化され、その入力値が°５”でるると。

導体５７にＲＡＭ　Ｂ　（５ＲＲＡＭＢ　）信号が可能化される。

第３Ａ〜３Ｆ図は第３図に従って構成され、第１図のアダプタｌＯのマイクロコンピュータ制御部の回路図を示す。第３Ｂ図において、第１図で説明したマイクロコンピュータ６０はアダプタ１０の動作を制御する。

マイクロコンピュータ６０は１例えば、　Ｉｎｔｅｌ　８０３１マイクロコンビーータのよ５な多数のマイクロコンビーータのうちの１つでよい。マイクロコンピュータ６０は制御及びデータ信号のために４つのポー）　（ＦＯＲＴＯ〜ＦＯＲＴ３ンを持つ。ＦＯＲＴＯは第３Ｆ図の即パス６５からの８データ・ビット（ＭＤＯ〜ＭＤ７）ｉ送受信し、下位８アドレス・ビット（ＭＡＯ−ＭＡ７　）　を読出専用メモリー　（ＲＯＭ　）　６２に送信する。ＲＯＭはマイクロコンピュータ６０ｔ−制御するだめのファームウェアを含む。

ＲＯＭ　６２のための上位８アドレス・ビット（ＭＡ８〜ＭＡ１５）はマイクロコンピュータ６００ＦＯＲＴ２から送信される。レジスタ６３はマイクロコンピュータ６０のｐｏＲＴｏ　Ｋ−＋１続され、ＦＯＲＴＯがアドレス・ビットの送信とデータ・ビットの受信の両方に使用することができるというように下位８アドレス−ビットＭＡＯ〜ＭＡ７を保持する。アドレス・ビットＭＡＯ−ＭＡ　１５はマイクロコンピュータ・アドレス・パス（ＭＡ）６４に出力され。

ＭＯＲ６２の出力（ＭＤＯ〜ＭＤ７）はＭＤババス接続される。

ＭＤパス６５はトランシーバ６６の′２”側に接続され。

その１１”側はマイクロコンピー−タロ０のＦＯＲ’ｒｏ　Ｉｃ接続される。従って、マイクロコンビーータはＰＯＲＴＯ及びＰＯＲＴ２　ｆ、介してＲＯＭ　６２をアドレスし、ＭＤババス５及びトランシーバ６６を介してそこに記憶されているマイクロ命令を受信する。又は、マイクロコンピー−タロ０はＭＤババス５及びトランシーバ６６を介してそのＦＯＲＴＯからデータを出力することができる。

第３Ａ図のクロック回路６８は第３Ｂ図のマイクロコンピュータ６０に対するクロック・ノ母ルスと、導体６９に対する１　２　ＭＨｚクロック（１２ＭＣｌ、Ｋ　）とを供給する。

マイクロコンピュータ６０のための周辺装置ハス１８からの制御信号はＲ８２３２インタフエース装置１７０゜１７１．１７２．１７３１−介してマイクロコンピュータ６０のＰＯＲＴ３　（第３Ｂ図）で受信する。ＰＣｌ３からのインターラットは導体７０を介してマイクロコンピュータ６０に入力され１周辺装置１６又は１７からのインターラットは導体７１を介してマイクロコンピー−タロ０に入力される。

ＰＯＲＴ３のピン１６からの導体７２に書込コマンド（５側）が出力さｎ、読出＝ｙ　−ｑ　ン）”　（５ＭＲＤ　）はＰＯＲＴ３のピン１７からの導体７３に出力され、！ログラム選択エネーブル（ＰＳＥＮ　）信号はＰＯＲＴ　３のピン２９からの導体７４に出力さｎる。コマンドＣＭＤＡ信号は導体７５からＰＯＲＴＩのピン８に入力され、コマンドＣＭＤＢ信号は導体７６からＰＯＲＴ　ｌのピン７に入力され、ＲＡＭ選択Ａ（ＲＲＳＥＬＡ　）はピン５から導体７７に出力され、ＲＡＭ選択Ｂ信号（ＲＲ８ＥＬＢ　）はピン４から導体７８に出力され、インターラット（ＩＲＱ）信号はピン３から導体７９に出・力され、チャンネルＡ　（ＣＨＡ　）信号はピン２から導体８０に出力され、チャンネルＡ　（ＣＩ（Ｂ　）信号はピンｌから導体８１に出力される。導体７２〜７４．７７〜８１は第３Ｃ図のドライバ８２に入力される。便宜上、ドライバ８２の出力導体はその入力導体と同じにラベルされる。

インバータ８３．８４（第３Ｄ図）は夫々信号ＣＨＡを導体７８′の５　ＣＨＡに、及びＣＨＢ信号を導体７７′の５ＣＨＢに反転する。第３Ｃ図のジャンノ母８５はマイクロコンピュータ６０から【第３Ｂ図）ＰＣＩ２（第１図］にインターラット信号を送るため、ＰＣパス１４の適当なインターラット信号にインターラット信号ＩＲＱを出力する。

第３Ｄ図において、オア・ゲート８８は５Ｐ　ＣＴＲＬバス３２に接続され、　５ＰＣＷＲ信号及び５ＰＣＲＤ信号を受信する入力を持つ。オア・ゲート８８の出力はアンド・グー）８９．９０に嬢ｆｉさｎ、５ＰＣＷＲ又は５ＰＣＲＤ信号のどちらかが１０−”になったときにそれらを可能化する。オア・ゲート８８が可能化さｎ、導体５４の５　ＲＲＡＭＡ信号が１０−１になると、アンド・ゲート８９の出力は”ロー″になる。オア・ゲート８８が可能化され、導体５７の５ＲＲＡＭＢ信号が“ロー″であると、アンド・ゲート９０の出力が１０−”となる。アンド・ダート８９の出力は導体９１ＫＰＣチツ！選択Ａ（５ＰＣＣ８Ａ　）信号を発生し、インバータ９２で反転されて導体９３に信号ＰＣＣ８Ａを発生する。アンド・ゲート９０の出力は導体９４にｐｃチップ選択Ｂ　（５ＰＣＣＳＢ　）信号を発生し、インバータ９５で反転されて導体９６にＰＣＣ８Ｂ信号を発生する。インバータ９７は導体８１の信号ＲＲ８ＥＬＡを反転して導体９８の信号５ＲＲ８ＥＬＡにする。インバータ９９は導体８０のＲＲ８ＥＬＢを導体１０（ト）信号５ＲＲＳＥＬＢに反転する。アンド・グー）１０１の入力は導体８１及びアンド・ゲート８９の出力に接続され、その出力は導体１０２に接続される。

従りて、ＲＲＳＥＬＡ信号が“ロー”（局部マイクロコンピュータ６０はＲＡＭ　Ａ　ｔ−アクセスしない）でアシ、アンド・ゲート８９の出力が１０−’　（ＰＣＩ　２がＲＡＭＡ１にアクセスする）でおると、導坏１０２のＰＣＲＡＭ　Ａ（５ＰＣＲＡＭＡ　）信号は１０−”でおる。アンド・ゲート１０３の入力は導体８０及びアンド・ゲート９０の出力に接続され、その出力は導体１０４に接ｄされる。

従って、信号ＲＲ８ＥＬＢが１０−ｍ（局部マイクロコンピー−タロ０がＲＡＭ　Ｂをアクセスしない）でろシ、アンド・ゲート９０の出力が１０−”（ＰＣＩ２がＲＡＭＢｔ−アクセスする）であると、５　ＰＣＲＲＢ信号（導体１０４）は観ロー１である。

第３Ｃ図において、オア・グー）１１０，１１１はチップ・エネーブル信号を供給する。オア・ゲート１１０の入力は導体７２．７３に接続され、５ＭＷＲ及び５　ＭＲＤ信号を受信する。その出力は導体１１２に接続されて第３Ｅ図のデコーダ１１４のエネーブル入力に接続される。従って、５ＭＷＲ又は５　ＭＲＤ信号が１０−１のときはデコーダ１１４は可能化される。オア・ゲート１１１の入力は導体７３．７４に接続さｎ、夫々信号５　ＭＲＤ及び５　ＰＳＥＮを受信し、その出力は導体１１５に接続され、トランシーバ６６の方向属ネーブル入力に接続さする。故に、マイクロコンビー−タロ　０　；Ａｆ　ＲＯＭ６２からマイクロ命令データを読出す場合、トランシーバ６６は可能化され、ＭＤババスらマイクロコンビュータ６０のＦＯＲＴＯにマイクロ命令データを送信する。

ｇＢＥ図のデコーダ１１４はマイクロコンピュータ６゜が読出か書込を行う場合、アドレス・ピッ）ＭＡ１４及びＭＡ１５をデコードする。アドレスが０でるると、マイクロコンピータＲＡＭＡ　（５ＭＲＲＡ）信号は第３Ｅ図のマイクロコンピータ制Ｘｌ（５ＭＣＴＲＬ）バス１１６に出力される。アドレスが１１＃の場合、マイクロコンピュータＲＡＭ　Ｂ　（５ＭＲＲＢ　）信号が発生し、アドレスが＠２”でおるト、マイクロコンピュータ・コマンド・ステータス（５ＭＣＤＳＴ　）信号が発生し、アドレスが１３＃でろると。

マルチプロトコル直列コントローラ骨テッフ選択（５ＭＰＳＣ）信号が発生する。これら信号は周辺装置バス１８のデータをアダプタｌＯのＲＡＭ　２０が２１のいずｎか１つに送信することに使用される。

第３Ｆ図において、ＭＡパス６４からのＭＡＯビットはインバータ１１８で反転されて導体１１９に５ＭＡＯとして出力される。

第４図のように接続された第４Ａ〜４Ｄ図は第１図のアダプタｌＯのコマンド及びステータス・レジスタ部の回路図でるる。コマンド及びステータス・レジスタは周辺装置１６．１７とアダプタｌＯとの間にコマンド及びステータス信号を、及びアダプタ１０とＰＣＩ２との間にコマンド及びステータス信号を転送するのに使用される。第４Ｂ図のレジスタ１２０はＢＤパス３４からの８ビツト・データＢＤＱ〜ＢＤ７１ｒ：記憶し、ストローブされたときにＭＤ６５にそれを出力し、ＰＣＩ２からアダプタｌＯのＲＡＭ　２０に送信する。レジスタ１２２はＢＤパス３４からの８ピツトＢＤＯ〜ＢＤ７コマンド及びステータス・ｒ−タを記憶し、ストローブされたときに、そのデータをＰＣＩ２からアダプタ１１００ＲＡ　Ｂ２１に対するコマンド及びステータス・データとしてＭＤパス６５に出力する。Ｄ型フリッグ・フロップ（ＦＦ）１２４はデータがレジスタ１２０にロードされたときに導体７５（第３Ｂ図）にコマンドＡ（ＣＭＤＡ　）信号を供給する。第２のＤ型ＦＦ１２５はレジスタ１２２にステータス・ｒ−夕がロードされたとき、導体７６にコマンドＢ　（ＣＭＤＢ　）信号を供給する。オア・ゲート１２６は信号ＣＭＯＡ　、　ＣＭＤＢ　ｔ−受信して導体７０に接続されたその出力にＩＮＴＯインターラット信号を発生する。

導体７０，７５．．７６は第３Ｂ図で説明した。従って。

ＩＮＴＯ信号はコマンド及びステータス・データがＰＣｌ３からレジスタ１２０又は１２２の１つに記憶されたということをマイクロコンピー−タロ０に示し、信号ＣＭＤＡ　、　ＣＭＤＢはどのレジスタがＰＣｌ３からのデータを含むかをマイクロコンピュータ６０に示す。コマンド・及びステータス・レジスタはアダプタ１０とＰＣｌ３との間でコマンド及びステータス・データを送信するのに使用さＡ、　ＲＡＭ　２０又は２１の使用を要求すること又はＲＡＭ　２０又は２１を誰が使用するかに関するステータスを受信することを除きＲＡＭ　２０及び２１の制御に対しては２次的である。

第４Ａ図のナンド・ゲート１２８は５Ｐ　ＣＴＲＬバス３２から５ＰＣＷＲ信号を受信し、導体５２（第２Ｂ図）から５　ＣＭＤＳＴＳＡ信号を受信し、その出力はＲＡＭ　Ａが選ばれ。

ｐｃ込中、ＣＭＤＡ信号が１ハイ”でるるように、ＦＦ１２４をクロックし、レジスタ１２０にデータをストローブするため導体１２９に接αされる。第４Ａ図のナンド・ゲート１３０はＭＡパス６４からＭＡＯビットを、５ＭＣＴＲＬパス１１６から５　ＭＣＤＳＴ及び５！ＩＩ！ＲＤ信号を受信し、その出力はインバータ１３１の入力に接紐さｎる。インバータ１３１の出力はレジスタ１２０のピンｌ及びＦＦ１２４のリセットに接続さｎる。従って、ＭＡｏ。

５ＭＣＤ５Ｔ及び５　ＭＲＤ信号がすべて１０−”のとき、レジスタ１２０のデータはＭＤパス６５に出力され、ＦＦ１２４はリセットされて、導体７５のＣＭＤＡ信号及び導体７０のＩＮＴ　Ｏ信号をディセーブルする。

ナンド・グー）１３２．１３３及びインバータ１３４はＢＤパス３４からデータを受信してＲＡＭ　２１に対しＭＤババス５にそれを出力するという同様な機能を有する。導体１１９の５ＭＡＯ信号はナンド・ゲート１３３の１人力に入力される。従って、第３Ｂ図のマイクロコンピュータ６００ＦＯＲＴＯから出力する最下位ビットＭＡＯの状ｇにデータがレジスタ１２０か１２２かのどちらかから読出されるとき、　ＲＡＭ　２０用のレジスタ１２０か又はＲＡＭ　２１用のレジスタ１２２のどちらがアドレスさｎるかを決定する。

レジスタ１３６．１３７（第４Ｃ図）はＭＤババス５からＢＤパス３４．レジスタ１３６　（ＲＡＭ　２０用〕及びレジスタ１３７（ＲＡＭ２１用）にコマンド及びステータス・データを転送する。ナンド・ゲート１３８はＭＡｏ。

５ＭＣＤ５Ｔ及び５用信号が−ｏ　−−（７）とき、ＭＤババス５からレジスタ１３６にデータをストローブする。アンド・ゲート１４０は５　Ｃ−５ＴＳＡ及び５　ＰＣＲＤ信号が１０−”のとき、レジスタ１３６からのデータｉＢＤバス３４にストローブする。ナンド・グー）　１４１Ｈ５ＭＡ０　、５ＭＣＤ５Ｔ及び５ＭｗＲ信号が−ｏ−”（Ｑとき一〇バス６５からレジスタ１３７にデータをストローブする。アンド・ゲート１４２ぼ５　ＣＭＤＳＴＳＢ及び５　ＰＣＲＤ信号が１０−２のとき、レジスタ１３７からのデータをＢＤババスストローブする。故に、データがアダプタ１００マイクロコンピユータ６０からＰＣｌ３に読出されるとき、第３Ｂ図のマイクロコンピー−タロ０のＰＯＲＴＯからの最下位ビットＭＡＯはレジスタ１３６　（ＲＡＭ　２０　（７）ため）にデータが読出されるか又はレジスタ１３７（ＲＡＭ　２１のため）にデータが読出されるかを決定する。

第５図のように接続された第５Ａ〜５Ｅ図は周辺装置１６及び１７と第１図のアダプタ１０との間でマイクロコンピュータ６０を介してデータを送信するアダプタｌＯの入力／出力部の回路図である。この人力／出力部は周辺装置バス１８の直列データをＰＣバス１４の並列データに変換し、ＰＣバス１４の並列データを周辺装置バス１８の直列バスに変換するＵＳＡＲＴ襞置１４装を含む。第５Ｄ図の特別なＵＳＡＲＴ装置１４５はＩｎｔｅｌ　８２７４マルチプロトコル直列コントローラ（ＭＰＳＣ）装置でよい。しかし、ここに使用される特定のＵＳＡＲＴ装置１４５は複数の容易に利用できるＵＳＡＫＴ装置の中から選択してもよい。第５Ａ　、　５Ｃ及び５Ｅ図の複数のＢ５２３２インタフエース装置１４８は図のようにＵＳＡＲＴ装置１４５に接続され、第１図の周辺装置１６．１７とＵＳＡＲＴ装置１４５との間でｒ−夕及び制御信号を送信する。カウンタ１５０，１５１は第３Ａ図の導体６９の１２ＭＣＬＫ信号によってクロックされ、　ＵＳＡＲＴ装置１４５にクロック・パルスを供給する。インバータ１５４　＊　１５５と共にロジック装置１５２，１５３はカウンタ１５１からノ母ルスヲ、マイクロコンピュータ６０から（第３Ｂ　、　３Ｃ、３０図）　ＣＨＡ　、　５ＣＨＡ　、　ＣＨＢ及び５ＣＨＢ信号を及び周辺装置バス１８からの信号を受信してＵＳＡＲＴ装置１４５のチャンネル人か又はチャンネルＢのどちらかに対してＲＸクロック・ノヤルスを供給する。一般にＵＳＡＲＴ装置の動作及び特にＩｎｔｅｌ　８２７４マルチプロトコル直列コントローラ（ＭＰＳＣ）は公知のものである。第３Ｆ図の凧パス６４からの低位ビット（ＭＡＯ、ＭＡＩ　）はＭＰＳＣ装置１４５のピン２４．２５（Ａｌ及びＡＯ）に入力する。ＭＰＳＣ装置１４５のＡＯ人力はデータ又はコマンドの転送中チャンネルＡか又はチャ／ネルＢを選択し、入力Ａ１はデータか又はコマンド情報の転送を選択する。第３Ｄ図の導体７１１−ＩＭＰｓｃ装置１４５のピン２８　（ＩＮＴ　）に接続され、ＭＰＳＣ装置１４５からのＩＮＴ　１信号をマイクロコンピュータ６０（第３Ｂ図）に送信する。第３Ｆ図のＭＤババス５はＭＰＳＣ装置１４５のピン１２〜１９に接続され、データ及び＊Ｊｇｌ信号ピッ）１送信する。第３Ｆ図の５ＭＣＴＲＬノ？ス１１６からの５ＭＰＳＣ、５ＭＲＤ及び５ＭＷＤ信号は夫々野ＳＣ装置１４５のピン２３　（Ｃ３）、２２（ＲＤ）及びピン２１　（ＷＲ）に接続される。第５Ｂ図のトランクーパ１４８はＲＡＭ　２０のためのＲＡＭ？−１（ＲＲＡＤ　）ハスｌ　４９（第６Ｄ図で説明する）とＭＤパス６５との間でｒ−タを送信する。トランクーパ１４８は５　Ｍ　ＣＴＲＬバス１１６の５ＭＲＲＡ及び５　ＭＲＤ信号で制御される。従って、データは周辺装置バス１８から受信してＭＰＳＣ装置１４５及びトランシーバ１４８に介してＲＲＡＤパス１４９に出力し、又はトランシーバ１４８及びＭＰ　ＳＣ装置１４５ｔ−介してＲＲＡＤ　１４９から周辺装置パス１８に出力される。

トランシーバ１５０１ｄ第２Ａ図のＢＤババス４と第６Ｃ図のＲＲＡＤバス１４９との間でデータを通信する。トランシー　／Ｚ　１５０　ｒｉＭ　３Ｆ図の５Ｐ　ＣＴＲＬ、バス３２　ノ５ＰＣＲＤ信号と第３Ｄ図の導体１０２の信号５ＰＣＲＲＡとによって制御される。故に、データはＰＣバス１４からＢＤパス３４（第２Ａ図）及びトランシーバ１５０ｉ介してＲＲＡＤバス１４９に送られ、又はＲＲＡＤバス１４９からトランシーバ１５０及びＢＤババス４に介してＰｃバｘ１４に送ることができる。トランシーバ１４８及び１５０に対応するトランシーバはＲＡＭ　２１への通信にも使用されるが類似するためこれ以上の説明をしない。

しかしそのトランシーバは５Ｍ　ＣＴＲＬパスからの５ＭＲＲＢ。

５ＭＲＤ信号、　５Ｐ　ＣＴＲＬバス３２からの５ＰＣＲＤ信号及び導体１０４の５ＰＣＲＲＢ信号によって制御ざｎる。

第６図のように接続された第６Ａ〜６Ｄ図は第１図のアダゲタ１０のＲＡＭ　２０　（ＲＡＭ　Ａ　）の回路図である。第６Ｃ図のＲＡＭ装置１５５は第１図のＲＡＭ２０と同様である。

ＲＡＭ装置１５５のデータ人力／出力ビンは第５Ｂ図で説明するＲＲＡＤバス１４９に接αされる。ＲＡＭ装置１５５のアドレス端子はＲＡＭ　２０のためのＲＡＭアドレス（ＲＲＡＡ　）パス１５６に接続される。ＲＲＡＡＲＡＭ装置１５５のアドレス・ビットは第６Ｂ及び６Ｃ図のマルチプレクサ１５７，１５８，１５９，１６０の出力から供給される。導体１６２，１６３，１６４の夫々制御信号チップ選択Ａ　（５Ｃ８Ａ　）　、Ｉ込（５ＷＲ）及び読出（５ＲＤ）は第６Ｃ図のマルチプレクサの出力から送信さｎる。マルチプレクサ１５７〜１６０は第３Ｄ図の導体９８の５　ＲＲ８ＥＬＡ信号で制御される。従りて、５ＲＲ５ＥＬＡ信号がその０”状態にあるときは、マルチプレクサ１５７〜１６０の′ＲＯ＃入力信号はそｎらの出力から多重出力さｆＬ、　５ＲＲ８ＥＬＡ信号が１１１であると、その＠１”入力の信号はそれらの出力から多重出力される。

ｇ６Ａ図のカウンタ装置１６６．１６７はカウンタ・アドレス（ＣＮＴＡ　）バス１６８にカウント値を供給する。

カラ／り装置１６６．１６７は第２Ｃ図の導体５３のＲＲ８ＥＴＡ信号によって１０１にリセットされ、それらのカウントはカウンタ装置１６６のビン１のクロンク入力に入力される第３Ｄ図の導体９３の信号ＰＣＣ８Ａの各・ぐルスでカウントアツプする。故に、第２Ａ図、第２Ｂ図及び第２Ｃ図において、ＰＣｌ３はアダプタ１０のＲＡＭ　２０のアドレス・カウント・リセット回路をアドレスすることによって、カウンタ１６６．１６７ｉ’Ｏ”にリセットし、ＰＣバス１４に書込（５ＩＯＷ）コマンドを発行する。第３Ｄ図において、ＲＡＭ　２０　（アンド・ゲート８９）にアドレスされる書込及び脱出（アンド・ゲート８８）は導体９３　（７）　ＰＣＣ８Ａ信号ｆ　／母Ａ／　スしテＣＮ′ｒＡパス１６８のカウント値を１だけ増加する。前述のＣＮＴＡパス１６８は導体９８の５　ＲＲ３ＥＬＡ信号がその１１２状態にるるとき、マルチプレクサ１５７〜１５９の１入力をＲＲＡＡパスに出力する。

第６Ｃ図における導体１６２，１６３，１６４の信号５Ｃ８Ａ　、　５ＷＲ、５ＲＤは夫々５　ＲＲ３ＥＬＡ信号が１”のときは５ＭＣＴＲＬパス１１６から、　５ＲＲ８ＥＬＡ信号が一１＝　（７）　、！：きはＳＰ　ＣＴＲＬバス３２及び第３Ｄ図の導体９１からマルチプレクサ１６０によって多重出力Ｉｎる。ＰＣｌ３がＲＡＭ装置１５５に対し、データｔ−書込み又は読出すときはカウンタ装置１６６．１６７からのカウントはＲＡＭアドレスとして使用てれ、第３Ｂ図のマイクロコンピュータ６０が陥ｙ装置１５５に対し、７′−タを読出し又は書込むときはマイクロコンピュータ６０からのＭＡババス４の値がＲＡＭアドレスとして使用される。

第６Ｃ図の導体１６２，１６３，１６４の信号５Ｃ８Ａ。

ＳＷａ及び５ＲＤは夫々５　ＲＲ８ＥＬＡ信号が＠Ｏ＃のときは５　Ｍ　ＣＴＲＬバス１１６からマルチプレクサ１６０によって多重出力され、　５ＲＲＳＥＬＡ信号が“ｌ”のときは５Ｐ　ＣＴＲＬバス３２及びｇ　３Ｂ図の導体９１からのマルチプレクサ１６０によって多重出力される。ＲＡＭ装置１５５に対しＰＣｌ３がデータを書込み読出すときはカウンタ装置１６６．１６７からのカウントがＲＡＭアドレスとして使用さｎ、ＲＡＭ装置１５５に対し第３Ｂ図のマイクロコンピュータ６０がデータを書込み読出すときはマイクロコンピー−タロ０からＭＡパス６４に出力された値がＲＡＭアドレスとして使用される。

第６Ａ〜６Ｄ図の回路と同じ回路がＲＡＭ　２１　（ＲＡＭ　Ｂ）のためのアダプタ１０にも設けられる。その回路には、信号ＰＣＣ８Ｂ　、　ＲＲ８ＥＴＢ　、　５　ＲＲｉＳＥｌ：ＬＢ　、　５　ＰＣＣ８Ｂ及び５　ＭＭＲＢが夫々信号ＰＣＣ８Ａ　、　ＲＲ８ＥＴＡ　、　５　ＲＲ８ＥＬＡ　、　５　ＰＣＣ３Ａ及び５　ＭＭＲＡの代シに使用される。

次に、この発明のＲＡＭの使用と第１図のＰＣｌ３のための直接メモリー・アクセス・コントローラの使用との比較を行う。ＰＣｌ３がＩ　ＢＭ　ＰＣＡＴの場合、データ４にバイトをロードするに必要な命令のみが前述のように使用され、それはＲＥＰ　０ＵＴＳＢ　命令でろる。この場合、ＣＸ／ぐラメータは４０９６でなければならず、　ＤＩ／４ラメータはＰＣｌ３のシステムの初Ｍｆ−タ・アドレスを指すものでなければならない。ＲＡＭ５　（ＲＡＭＡ　）の１つはそのカウンタ１６６．１６７が１０”にリセットされるように選ばれなければならず、　ＲＡＭ装置１５５は前述のようにＰＣ装［１２に接続される。前述のように、ＩＢＭＰＣＡＴは６ＭＨｚで動作するＩｎｔｅｌ　８０２８６　？イクログロセッサを使用して１６８ナノ秒のクロック・サイクル拳タイムを発生する。マイクロプロセッサ８０２８６はパス・アクセスのために２クロツク・サイクル使用し、メモリー、アクセスのためＩＣＩクロック・サイクルの待状態を加え、８ビツト装置に対する８ビツト・バス動作のために４クロツク・サイクル待状態を加える。従りて、ＲＥＰ　０ＵＴＳＢ命令は５＋４ｎ（ｎは命令が繰返えされる回数）クロック・サイクルかかることになる。又。

Ｉ　ＢＭ　ＰＣＡＴは待状態の１＋５ｎクロツク・サイクルを那える（ｎは命令が繰返えされる回数）。故に、　ＲＡＭバッファ・データの４にバイトの転送は（６＋９　）　Ｘ４０９６クロツク・サイクル又は６．１６ミリ秒かかるでろろう。

他方、Ｉ　ＢＭ　ＰＣＡＴ　ＤＭＡコントローラは３３３ナノ秒のクロック・サイクルを発生するよう３　ＭＨｚで動作する。すべてのＤＭＡデータ転送パス・サイクルは５クロツク・サイクル又は１．６６ナノ秒かかる。故に、８ピツ）　ＤＭＡチャンネルを使用して４にバイトのデータを転送するには１．６６ｍａＸ４０９６又は６６８ミリ秒かかる。

８０８８／８６　ヘースＰＣを使用するＲＡＭ５の１つに読出し又は書込みを行うには、適当なレノスタがイニシャライズされた後に実行するソフトウェア・ループを必要とする。そのソフトウェア・ループは次のようなものがある。

読出−ＲＡＭ　：ＩＮＡＬ、ＤＸ　；ＤＸはＲＡＭポートに等しい５ＴＯ８Ｂ　ＭＥＳＳＡＧＥ− ＢＵＦＦＥＲ−ＩＮ　；　ＤＩはメモリー・アドレスに等しいＬＯＯＰ　ＲＥＡＤ−ＲＡＭ　；　ＣＸ＝Ｏまで繰返す書込−ＲＡＭＬＯＤＳＢ　ＭＥＳＳＡＧＥ−ＢＵＦＦＥＲ−ＯＵＴ　；　ＳＩはメモリー−７ドレスに等しいＯＵＴ　ＤＸ、ＡＬ　：　ＤＸはＲＡＭポートに等シイＬＯＯＰ　ＷＲＩＴＥ− ＲＡＭ　：　ＣＸ＝０まで繰返す６う　ト・ＦＩＧ、　３ＤＦＩＧ、５ＡＦＩＧ、　５ＧＦＩＧ、　６ＡＦＩＧ、　６ＢＦＩＧ、　６Ｄ国際調査磐失

Claims

【特許請求の範囲】１．プロセッサ（１２）と周辺装置（１６）との間でデータを転送し、前記プロセッサ（１２）がデータ及び制御信号を送信するデータ及び制御信号パス（１４）を持つデータ転送回路（１０）であって、データを記憶する複数のアドレサプル記憶場所とチータの書込み及び読出しをするとき前記記憶場所のアドレスを供給するアドレス入力手段（１５６）とを有するランダム・アクセス・メモリー（ＲＡＭ）手段（２０，１５５）と、前記データ及び制御パス（１４）と前記ＲＡＭ手段（２０，１５５）に接続されその間でデータを送信する第１の入力／出力手段（２４，１２０）と、前記周辺装置と前記ＲＡＭ手段（２０，１５５）とに接続されその間てデータを送信する第２の入力／出力手段（１４５）と、アドレスされたとき前記ＲＡＭ手段（２０，１５５）を前記第１の入力／出力手段（２４，１２０）に接続する前記データ及び制御バス（１４）から受信したデータ・ビットによってアドレス可能な前記第１の入力／出力手段のアドレサブル手段（２３，４０，４４，４６）と、前記第１の入力／出力手段（２４，１２０）と前記ＲＡＭ手段（２０，１５５）の前記アドレス入力手段（１５６）との間に接続されそこにアドレスを供給するアドレス・カウンタ手段（１６６，１６７）と、前記アドレス・カウンタ手段（１６６，１６７）に含まれ前記アドレス・カウンタ手段（１６６，１６７）をセット値にリセットするリセット手段（５３）と、前記第１の入力／出力手段（２４，１２０）と前記アドレス・カウンタ手段（１６６，１６７）との間に接続され前記データ及び制御バス（１４）から前記第１の入力／出力手段（２４，１２０）が受信した各読出又は書込コマンド信号に応答して前記アドレス・カウンタ手段（１６６，１６７）の内容を順次加算する加算手段（８９，９２）とを含むデータ転送回路。２．データを前記周辺装置（１６）と前記ＲＡＭ手段（２０，１５５）との間を第２の入力／出力手段（１４５）を介して転送するとき、前記ＲＡＭ手段（２０，１５５）の前記アドレス入力手段（１５６）にアドレスを供給する制御手段（６０）を含むことを特徴とする請求の範囲１項記載のデータ転送回路。３．前記プロセッサ（１２）と前記ＲＡＭ手段（２０，１５５）との間でデータを転送すべきとき前記アドレス・カウンタ手段（１６６，１６７）から前記アドレス入力手段（１５６）にアドレスを多重出力する第１の状態と、前記周辺装置（１６）と前記ＲＡＭ手段（２０，１５５）との間でデータを転送すべきとき前記制御手段から前記アドレス入力手段（１５６）にアドレスを多重出力する第２の状態とを有するマルチプレクサ手段（１５７〜１６０）を含む請求の範囲２項記載のデータ転送回路。４．前記第１の入力／出力手段（２４，１２０）と前記制御手段（６０）との間に接続され、前記プロセッサ（１２）が前記ＲＡＭ手段（２０，１５５）に書込むデータを有するとき前記制御手段（６０）からインターラプト信号を供給する第１のインターラプト手段（１２６，７０）と、前記周辺装置（１６）が前記ＲＡＭ手段（２０，１５５）に書込むべきデータを有するとき前記制御手段（６０）にインターラプト信号を供給する前記第２の入力／出力手段（１４５）の第２のインターラプト手段（７１）とを含む請求の範囲２項記載のデータ転送回路。５．前記制御手段はマイクロプロセッサ（６０）である請求の範囲４項記載のデータ転送回路。６．前記第２の入力／出力手段は前記ＲＡＭ手段（２０，１５５）からの並列データを前記周辺装置（１６）に送信する直列でータに変換し、前記周辺装置（１６）から受信した直列データを前記ＲＡＭ手段（２０，１５５）に対する並列データに変換するユニバーサル同期非同期送受信機（１４５）を含む請求の範囲４項記載のデータ転送回路。７．前記アドレサプル手段（２３，４０，４４，４６）は希望するアドレスにセットされるセレクタプル・スイッチ手段（４０）を含む請求の範囲１項記載のデータ転送回路。８．前記第１の入力／出力手段（２４，１２０）と前記制御手段（６０）との間に接続され、前記プロセッサ（１２）から前記制御手段（６０）にコマンド及びステータス信号を送信する第１のレジスタ手段（１２０，１２２）と、前記第１の入力／出力手段（２４，１２０）と前記制御手段（６０）との間に接続され、前記制御手段（６０）から前記プロセッサ（１２）にコマンド及びステータス信号を送信する第２のレジスタ手段（１３６，１３７）とを含む請求の範囲２項記載のデータ転送回路。９．前記第２の入力／出力手段（１４５）は前記周辺装置（１６）からデータを受信する第１のチャンネルと第２の周辺装置（１７）からデータを受信する第２のチャンネルとを有し、前記回路は前記第２の周辺装置（１７）からのデータを記憶する第２のランダム・アクセス・メモリー手段（２１）と、前記第２のランダム・アクセス・メモリー手段（２１）にアドレスを供給する第２のアドレス・カウンタ手段とを含み、前記第２のアドレス・カウンタ手段はそこから供給された前記アドレスをアドレスされたときにセット値にリセットするリセット手段を含み、前記アドレサプル手段（２３，４０，４４，４６）は前記データ及び制御パス（１４）からのデータ・ビットをデコードして前記第２のランダム・アクセス・メモリー手段（２１）及び前記第２のアドレス・カウンタ手段をアドレスし、前記第２の周辺装置（１７）及び前記プロセッサ（１２）間でデータを転送するようにしたデコーダ手段（４４）を含む請求の範囲２項記載のデータ転送回路。