JPH0660015A

JPH0660015A - 情報処理装置

Info

Publication number: JPH0660015A
Application number: JP4299173A
Authority: JP
Inventors: Tadashi Yoshimoto; 忠司吉本; Shinichiro Kayano; 眞一郎茅野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-08
Filing date: 1992-10-13
Publication date: 1994-03-04
Also published as: US5506995A

Abstract

(57)【要約】【目的】ＩＳＡシステムに必要な機構を付加するだけ
で、システムパフォーマンスが高く、フレキシビリティ
と汎用性に富んだ情報処理装置を得る。【構成】バスの使用権を管理してＭＢＵＳとＳＢＵＳ
の分割をサポートするアービトレーション機構、当該情
報処理装置のシステム状態の遷移を制御するシステム状
態制御機構、このシステム状態制御機構の駆動するシス
テム状態信号によってＭＢＵＳとＳＢＵＳの接続・分割
を行うバス接続・分割機構、ＭＢＵＳおよびＳＢＵＳ上
の全デバイスアドレスを記憶し、実際のバス上のアドレ
スと比較して、アクセス対象デバイスがＭＢＵＳ上にあ
るかＳＢＵＳ上にあるかを識別するデバイス位置識別機
構を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、２つのバスの間を接
続・分割するバス接続・分割機能とプロセッサ（以下Ｃ
ＰＵという）を備え、どちらのバス上にでも１つ以上の
バスマスターを搭載してマルチバスマスター構成が可能
な情報処理装置に関するものである。

【０００２】

【従来の技術】従来のマルチバスマスター構成の情報処
理装置の一例として、業界標準アーキテクチャとして広
く普及しているＩＢＭＰＣ／ＡＴのアーキテクチャ
（以下ＩＳＡという）を示す。図９は、ＩＳＡシステム
でのマルチバスマスター構成の主要要素を示すブロック
図である。図において、１０１は、ＩＳＡシステムの基
本構成であるＣＰＵブロックであり、１０１１はそのＣ
ＰＵ、１０１２はＤＭＡコントローラ、１０１３はＣＰ
Ｕ１０１１のローカルバス１０１４とＩＳＡシステムの
拡張バス（以下ＩＳＡバスという）１０６とを接続する
バッファ、１０１５はＤＭＡコントローラ１０１２から
ＣＰＵ１０１１へのホールド要求信号、１０１６はＣＰ
Ｕ１０１１からのＤＭＡコントローラ１０１２へのホー
ルドアクノリッジ信号である。１０２はバスマスター１
０７からＤＭＡコントローラ１０１２への要求信号であ
るＤＲＱｘ、１０３はＤＭＡコントローラ１０１２から
バスマスター１０７への返送信号である−ＤＡＣＫｘで
ある。このようなＩＳＡシステムでは、バスマスター１
０７がＤＲＱｘ１０２を発生すると、ＤＭＡコントロー
ラ１０１２は必ずＣＰＵ１０１１をホールドしてから−
ＤＡＣＫｘ１０３を発生してバスマスター１０７にバス
獲得を許可していた。

【０００３】図１０は従来のバスマスターの構成を示す
ブロック図である。図において、３０１はバスマスター
となりえるマスターデバイス、３０２はマスターデバイ
ス３０１とシステムとのインターフェースを取るシステ
ムインターフェース機構、３０３はマスターデバイスの
ローカルデータバス３０７とシステムのデータバス３１
３との間のデータバッファである。３０４はマスターデ
バイスのローカルアドレスバス、３０５はマスターデバ
イスのコマンド信号、３０６はマスターデバイスのレデ
ィ信号、３０８はシステムのアドレスバス、３０９はシ
ステムのバス獲得要求信号、３１０はシステムのバス獲
得アクノリッジ信号、３１１はシステムのコマンド信
号、３１２はシステムのレディ信号、３１４はデータバ
ッファ制御信号である。

【０００４】また、図１１は従来のバスマスター１０７
のシステムインターフェース機構３０２の構成を示すブ
ロック図である。図において、３２０はデコード回路、
３２１は制御信号を生成する制御回路、３２２はインタ
ーフェースバッファ制御回路、３２３ａ，３２３ｂ，・
・・はマスターデバイスからシステムへのウインドウ用
レジスタ、３２４ａ，３２４ｂ，・・・はウインドウ用
レジスタ３２３ａ，３２３ｂ，・・・に登録されている
バンクアドレス、３２５は有効なウインドウの選択信
号、３２６は有効なウインドウ選択用のマルチプレク
サ、３２７は選択されたウインドウのバンクアドレス、
３２８はアドレスバッファ制御信号、３２９はアドレス
バッファ、３３０はバス獲得通知信号である。

【０００５】次に動作について説明する。バスマスター
１０７は自身のアドレス空間にシステムへのアクセス用
のウインドウを幾つか持っており、そのウインドウのバ
ンクアドレスはウインドウ用レジスタ３２３ａ，３２３
ｂ，・・・に予めソフトウェアにて登録されている。マ
スターデバイス３０１がそのウインドウへのアクセスを
発生すると、デコード回路３２０がそのアクセスをデコ
ードしてバス獲得要求信号３０９とウインドウ選択信号
３２５を駆動する。マルチプレクサ３２６はウインドウ
選択信号３２５の内容によりバンクアドレス３２４ａ，
３２４ｂ，・・・の中から選択されたものをバンクアド
レス３２７に送出する。制御回路３２１はデコード回路
３２０からのバス獲得要求信号を受け取ると、レディ信
号３０６をインアクティブにしてマスターデバイス３０
１のアクセスをウエイトさせる。

【０００６】システムがこのバスマスターにバス獲得を
許可しバス獲得アクノリッジ信号３１０を送出すると、
制御回路３２１は必要なタイミングを取ってバス獲得通
知信号３３０とコマンド信号３１１を駆動してマスター
デバイス３０１のアクセスをシステムの拡張バス上で実
行する。そして、アクセス対象デバイスが応答可能にな
ると制御回路３２１はシステムのレディ信号３１２をマ
スターデバイス３０１のレディ信号３０６に送出する。
インターフェースバッファ制御回路３２２は、バスマス
ターのコマンド信号３０５とバス獲得通知信号３３０よ
りデータバッファ３０３とアドレスバッファ３２９を制
御する。アクセスが終了するとデコード回路３２０はバ
ス獲得要求信号３０９を送出しなくなるため、バスマス
ターはシステムの拡張バスを解放し、システムに拡張バ
スの支配権を戻す。

【０００７】また、図１２はＩＳＡシステムに別バスを
接続するためのバス接続・分割機構を示すブロック図で
ある。図において、１は互いに接続されるバスの一方で
ある第１バス（以下ＭＢＵＳという）としてのＩＳＡバ
スの上位バイトデータバス、２はこのＩＳＡバスの下位
バイトデータバスである。３はＩＳＡバスのアドレスバ
ス、４は同じくデバイスデータ幅識別信号、５は同じく
レディ信号であり、６は同じくコマンド信号である。７
はＩＳＡシステムのＣＰＵローカルバスの上位バイトデ
ータバスであり、８は同じく下位バイトデータバスであ
る。

【０００８】１１はこのＣＰＵローカルバスの上位バイ
トデータバス７とＩＳＡバスの上位バイトデータバス１
とを接続する上位バイトデータバッファであり、１２は
ＣＰＵローカルバスの下位バイトデータバス８とＩＳＡ
バスの下位バイトデータバス２とを接続する下位バイト
データバッファである。１３はＩＳＡバスの上位バイト
データバス１と下位バイトデータバス２のデータとの入
れ換えを行うデータスワップバッファである。なお、前
記ＣＰＵローカルバスの上位バイトデータバス７、下位
バイトデータバス８、上位バイトデータバッファ１１、
下位バイトデータバッファ１２およびデータスワップバ
ッファ１３は、図９のＣＰＵブロック１０１内部に含ま
れる。

【０００９】２１は互いに接続されるバスの他方である
第２バス（以下ＳＢＵＳという）としての別バスの上位
バイトデータバスであり、２２はこの別バスの下位バイ
トデータバスである。２３は別バスのアドレスバス、２
４は同じくデバイスデータ幅識別信号、２５は同じくレ
ディ信号であり、２６は同じくコマンド信号である。３
１は前記ＩＳＡバスの上位バイトデータバス１と別バス
の上位バイトデータバス２１とを接続する上位バイトデ
ータバッファ、３２はＩＳＡバスの下位バイトデータバ
ス２と別バスの下位バイトデータバス２２とを接続する
下位バイトデータバッファであり、３３はＩＳＡバスの
アドレスバス３と別バスのアドレスバス２３とを接続す
るアドレスバッファである。

【００１０】３４は別バスのデバイスデータ幅識別信号
２４をＩＳＡバスのデバイスデータ幅識別信号４に変換
するためのデバイスデータ幅識別信号変換回路、３５は
別バスのレディ信号２５をＩＳＡバスのレディ信号５に
変換するためのレディ信号変換回路であり、３６はＩＳ
Ａバスのコマンド信号６を別バスのコマンド信号２６に
変換するためのコマンド信号変換回路である。３７はＩ
ＳＡバスのアドレスバス３と別バスのデバイスデータ幅
識別信号２４および別バスコマンド信号２６とに基づい
て、前記上位バイトデータバッファ３１と下位バイトデ
ータバッファ３２の制御を行うバッファ制御回路であ
り、３８はこのバッファ制御回路３７が上位バイトデー
タバッファ３１および下位バイトデータバッファ３２を
制御するために発生する制御信号である。

【００１１】次にこのバス接続・分割機構の動作につい
て説明する。ＩＳＡバス上のデバイスへアクセスする場
合、ＩＳＡシステムは独自のデータ整合化機構に当たる
上位バイトデータバッファ１１、下位バイトデータバッ
ファ１２、およびデータスワップバッファ１３を用い
て、ＩＳＡバス上の各データ幅のデバイスに対してアク
セスしている。８ビットデバイスに対するアクセスは、
アクセスデータ幅とアクセスアドレスに関係なく、ＩＳ
Ａバスの下位バイトデータバス２を介して実行される。
ＣＰＵローカルバスで発生した１回のワードアクセスの
内、ＩＳＡバス上の８ビットデバイスに対するアクセス
は、ＩＳＡバス上では２回の下位バイトアクセスに変換
されて実行される。

【００１２】次に、ＩＳＡバスに接続された別バス上の
デバイスにアクセスする場合、ＩＳＡバス上でアクセス
サイクルが開始されると、アドレスとコマンド信号がア
ドレスバッファ３３とコマンド信号変換回路３６を通し
て別バス側でも駆動され、別バス上のアクセス対象デバ
イスはそれに対して、デバイスデータ幅識別信号２４と
レディ信号２５とを発生させる。これら各信号はデバイ
スデータ幅識別信号変換回路３４、あるいはレディ信号
変換回路３５にて変換されてＩＳＡシステムに返送され
る。ＩＳＡシステムは返送されたデバイスデータ幅識別
信号４とレディ信号５に応じて、有効なデータバイトバ
スを使ってアクセスを行う。この時、バッファ制御回路
３７が上位バイトデータバッファ３１と下位バイトデー
タバッファ３２をオン、オフすることによって、ＩＳＡ
バス側の有効なデータバイトバスを別バス側と接続して
データの転送を行う。

【００１３】なお、従来のバス接続・分割機構としては
この外にも、例えば特開平２−５０７５０号公報に記載
された、１６ビットのＣＰＵが８ビットバスチャネルの
偶数アドレスへのワードアクセスを検出するバス変換起
動回路、このバス変換起動回路によって起動されて、Ｃ
ＰＵクロックの計数を行うマシンサイクルカウンタ、こ
のマシンサイクルカウンタの出力によりＣＰＵに対して
ウエイト信号を発生させるウエイト回路、およびマシン
サイクルカウンタの出力による８ビットバスチャネルに
対して疑似的に２つのバスサイクルを発生させる疑似サ
イクル発生回路などで構成されたものなどもある。しか
しながら、この特開平２−５０７５０号公報に記載され
たバス接続・分割機構では、ＩＳＡバスに接続する別バ
ス上のデバイスにＩＳＡシステムからアクセスする場
合、アクセス対象デバイスは８ビットデバイスである必
要があった。

【００１４】

【発明が解決しようとする課題】従来の情報処理装置は
以上のように構成されているので、ＩＳＡシステムでマ
ルチバスマスターがＩＳＡバス１０６上のデバイスにア
クセスするには、ＣＰＵ１０１１が必ずホールドされね
ばならず、システムのパフォーマンスを十分に引き出せ
ないという問題点があり、また、バス接続・分割機構１
１８も上記のように構成されているので、別バス上の対
象デバイスがデバイスデータ幅識別信号変換回路３４を
通してビット幅に応じてＩＳＡバスのデバイスデータ幅
識別信号４を駆動する必要があり、別バスのデバイスデ
ータ幅識別信号２４の駆動がＩＳＡシステムのタイミン
グに合致しない別バスのデバイスにはアクセスすること
ができず、また別バス上のデバイスがＩＳＡシステムか
らのアクセスに即座に応答する必要があるため、別バス
上にバスマスターを配置することができないなどの問題
点があり、さらに、バスマスターも分割を要求する機能
を備えていないため、バス分割機能を十分に活用するこ
とができず、バスを獲得するとＣＰＵ１０１１を必ずホ
ールドしてしまうという問題点があった。

【００１５】請求項１に記載の発明は、上記のような問
題点を解消するためになされたものであり、ＩＳＡシス
テムに必要な機構を付加するだけでシステムパフォーマ
ンスとフレキシビリティと汎用性に富んだ情報処理装置
を得ることを目的とする。

【００１６】また、請求項２に記載の発明は、さらに、
ＣＰＵやＩＳＡバス上のバスマスターからの別バス獲得
要求が発生すると、バス分割を要求できるバスマスター
に対して別バスの解放を要求することが可能な情報処理
装置を得ることを目的とする。

【００１７】また、請求項３に記載の発明は、請求項１
に記載の情報処理装置のアービトレーション機能を実現
するためのアービトレーション機構を提供し、別バス上
のバスマスターが別バス上のデバイスにアクセスしてい
る間も、ＣＰＵやＩＳＡバス上のバスマスターがＩＳＡ
バス上のデバイスを自由にアクセスすることができ、か
つ、バスマスターをＩＳＡバスと別バスのいずれにも配
置できる情報処理装置を得ることを目的とする。

【００１８】また、請求項４および５に記載の発明は、
請求項１に記載の情報処理装置のバス接続・分割機能を
実現するためのバス接続・分割機構を提供し、別バスの
１６ビットデバイスやデバイスデータ幅識別信号の駆動
が、ＩＳＡシステムのタイミングに合致しない別バスの
デバイスに対しても、ＩＳＡシステムからアクセスで
き、また、別バス上にバスマスターを配置しても、ＩＳ
Ａシステムから別バス上のデバイスにアクセス可能な情
報処理装置を得ることを目的とする。

【００１９】また、請求項６に記載の発明は、別バス上
のデバイスにアクセスする場合にはバス分割要求を発生
し、バスを分割してＣＰＵとバスマスターの並列バスア
クセスを可能にするバスマスターを得ることを目的とす
る。

【００２０】また、請求項７に記載の発明は、さらに、
別バス解放要求が発生するとその要求を検出して一旦バ
スを解放し、必要であれば再びバス獲得要求を発生して
バスを獲得することが可能なバスマスターを得ることを
目的とする。

【００２１】

【課題を解決するための手段】請求項１に記載の発明に
係る情報処理装置は、バスの使用権を管理してＭＢＵＳ
とＳＢＵＳの分割をサポートするアービトレーション機
構バスマスターからのバス獲得要求とアービトレーショ
ン機構からのバス分割要求とを受信してシステムの状態
遷移を制御するシステム状態制御機構、システム状態制
御機構からのシステム状態信号を受けてＭＢＵＳとＳＢ
ＵＳの接続・分割を行うバス接続・分割機構、および、
ＭＢＵＳおよびＳＢＵＳ上の全デバイスアドレスを記憶
し、それを実際のバス上のアドレスと比較してアクセス
対象デバイスがＭＢＵＳ上かＳＢＵＳ上にあるのかを識
別するデバイス位置識別機構を設けたものである。

【００２２】請求項２に記載の発明に係る情報処理装置
は、さらに、ＣＰＵやＭＢＵＳ上のバスマスターによる
ＳＢＵＳ獲得要求発生信号を受信して、ＳＢＵＳを獲得
しているバスマスターへのバス解放要求信号を出力する
バス解放要求機構を設けたものである。

【００２３】請求項３に記載の発明に係る情報処理装置
は、そのアービトレーション機構に、プライオリティ制
御部を一般のものから拡張してバス分割を伴うバス要求
とＤＭＡ要求を含めた全てのバス獲得要求に対するプラ
イオリティ制御機構と、そのプライオリティ制御結果を
もとにＣＰＵにホールド要求を発生したり、バス分割を
伴うバス要求とＤＭＡ要求に対して、ＣＰＵをホールド
しないままバス獲得アクノリッジ信号を出力したり、Ｃ
ＰＵからのホールドアクノリッジに応じて、バスを分割
しないバス獲得要求に対してバス獲得アクノリッジ信号
を出力したり、システム状態制御機構にバス分割状態へ
の遷移を要求したりする制御機構を持たせたものであ
る。

【００２４】また、請求項４に記載の発明に係る情報処
理装置は、そのバス接続・分離機構に、ＭＢＵＳに接続
されるＳＢＵＳ上で、上位バイトデータバスと下位バイ
トデータバスのデータの入れ換えを行うデータスワップ
バッファと、ＳＢＵＳアクセス予備信号を検出し、ＩＳ
ＡシステムからＳＢＵＳへのアクセスが発生する可能性
があることを察知すると、ＭＢＵＳのデバイスデータ幅
識別信号をアクティブにするデバイスデータ幅識別信号
制御回路を持たせたものである。

【００２５】また、請求項５に記載の発明に係る情報処
理装置は、そのバス接続・分離機構は、さらに、システ
ム状態識別機構が駆動するシステム状態信号とデバイス
位置識別機構が駆動するＳＢＵＳアクセス発生信号に従
って当該アクセスのウエイトを制御するウエイト制御回
路と、前記システム状態信号とＳＢＵＳアクセス発生信
号に従ってＳＢＵＳのコマンド信号を制御するコマンド
信号制御回路を持たせたものである。

【００２６】請求項６に記載の発明に係る情報処理装置
は、そのバスマスターに、ＭＢＵＳもしくはＳＢＵＳ上
デバイスアクセス用に１つ以上持っているウインドウに
対してアクセスが発生した場合にバス獲得要求を発生す
るバス獲得要求機構と、各ウインドウごとにバンクアド
レスとともに設定されたバス分割要求ビットの内容をラ
ッチしてバス分割要求信号を発生するバス分割要求機構
を持たせたものである。

【００２７】請求項７に記載の発明に係る情報処理装置
は、バスマスターのバス獲得要求機構に、バス解放要求
信号を受信すると、獲得していたバスを解放する機能を
持たせたものである。

【００２８】

【作用】請求項１に記載の発明におけるシステム状態制
御機能は、アービトレーション機能からのバス分割要求
により、現在ＭＢＵＳ上で発生しているバスアクセスが
ＳＢＵＳへのアクセスでなければバス分割状態に遷移し
てバス接続・分割機能にバス分割を行わせ、現在ＭＢＵ
Ｓ上で発生しているバスアクセスがＳＢＵＳへのアクセ
スであれば、そのアクセスが終了した後にバス分割状態
に遷移し、バス分割状態では、ＳＢＵＳ上のバスマスタ
ーがＳＢＵＳ上のデバイスにアクセスしている間もＭＢ
ＵＳ側のＣＰＵやバスマスターはＭＢＵＳ上のデバイス
にアクセス可能とし、バス分割状態でＭＢＵＳ側のＣＰ
ＵやバスマスターがＳＢＵＳ上のデバイスへのアクセス
を発生すると、ＳＢＵＳ上のバスマスターがＳＢＵＳを
解放するまでそのアクセスをウエイトさせ、バス分割要
求が終了して次の状態に遷移するとき、ＭＢＵＳ側のＣ
ＰＵやバスマスターからのＳＢＵＳ上デバイスアクセス
がウエイトされていなければバス接続タイミング調整状
態を経て元のノーマル状態に戻し、ＳＢＵＳ上デバイス
アクセスがウエイトされていればそのウエイトされたア
クセスを処理する状態に遷移させて処理後ノーマル状態
に戻し、また、デバイス位置識別機能は、ＭＢＵＳもし
くはＳＢＵＳ上の全てのデバイスアドレスを記憶するデ
バイス位置記憶レジスタにユーザが予めアドレスを記憶
させておくことにより、その記憶されたアドレスと実際
のバスアクセスのアドレスを照合し、実際のバスアクセ
スがＭＢＵＳ上のデバイスに対するものかＳＢＵＳ上の
デバイスに対するものかを識別する。

【００２９】また、請求項２に記載の発明におけるバス
解放要求機構は、デバイス位置識別機構の識別結果をバ
ス解放要求信号としてバスマスターに対して出力するこ
とにより、ＳＢＵＳ上のバスマスターがバス分割してＳ
ＢＵＳを獲得している時にＣＰＵやＭＢＵＳ上のバスマ
スターからＳＢＵＳ獲得要求が発生した場合、ＳＢＵＳ
上のバスマスターがその要求を認知できずに自身が必要
とする期間だけＳＢＵＳの獲得を継続して、その間、Ｃ
ＰＵやＭＢＵＳ上のバスマスターからのＳＢＵＳ獲得要
求が許可されず、システムのパフォーマンスに悪影響を
与えるという弊害を解消する。

【００３０】また、請求項３に記載の発明における制御
機構は、プライオリティ制御機構が、ＭＢＵＳ上のバス
マスターからのバス分割を伴わないバス要求やＤＭＡ要
求、ＳＢＵＳ上のバスマスターからのバス分割を伴わな
いバス要求やＤＭＡ要求もしくはバス分割を伴うバス要
求やＤＭＡ要求などの全てのバス獲得要求を入力し、そ
れらを予め決められたプライオリティ制御則に基づいて
制御して選択したバス獲得要求を入力し、そのバス獲得
要求が、ＭＢＵＳ上のバスマスターからのバス要求や、
ＤＭＡ要求もしくはＳＢＵＳ上のバスマスターからのバ
ス分割を伴わないバス要求や、ＤＭＡ要求などのバス分
割を伴わないバス獲得要求である場合には、ＣＰＵにホ
ールド要求を発生し、ＣＰＵからのホールドアクノリッ
ジを受けてバスマスターにバス獲得アクノリッジを発生
し、入力された前記バス獲得要求が、ＳＢＵＳ上のバス
マスターからのバス分割を伴うバス獲得要求である場合
は、ＭＢＵＳ上のＣＰＵやバスマスターがＳＢＵＳ上の
デバイスにアクセスしていない時はすぐにシステム状態
制御機構にバス分割状態への遷移を要求するとともに、
ＣＰＵにホールド要求を出さずにバスマスターにバス獲
得アクノリッジを発生し、ＭＢＵＳ上のＣＰＵやバスマ
スターがＳＢＵＳ上のデバイスにアクセスしている時
は、そのアクセスが終了するまでプライオリティ制御機
構からのバス獲得要求をウエイトさせて、そのアクセス
終了後にシステム状態制御機構にバス分割状態への遷移
を要求するとともに、ＣＰＵにホールド要求を出さずに
バスマスターにバス獲得アクノリッジを発生する。

【００３１】また、請求項４に記載の発明におけるデバ
イスデータ幅識別信号制御回路は、デバイス位置識別機
構からのＳＢＵＳアクセス予備信号によりＩＳＡシステ
ムからＳＢＵＳ上のデバイスへのアクセスが発生する可
能性があることを認知するやいなや、アクセス対象デバ
イスの実際のデバイスデータ幅に関係なくＭＢＵＳのデ
バイスデータ幅識別信号をアクティブに駆動することに
より、ＳＢＵＳのアクセス対象デバイスの実際のデバイ
スデータ幅を意識することなく、ＭＢＵＳのアクセスサ
イクルを実行することを可能とする。

【００３２】また、請求項５に記載の発明におけるウエ
イト制御回路は、ＩＳＡシステムからＳＢＵＳへのアク
セスが発生した場合、システム状態制御機能からのシス
テム状態信号によりＳＢＵＳの状態を識別し、ＳＢＵＳ
がバスマスター等から解放されてアクセス可能な状態
（ノーマル状態）になり、対象デバイスへのアクセスサ
イクルが実行できるまでＭＢＵＳのレディ信号をインア
クティブにして、ＭＢＵＳ上のデバイスからのアクセス
をウエイトさせ、そして、コマンド信号制御回路がＳＢ
ＵＳのコマンド信号を制御することにより、ＳＢＵＳ上
にバスマスターが配置されていても、ＳＢＵＳ上のデバ
イスへのアクセスを可能とする。

【００３３】また、請求項６に記載の発明におけるバス
分割要求機構は、ＭＢＵＳもしくはＳＢＵＳ上デバイス
アクセス用ウインドウへのアクセスが発生する度に、ア
クセス対象ウインドウのウインドウ用レジスタのバス分
割要求ビットのビット値をラッチしてバス分割要求信号
を更新することにより、バスを獲得し続けた状態で次の
バスアクセスが前回のバスアクセスと異なるウインドウ
を通ることでバス分割要求ビットの状態が変化すると、
バス獲得要求機構はそのバスアクセスをウエイトさせ、
バスを一旦解放してから再びバス獲得をやり直してウエ
イトされたアクセスを実行し、また、次のアクセスが一
定時間発生しない場合には自動的にバスを解放する。

【００３４】また、請求項７に記載の発明におけるバス
獲得要求機構は、バス解放要求機構からのバス解放要求
信号を検出すると、獲得していたバスを一旦解放し、必
要であれば再度バス獲得要求を発生することにより、バ
スマスターが前記バス解放要求信号の発生を認知できず
にバスを獲得し続ける不都合を解消する。

【００３５】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項２に記載の発明に係る情報処理装置
の構成を示すブロック図であり、ベースとなる情報処理
装置はＩＳＡシステムとする。よって、ＭＢＵＳとして
はＩＳＡバスとなる。図１において、１０１はＣＰＵ、
ＤＭＡコントローラ、ＩＳＡバス駆動バッファなどを含
むＩＳＡシステムの基本構成であるＣＰＵブロックであ
り、１０２は後述するアービトレーション機構１１６か
らこのＣＰＵブロック１０１へのホールド要求信号とし
て使われるＤＲＱｘ（ＩＳＡＤＲＱｘ）、１０３はＣＰ
Ｕブロック１０１からアービトレーション機構１１６へ
のホールドアクノリッジ信号として使われる−ＤＡＣＫ
ｘ（−ＩＳＡＤＡＣＫｘ）である。１０４はＩＳＡバス
上のバスマスター１０７がバス獲得要求として駆動する
ＤＲＱｘ（ＭＤＲＱｘ）、１０５はＩＳＡバス上のバス
マスター１０７にバス獲得アクノリッジを知らせる−Ｄ
ＡＣＫｘ（−ＭＤＡＣＫｘ）であり、１０６はＤＲＱｘ
１０４、−ＤＡＣＫｘ１０５以外のＩＳＡバス信号であ
る。１０８はＳＢＵＳ上の汎用のバスマスター、１０９
はこの発明の情報処理装置の機能を活用できるバスマス
ターであり、１１０はバスマスター１０９が駆動するバ
ス分割要求信号、１１１はバスマスター１０９へのバス
解放要求信号である。１１２はＳＢＵＳであり、１１３
はこのＳＢＵＳ１１２上のバス獲得要求信号、１１４は
ＳＢＵＳ１１２上のバス獲得アクノリッジ信号である。

【００３６】１１５はこの発明の情報処理装置のシステ
ム状態の遷移を制御するシステム状態制御機構であり、
１１６はバスの使用権の調停を行ってＩＳＡバス（ＭＢ
ＵＳ）１０６とＳＢＵＳ１１２の分割をサポートするア
ービトレーション機構である。１１７はＩＳＡバス１０
６とＳＢＵＳ１１２上の全てのデバイスアドレスを記憶
し、記憶されたアドレスと実際のバス上のアドレスを比
較して、アクセス対象デバイスがＩＳＡバス１０６上に
あるかＳＢＵＳ１１２上にあるかを識別するデバイス位
置識別機構であり、１１８はシステム状態制御機構１５
の制御によってＩＳＡバス１０６とＳＢＵＳ１１２の接
続・分割を制御するバス接続・分割機構である。１１９
はシステム状態制御機構１１５からバス接続・分割機構
１１８に送られるシステム状態信号、１２０はアービト
レーション機構１１６からシステム状態制御機構１１５
に送られるバス分割状態への遷移要求信号であり、１２
１はＩＳＡバス１０６上のアクセスがＳＢＵＳ１１２上
のデバイスに対するアクセスであることを示すＳＢＵＳ
アクセス発生信号である。１２２はこのＳＢＵＳアクセ
ス発生信号１２１を検出してバス解放要求信号１１１を
出力するバス解放要求機構である。なお、バス分割機能
やバス解放要求機能を活用するために、バスマスターを
用いて、バス分割要求信号１１０やバス解放要求信号１
１１を接続している。

【００３７】次に動作について説明する。まず、バス分
割の手順を述べる。バスマスター１０９があるレベルの
バス分割要求信号１１０とともに同じレベルのバス獲得
要求信号１１３をアービトレーション機構１１６に出力
し、アービトレーション機構１１６はそのバス獲得要求
１１３に対してバス獲得を認めると、バス獲得アクノリ
ッジ信号１１４をバスマスター１０９に返送し、バス分
割状態への遷移要求信号１２０をシステム状態制御機構
に出力する。システム状態制御機構１１５はこのバス分
割状態への遷移要求信号１２０を受けてシステム状態を
バス分割状態に遷移させ、バス分割状態を示すシステム
状態信号１１９をバス接続・分割機構１１８に出力す
る。バス接続・分割機構１１８はこのバス分割状態を示
すシステム状態信号１１９を受けてＭＢＵＳであるＩＳ
Ａバス１０６とＳＢＵＳ１１２とを分割する。

【００３８】次にバス分割中にＣＰＵブロック１０１も
しくはバスマスター１０７からＳＢＵＳ１１２上デバイ
スへのアクセスが発生した場合のシステムの動作につい
て説明する。デバイス位置識別機構１１７は常にＩＳＡ
バス１０６上のサイクルを検出しており、ＩＳＡバス１
０６上でＳＢＵＳ１１２上デバイスへのアクセスが発生
すると、デバイス位置識別機構１１７はＳＢＵＳアクセ
ス発生信号１２１を出力し、バス接続・分割機構１１８
がそのアクセスをウエイトさせ、バス解放要求機構１２
２がバス解放要求信号１１１を出力する。バスマスター
１０９は、バス獲得の必要がなくなるか、もしくはバス
解放要求信号１１１を受けると、サイクルを終了してか
らバス分割要求信号１１０とバス獲得要求信号１１３を
インアクティブにしてＳＢＵＳ１１２を解放する。ＳＢ
ＵＳ１１２が解放されると、アービトレーション機構１
１６はバス分割状態への遷移要求信号１２０をインアク
ティブにし、システム状態制御機構１１５はウエイトさ
れているＩＳＡバス１０６側のアクセスをＳＢＵＳ１１
２上で実行するシステム状態に遷移する。そのシステム
状態信号１１９を受けて、バス接続・分割機構１１８は
バスを接続し、ＩＳＡバス１０６側でウエイトされてい
るアクセスのＳＢＵＳ１１２上でのアクセスを発生し、
デバイスが応答可能になるとウエイトを解除してＳＢＵ
Ｓ１１２上のレディ信号をＩＳＡバス１０６上に出力す
る。

【００３９】次にバスアクセスの様式について述べる。
ＣＰＵブロック１０１もしくはバスマスター１０７がＩ
ＳＡバス１０６を獲得しており、バスが分割されていな
ければ、ＣＰＵブロック１０１とバスマスター１０７は
ＩＳＡバス１０６上のデバイスとＳＢＵＳ１１２上のデ
バイスに自由にアクセスできる。バスマスター１０９が
バス分割を要求してＳＢＵＳ１１２を獲得していると
き、バス接続・分割機構１１８がバスを分割しているの
で、バスマスター１０９がＳＢＵＳ１１２上デバイスに
アクセスしている間もＣＰＵブロック１０１もしくはＩ
ＳＡバス１０６上のバスマスター１０７はＩＳＡバス上
のデバイスにアクセスできるため、複数のバスマスター
による並行バスアクセスが可能となる。ＳＢＵＳ１１２
上のバスマスター１０８もしくはバス分割要求を出して
いないバスマスター１０９がバスを獲得しているとき、
バス接続・分割機構１１８はバスを接続しているので、
バスを獲得しているバスマスターはＳＢＵＳ１１２上の
デバイスとＩＳＡバス１０６上のデバイスに自由にアク
セスできる。

【００４０】次にデバイス位置識別機構１１７の動作を
説明する。デバイス位置識別機構１１７が正しく動作す
るためには、この発明の情報処理装置のユーザがＩＳＡ
バス１０６上の全デバイスのアドレス空間をメモリとＩ
／Ｏ別にデバイス位置識別機構１１７内のデバイス位置
記憶レジスタに予めソフトウェアで登録しておかなけれ
ばならない。登録する必要のあるアドレス空間に常に決
まった領域があれば、その領域については純ハードウェ
アで登録してもよい。デバイス位置識別機構１１７はＩ
ＳＡバス１０６のアドレス信号とコマンド信号を常に検
出し、ＩＳＡバス１０６上で発生しているアクセスと登
録されているアドレス空間を比較してＩＳＡバス１０６
上で発生しているアクセスがＳＢＵＳ１１２上のデバイ
スに対するものであることを認知すると、ＳＢＵＳアク
セス発生信号１２１を発生する。

【００４１】次にシステム状態制御機構１１５の動作に
ついて説明する。この発明の情報処理装置においては、
バス接続・分割に関わるシステム状態が特徴となるた
め、そのときのシステム状態についてのみ説明する。シ
ステム状態制御機構１１５は、ＩＳＡバス１０６の信
号、ＳＢＵＳ１１２の信号、アービトレーション機構１
１６からのバス分割状態への遷移要求信号１２０、およ
びデバイス位置識別機構１１７からのＳＢＵＳアクセス
発生信号１２１を入力して、システム状態信号１１９を
出力することによってシステム状態を制御する。システ
ム状態制御機構１１５は、バス分割状態への遷移要求信
号１２０を受け取ると、バス分割状態を示すシステム状
態信号１１９を発生し、バス接続・分割機構１１８にＩ
ＳＡバス１０６とＳＢＵＳ１１２とを分割させる。この
とき、ＣＰＵブロック１０１もしくはＩＳＡバス１０６
上のバスマスター１０７からＳＢＵＳ１１２上デバイス
へのアクセスが発生すると、バス分割・接続機構１１８
はＩＳＡバス１０６側のアクセスをウエイトさせる。バ
ス分割状態への遷移要求信号１２０がインアクティブに
なったとき、ＳＢＵＳアクセス発生信号１２１が発生し
ていなければ、バス接続タイミング調整状態に遷移す
る。このシステム状態では、バスを接続する際にＳＢＵ
Ｓ１１２上で不正なアクセスが発生しないようにするた
めに、コマンド信号以外のバスを接続する。バス接続タ
イミング調整状態中にもＳＢＵＳアクセス発生信号１２
１が発生しなければ、通常のシステム状態に戻る。バス
分割状態への遷移要求信号１２０がインアクティブにな
ったとき、もしくはバス接続タイミング調整状態のとき
ＳＢＵＳアクセス発生信号１２１が発生していれば、シ
ステム状態制御機構１１５はウエイトアクセス実行状態
を示すシステム状態信号１１９を発生して、バス接続・
分割機構１１８にＩＳＡバス１０６側でウエイトされて
いるＳＢＵＳアクセスをＳＢＵＳ１１２側でも開始さ
せ、デバイスへのアクセスを実行させる。ウエイトされ
ていたアクセスが終了すると、通常のシステム状態に戻
る。

【００４２】なお、この実施例のバス解放要求機構を削
除したものが、この発明の請求項１に記載の発明に係る
情報処理装置の実施例となる。

【００４３】実施例２．次に、この発明で用いられるア
ービトレーション機構の一例を実施例２として説明す
る。図２はアービトレーション機構の一実施例を示すブ
ロック図である。図２において、２０１はＩＳＡバス１
０６とＳＢＵＳ１１２上のバスマスター１０７，１０
８，１０９からのバス獲得要求信号１０４，１１３とバ
ス分割要求信号１１０を受信して優先順位の最も高いバ
ス獲得要求を選択するプライオリティ制御機構であり、
２０２はプライオリティ制御機構２０１が選択したバス
獲得要求を示す信号である。２０３はプライオリティ制
御機構２０１が選択したバス獲得要求を示す信号２０２
とＳＢＵＳアクセス発生信号１２１を受信して、ＣＰＵ
ブロック１０１のホールドやバス獲得アクノリッジを発
生する制御機構である。

【００４４】次に動作について説明する。まず、ＣＰＵ
ブロック１０１内のＣＰＵ１０１１がバスを獲得してい
る状態で、複数のバスマスターもしくはＣＰＵブロック
１０１内のＤＭＡコントローラ１０１２のスレーブから
バス獲得要求信号１０４，１１３が発生した場合の動作
について述べる。バス獲得要求信号１０４，１１３とバ
ス獲得アクノリッジ信号１０５，１１４が全てインアク
ティブである状況から、複数のバス獲得信号１０４もし
くは１１３がアクティブになると、プライオリティ制御
機構２０１が予め定められた、以下の式でプライオリテ
ィ制御則に従ってプライオリティ制御を行う。

【００４５】バス分割を伴わないバス獲得要求＞ＣＰＵ
＞バス分割を伴うバス獲得要求・・・・・・（１）

【００４６】このプライオリティ制御におけるプライオ
リティは上記式（１）の順に低くなるものであるが、Ｃ
ＰＵ１０１１がバス分割を伴うバス獲得要求よりも高位
になるのは、ＣＰＵ１０１１からＳＢＵＳ１１２上デバ
イスにアクセスが発生しているときだけである。また、
バス獲得要求にはレベルがあり、そのレベルも含めてプ
ライオリティ制御を行う。まず、バス分割を伴わないバ
ス獲得要求の中で最も高いレベルのものが選択される。
バス分割を伴わないバス獲得要求がないか、もしくは選
択されたバス分割を伴わないバス獲得要求がＩＳＡバス
１０６側の要求であれば、バス分割を伴うバス獲得要求
の中で最も高いレベルのものも選択できる。選択された
バス獲得要求がバス分割を伴わないものであれば、制御
機構２０３はＣＰＵブロック１０１へＩＳＡＤＲＱｘ１
０２を発生し、ＣＰＵブロック１０１からの−ＩＳＡＤ
ＡＣＫｘ１０３を受けて選択されたバス獲得要求を発生
しているバスマスターが配置されているバス側の、対応
したレベルのバス獲得アクノリッジ信号１０５もしくは
１１４をアクティブにする。選択されたバス獲得要求が
バス分割を伴うものであれば、制御機構２０３はＣＰＵ
１０１１をホールドせずに、バスを獲得したバスマスタ
ー１０９に対応したレベルのバス獲得アクノリッジ信号
１１４をアクティブにするとともに、バス分割状態への
遷移要求信号１２０を発生する。ＩＳＡバス１０６側の
バス獲得要求とバス分割を伴うバス獲得要求が両方とも
選択された場合、制御機構２０３はＣＰＵ１０１１をホ
ールドするとともに両方のバス獲得要求に対してバス獲
得アクノリッジを発生して、バス分割状態への遷移要求
信号１２０を発生する。

【００４７】実施例３．また、この実施例２の変形例を
図３および図４に示す。図３はそのアービトレーション
機構の構成を示すブロック図であり、図４はそれを用い
た情報処理装置の構成を示すブロック図である。この実
施例３は、−ＩＳＡＤＡＣＫｘ１０３を−ＭＤＡＣＫｘ
１０５としても用いるものであり、このとき、制御機構
２０３が−ＭＤＡＣＫｘを出力する必要がなくなること
を除いては、実施例２の場合と同じ機構および動作とな
る。

【００４８】実施例４．さらに、上記実施例２の別の変
形例を図５および図６に示す。図５はそのアービトレー
ション機構の構成を示すブロック図であり、図６はそれ
を用いた情報処理装置の構成を示すブロック図である。
この実施例４は、ＩＳＡバス側で使用されるバス獲得要
求のレベルが既知である場合、ＭＤＲＱｘ１０４と−Ｍ
ＤＡＣＫｘ１０５を各々ＳＢＵＳのバス獲得要求信号１
１３とＳＢＵＳのバス獲得アクノリッジ信号１１４とし
ても使用することができる。このとき、プライオリティ
制御機構２０１と制御機構２０３にはＩＳＡバス側で使
用されるバス獲得要求のレベルを登録しておき、そのレ
ベルのバス獲得要求が発生すればそのバス獲得要求をＩ
ＳＡバス側の要求として処理するようにする。

【００４９】実施例５．次に、この発明で用いられるバ
ス接続・分割機構の一例を実施例５として説明する。図
７は請求項４および５に記載した発明に係るバス接続・
分割機構の構成を示すブロック図であり、同一もしくは
相当部分には図１２と同一符号を付してその説明を省略
する。図において、４１は別バス上で上位バイトデータ
バス２１のデータと下位バイトデータバス２２とのデー
タを入れ換えを行うデータスワップバッファである。１
２１ａはデバイス位置識別機構１１７が発生するＳＢＵ
Ｓアクセス発生信号１２１の一種で、ＩＳＡバス上のア
ドレスとデバイス位置識別機構１１７に登録されている
アドレスのみを比較して、一致するとアクティブになる
ＳＢＵＳアクセス予備信号である。４２はＳＢＵＳアク
セス予備信号１２１ａがアクティブになると、ＩＳＡシ
ステムから別バスへのアクセスが発生する可能性がある
と認知して、ＩＳＡバスのデバイスデータ幅識別信号４
をアクティブにするデバイスデータ幅識別信号制御回路
である。また、４５は前記システム状態信号１１９とＳ
ＢＵＳアクセス発生信号１２１に従ってＩＳＡバス上の
レディ信号５の制御を行って、前記アクセスのウエイト
を制御するウエイト制御回路である。４６はシステム状
態信号１１９とＳＢＵＳアクセス発生信号１２１に従っ
て別バスのコマンド信号２６の制御を行うコマンド信号
制御回路である。

【００５０】なお、下位バイトデータバッファ３２はラ
ッチ機能を備えている点で、また、バッファ制御回路３
７は上位バイトデータバッファ３１、下位バイトデータ
バッファ３２、アドレスバッファ３３およびデータスワ
ップバッファ４１を制御するための制御信号３８を、シ
ステム状態信号１１９、ＳＢＵＳアクセス発生信号１２
１、別バスのデバイスデータ幅識別信号２４、および別
バスのコマンド信号２６より生成する点で、それぞれ図
１２に同一符号を付した従来のものとは異なっている。

【００５１】次に動作について説明する。まず、ＩＳＡ
システムから別バス上のデバイスにアクセスする場合
の、ＩＳＡバスのレディ信号５の処理について説明す
る。システムがバス分割とは無関係な状態のときにＩＳ
Ａシステムから別バス上デバイスにアクセスが発生する
と、ＩＳＡシステムのレディ信号５を別バスのレディ信
号２５と等しくする。バスマスターによるバス分割など
により、ＩＳＡシステムから別バス上デバイスへのアク
セスが別バス側で即座に実行できない場合、ウエイト制
御回路４５はシステム状態信号１１９によって認知し、
ＩＳＡバスのレディ信号５をインアクティブに駆動して
ＩＳＡバスのサイクルをウエイトさせる。バスマスター
が別バスを解放する等により、ＩＳＡシステムから別バ
スへのアクセスが実行可能になると、ウエイト制御回路
４５はアクセス対象デバイスがアクセス可能になるまで
アクセス対象デバイスが駆動する別バスのレディ信号２
５に応じて、ＩＳＡバスのレディ信号５を駆動する。

【００５２】次に、ＩＳＡバスのデバイスデータ幅識別
信号４の処理について説明する。デバイスデータ幅識別
信号制御回路４２はＳＢＵＳアクセス予備信号１２１ａ
がアクティブになると別バス上のデバイスへのアクセス
が発生する可能性があることを認知して、別バス上のア
クセス対象デバイスの実際のデータ幅には関係なく、Ｉ
ＳＡバスのデバイスデータ幅識別信号４をアクティブに
し、ＩＳＡシステムに１６ビットデバイスに対するアク
セスサイクルを要求する。

【００５３】次に、１６ビットデバイスに対するバイト
アクセス時においては、ＩＳＡバス上では、偶数アドレ
スアクセスに対しては下位バイトデータバス２が、奇数
アドレスアクセスに対しては上位バイトデータバス１が
データ転送に使用される。これに応じて、バッファ制御
回路３７は偶数アドレスアクセス時には下位バイトデー
タバッファ３２を、奇数アドレスアクセス時には上位バ
イトデータバッファ３１をそれぞれオンにして別バス側
のサイクルを実行する。また、１６ビットデバイスに対
するワードアクセス時においては、ＩＳＡバス上では、
上位バイトデータバス１と下位バイトデータバス２の双
方がデータ転送に使用される。これに応じて、バッファ
制御回路３７は上位バイトデータバッファ３１、および
下位バイトデータバッファ３２を両方ともオンにして別
バス側のサイクルを実行する。

【００５４】次に、８ビットデバイスに対するバイトア
クセス時においては、デバイスデータ幅識別信号制御回
路４２がアクセス対象デバイスの実際のデータ幅に関係
なく、ＩＳＡバスのデバイスデータ幅識別信号４をアク
ティブにしているので、ＩＳＡバス上は１６ビットデバ
イスに対するバイトアクセスの場合と同様となる。その
ため、バッファ制御回路３７は偶数アドレスアクセスに
対しては下位バイトデータバッファ３２をオンにして別
バス側のサイクルを実行する。また、奇数バイトアクセ
スに対しては上位バイトデータバッファ３１とデータス
ワップバッファ４１をオンにし、別バス側の下位バイト
データバス２２とＩＳＡバス側の上位バイトデータバス
１を接続して別バス側のサイクルを実行する。

【００５５】また、８ビットデバイスに対するワードア
クセス時には、ＩＳＡバス上は１６ビットデバイスに対
するワードアクセスの場合と同様になる。別バス上では
２回の下位バイトデータアクセスが行われ、ＩＳＡバス
と別バスの間に位置するこの実施例のバス接続・分割機
構により、両バス間のアクセスの整合性をとる。すなわ
ち、リードアクセスを行う場合、１回目のアクセスでは
別バス上の偶数アドレスのバイトデータを下位バイトデ
ータバッファ３２にラッチする。そして２回目のアクセ
スではこの下位バイトデータバッファ３２にラッチされ
たデータをＩＳＡバス上の下位バイトデータバス２に出
力するとともに、上位バイトデータバッファ３１とデー
タスワップバッファ４１をオンにして、別バス上の奇数
アドレスのバイトデータをＩＳＡバス上の上位バイトデ
ータバス１に出力して、ＩＳＡシステムがワードアクセ
スを実行する。一方、ライトアクセスを行う場合、１回
目のアクセスでは下位バイトデータバッファ３２をオン
にし、ＩＳＡバス側の下位バイトデータを別バス側の下
位バイトデータバス２２に出力して偶数アドレスデバイ
スに書き込む。２回目のアクセスでは上位バイトデータ
バッファ３１とデータスワップバッファ４１をオンに
し、ＩＳＡバス側の上位バイトデータを別バス側の下位
バイトデータバス２２に出力して奇数デバイスに書き込
む。

【００５６】なお、上述した各アクセスの上位バイトデ
ータバッファ３１、下位バイトデータバッファ３２、お
よびデータスワップバッファ４１の動作で、記述されて
いないバッファはバッファ制御回路３７によってオフに
されている。また、上位バイトデータバッファ３１、お
よび下位バイトデータバッファ３２は、システム状態が
バス分割状態以外の場合はオンされており、ＩＳＡシス
テムから別バス上のデバイスへのアクセスに備える。ま
た、システム状態がバス分割状態である場合、これら各
バッファ３１，３２および４１はオフされる。また、ア
ドレスバッファ３３は、システム状態がバス分割状態で
ある場合のみオフされ、その他の状態ではオンされてい
る。

【００５７】次に、別バスのコマンド信号２６の処理に
ついて説明する。システムの状態が別バス上のバスマス
ターによるバス獲得やバス分割とは無関係であるとき、
別バスのコマンド信号２６は、コマンド信号制御回路４
６によってＩＳＡバスのコマンド信号６と同じ動作にさ
れ、ＩＳＡシステムから別バス上のデバイスへのアクセ
スに備える。システム状態がバス分割状態かバス接続タ
イミング調整状態のとき、ＩＳＡバスのコマンド信号６
と別バスのコマンド信号２６とは切り離される。バス分
割時に発生してウエイトされたＩＳＡシステムから別バ
スへのアクセスを処理する状態では、コマンド信号制御
回路４６がタイミングをとって別バスのコマンド信号２
６を制御する。ＩＳＡシステムから別バス上のデバイス
へのアクセス時には、８ビットデバイスに対するワード
アクセスでない限り、別バスのコマンド信号２６とＩＳ
Ａバスのコマンド信号６は同様の動作とされる。また、
８ビットデバイスに対するワードアクセスの場合、コマ
ンド信号制御回路４６は別バスのレディ信号２５を検出
し、偶数アドレスのバイトアクセスが完了するタイミン
グで別バス上のコマンド信号２６を一旦インアクティブ
にする。そして、別バスの奇数アドレスのバイトアクセ
スに必要とされるタイミングで、再びコマンド信号２６
をアクティブにしてＩＳＡバスのサイクルが終了するタ
イミングに合わせて別バスのサイクルを終了する。

【００５８】実施例６．なお、上記実施例５では、ＩＳ
Ａバスの下位バイトデータバス２と別バスの下位バイト
データバス２２とを接続する下位バイトデータバッファ
３２にラッチ機能を持たせた場合について述べたが、こ
の下位バイトデータバッファ３２を単なるバッファと
し、別バスの上位バイトデータバス２１と下位バイトデ
ータバス２２のデータを入れ換えるデータスワップバッ
ファ４１にラッチ機能を持たせるようにしてもよい。こ
の場合、バス接続装置の構成は図７に示した実施例５の
場合と同一となる。

【００５９】次に動作について説明する。なお、ＩＳＡ
バスのレディ信号５の処理は実施例５の場合と同様であ
るためその説明は省略し、ＩＳＡバスのデバイスデータ
幅識別信号４の処理から説明を始める。デバイスデータ
幅識別信号制御回路４２がＳＢＵＳアクセス予備信号１
２１ａより、別バス上のデバイスへのアクセスが発生す
る可能性があることを認知した場合、別バス上のアクセ
ス対象デバイスの実際のデータ幅には関係なく、ＩＳＡ
バスのデバイスデータ幅識別信号４をインアクティブに
し、ＩＳＡシステムに８ビットデバイスに対するアクセ
スサイクルを要求する。

【００６０】次に、１６ビットデバイスに対するバイト
アクセス時においては、ＩＳＡバス上では偶数アドレス
アクセス、奇数アドレスアクセスとも下位バイトデータ
バス２がデータ転送に使用される。そのため、バッファ
制御回路３７は偶数アドレスアクセス時には下位バイト
データバッファ３２をオンにしてアクセスを実行する。
また、奇数アドレスアクセス時には下位バイトデータバ
ッファ３２とバススワップバッファ４１をオンにして、
ＩＳＡバス側の下位バイトデータバス２と別バス側の上
位バイトデータバス２１を接続してアクセスを実行す
る。

【００６１】また、１６ビットデバイスに対するワード
アクセス時においては、ＩＳＡバス上では下位バイトデ
ータバス２を用いて２回のバイトアクセスが実行され
る。別バス側では１回のワードアクセスが実行され、こ
の実施例のバス接続・分割機構により両バス間のアクセ
スの整合性をとる。すなわち、リードアクセスを行う場
合、１回目のアクセスでは別バス側の上位バイトデータ
をデータスワップバッファ４１にラッチするとともに、
下位バイトデータバッファ３２をオンにして、別バス側
の下位バイトデータを偶数アドレスデータとしてＩＳＡ
システムが読み込む。この時、データスワップバッファ
４１はデータラッチのみを行って出力は行わないように
する。２回目のアクセスでは、データスワップバッファ
４１にラッチされているデータを下位バイトデータバッ
ファ３２を通して出力し、奇数アドレスデータとしてＩ
ＳＡバス側の下位バイトデータバスから読み込む。この
とき、別バスではラッチデータが出力されているだけで
コマンドは駆動されない。また、ライトアクセス時にお
いては、１回目のアクセスでは、ＩＳＡバス側の下位バ
イトデータバス２には偶数アドレスデータが出力されて
おり、上位バイトデータバス１には奇数アドレスデータ
が出力されている。よって、上位バイトデータバッファ
３１と下位バイトデータバッファ３２をオンにして、偶
数アドレスデータを別バス側の下位バイトデータバス２
２に出力し、奇数アドレスデータを上位バイトデータバ
ス２１に出力してアクセスを実行する。ＩＳＡバス側の
２回目のアクセスは無視される。

【００６２】なお、８ビットデバイスに対するバイトア
クセス時には、下位バイトデータバッファ３２をオンに
してアクセスを実行する。また、８ビットデバイスに対
するワードアクセス時には、ＩＳＡバス側において、１
６ビットデバイスに対するワードアクセスの場合と同様
に２回の下位バイトアクセスが実行される。バッファ制
御回路３７は下位バイトデータバッファ３２をオンにし
て別バス側でも２回の下位バイトアクセスを実行する。

【００６３】上述した各アクセスの上位バイトデータバ
ッファ３１、下位バイトデータバッファ３２、およびデ
ータスワップバッファ４１の動作で、記述されていない
バッファはバッファ制御回路３７によってオフされてい
る。また、上位バイトデータバッファ３１、および下位
バイトデータバッファ３２は、システム状態がバス分割
状態以外の場合はオンされており、ＩＳＡシステムから
別バス上のデバイスへのアクセスに備える。また、シス
テム状態がバス分割状態である場合、これら各バッファ
３１，３２および４１はオフされる。また、アドレスバ
ッファ３３は実施例５の場合と同様に制御される。

【００６４】次に、別バスのコマンド信号２６の処理に
ついて説明する。システムの状態による別バスコマンド
信号２６の制御は実施例５の場合と同様であるため省略
し、アクセスの種類による別バスコマンド信号２６の制
御について説明する。ＩＳＡシステムから別バス上のデ
バイスへのアクセス時には、１６ビットデバイスに対す
るワードアクセスでない限り、別バスのコマンド信号２
６とＩＳＡバスのコマンド信号６は同様の動作とされ
る。また、１６ビットデバイスに対するワードアクセス
の場合、コマンド信号制御回路４６はＩＳＡバス側の１
回目のバイトアクセスが完了すると、別バスのコマンド
信号２６をインアクティブにして別バスのサイクルを終
了させる。ＩＳＡバス側の２回目のバイトアクセスのと
き、別バスのコマンド信号２６はインアクティブに保持
される。

【００６５】なお、上記実施例５，６において、ＩＳＡ
バスに接続された別バスのデバイスデータ幅識別信号２
４の駆動タイミングが、ＩＳＡバスのデバイスデータ幅
識別信号４の読み込みタイミングに間に合うならば、バ
ス分割に無関係のシステム状態の時にＩＳＡシステムか
ら発生した別バス上デバイスアクセスサイクルでは、別
バスのデバイスデータ幅識別信号２４をＩＳＡバスのデ
バイスデータ幅識別信号４に出力して、ＩＳＡバス側で
実際のデバイスデータ幅通りのサイクルを実行すること
も可能である。このとき、ＩＳＡバス側と別バス側は同
じサイクル内容とし、上位バイトデータバッファ３１と
下位バイトデータバッファ３２の内、必要なバッファを
オンすればよい。

【００６６】実施例７．また、上記実施例５，６では、
別バス上のバスマスターからＩＳＡバスへのアクセスの
発生については特には考慮していないシステムについて
示したが、このようなアクセスが発生するシステムにも
この発明を適用することができる。ここでは、このよう
な双方向アクセスが発生するシステムについて説明す
る。ここでは、ＭＢＵＳおよびＳＢＵＳをともにＩＳＡ
バスとし、その第２のＩＳＡバスにバスマスターが存在
し、そのバスマスターが第１のＩＳＡバス側のデバイス
にアクセスする場合を説明する。この場合、構成は図７
と同様とする。ただし、アドレスバッファ３３、レディ
信号変換回路３５、およびコマンド信号変換回路３６を
双方向とし、バッファ制御回路３７を双方向アクセスを
サポートできるよう機能アップしている。

【００６７】まず、第２のＩＳＡバス上のバスマスター
が第１のＩＳＡバス上のデバイスにアクセスする場合に
ついて説明する。この場合、第１のＩＳＡバス上でサイ
クルが開始されるまでにＣＰＵをホールドしなければな
らない。また、第１のＩＳＡバスと第２のＩＳＡバスの
間のバッファや各種変換回路による遅延時間が十分短い
とすると、第２のＩＳＡバス上のデバイスデータ幅識別
信号２４やレディ信号２５は、第１のＩＳＡバス上の信
号４，５を単にバッファリングして、第２のＩＳＡバス
側に出力するだけでよい。同様に、第１のＩＳＡバスの
コマンド信号６も、第２のＩＳＡバス上のコマンド信号
２６をバッファリングして第１のＩＳＡバス上に出力す
るだけでよい。さらに、アクセスデータ幅と対象デバイ
スのデバイスデータ幅に応じてＩＳＡバスの規格で有効
となるデータバスのデータバッファ３１，３２をオン
し、バッファの方向を制御することによりデータの整合
性がとれる。バッファや変換回路による遅延時間が長い
場合は、上記実施例５，６と同様の機構が第２のＩＳＡ
バス側にも必要となる。また、アドレスバッファ３３
は、第２のＩＳＡバスから第１のＩＳＡバスの方向へ向
けられる。

【００６８】次に、第２のＩＳＡバス上のバスマスター
が第２のＩＳＡバス上のデバイスにアクセスする場合に
ついて説明する。このアクセスを実行する場合、バスマ
スターが第２のＩＳＡバスを獲得後、まず、データバッ
ファ３１，３２、アドレスバッファ３３および各制御信
号用のバッファをオフする。データバッファ３１，３２
がオフされたことにより、第２のＩＳＡバス上では第１
のＩＳＡシステムのデータスワップ機能が働かないた
め、アクセスデータ幅と対象デバイスのデバイスデータ
幅に応じて、データスワップバッファ４１をオン・オフ
してＩＳＡシステムのデータスワップ機能をエミュレー
トしなければならない。また、アドレスバッファ３３
は、第２のＩＳＡバスから第１のＩＳＡバスの方向へ向
けられるか、もしくはバス分割状態の場合はバッファを
オフする。

【００６９】実施例８．次にこの発明の実施例８を図に
ついて説明する。この実施例８はこの発明の情報処理装
置の機能を活用できる請求項７に記載のバスマスターに
関するものであり、その概要構成は従来のバスマスター
と同じ図１０で示される。図８はそのシステムインター
フェース機構３０２の構成例を示すブロック図であり、
この実施例６では、バスマスターが一旦バスを獲得する
とバスを解放せずに連続してバスアクセスできる機能
を、バス連続獲得要求信号を用いて実装している。図８
において、４００はバス分割をサポートしたバス獲得要
求機構であり、４０１はそのバス獲得制御回路、４０２
は同じくバス解放要求回路である。４０３はシステムア
クセス要求信号、４０４はバス解放要求信号であり、４
０５はバス獲得通知信号である。４０６はこのシステム
アクセス要求信号４０３、バス獲得通知信号４０５、お
よびマスタデバイス３０１からのコマンド信号３０５に
基づいてバスアクセスを制御するアクセス制御機構であ
る。

【００７０】また、４０７ａ，４０７ｂ，・・・はウイ
ンドウ用レジスタ３２３ａ，３２３ｂ，・・・に登録さ
れているバス分割要求ビット、４０８ａ，４０８ｂ，・
・・はウインドウ用レジスタ３２３ａ，３２３ｂ，・・
・に登録されているバス連続獲得要求ビットであり、４
０９はバス分割要求ビット選択用のマルチプレクサ、４
１０はバス連続獲得要求ビット選択用のマルチプレクサ
である。４１１はマルチプレクサ４０９によって選択さ
れたバス分割要求ビットであり、４１２はマルチプレク
サ４１０によって選択されたバス連続獲得要求ビットで
ある。４１３は選択されたバス分割要求ビット４１１を
ラッチしてバス分割要求信号１１０を出力するバス分割
要求機構としてのバス分割要求信号用のラッチ回路であ
る。４１４は選択されたバス連続獲得要求ビット４１２
をラッチするバス連続獲得要求信号用のラッチ回路であ
り、４１５はラッチ回路４１４より出力されるバス連続
獲得要求信号である。その他の構成要素は、既に紹介さ
れているのでその説明を省略する。

【００７１】なお、バス分割機能やバス解放機能を活用
するためには、この発明の請求項１に記載の情報処理装
置を用いて、バス分割要求信号１１０やバス解放要求信
号１１１を接続しておかなければならない。

【００７２】次に、動作について説明する。この発明の
情報処理装置の機能を活用できるバスマスターも、従来
のバスマスターと同様に、自身のアドレス空間にシステ
ムへのアクセス用のウインドウを幾つか持っており、そ
のウインドウのバンクアドレスをウインドウ用レジスタ
３２３ａ，３２３ｂ，・・・に予めソフトウェアにて登
録しておく。また、ウインドウ用レジスタ３２３ａ，３
２３ｂ，・・・は、バス分割要求ビットとバス連続獲得
要求ビットも持っており、各々のウインドウを通してシ
ステムの拡張バスにアクセスする場合のバス分割要求や
バス連続獲得要求を登録しておける。マスターデバイス
３０１がどれかのウインドウにアクセスを発生すると、
デコード回路３２０がそのアクセスをデコードしてシス
テムアクセス要求信号４０３とウインドウ選択信号３２
５を駆動する。マルチプレクサ３２６，４０９，４１０
はウインドウ選択信号３２５の内容によりウインドウ用
レジスタを選択してその内容をバンクアドレス３２７、
バス分割要求ビット４１１、およびバス連続獲得要求ビ
ット４１２に出力する。ラッチ回路４１３と４１４は、
ゲート信号をシステムアクセス要求信号４０３としてお
り、マスターデバイス３０１からシステムへのアクセス
が発生するたびにバス分割要求ビット４１１とバス連続
獲得要求ビット４１２をラッチしてバス分割要求信号１
１０とバス連続獲得要求信号４１５として出力する。

【００７３】このバスマスターがバスを獲得していない
状態でデコード回路３２０がシステムアクセス要求信号
４０３が発生し、バス解放要求回路４０２からバス解放
要求信号４０４が送出されていなければ、バス獲得制御
回路４０１はシステムのバス獲得要求信号３０９を出力
する。システムがバスを解放しバスマスターへバス獲得
アクノリッジ信号３１０を駆動すると、バス獲得制御回
路４０１はバス獲得通知信号４０５を出力して、アクセ
ス制御機構４０６とインターフェースバッファ制御回路
３２２にシステムの拡張バス上でのサイクルを実行させ
る。アクセス制御機構４０６は、システムアクセス要求
信号４０３が発生しており、かつバス獲得通知信号４０
５が発生していないときは、マスターデバイスのレディ
信号３０６をインアクティブにしてマスターデバイスの
アクセスをウエイトさせる。その後、バス獲得通知信号
４０５が発生すると、アクセス制御機構４０６は必要な
タイミングを取ってシステムのコマンド信号３１１を駆
動する。この時、インターフェースバッファ制御回路３
２２もデータバッファ制御信号３１４とアドレスバッフ
ァ制御信号３２８を出力してシステムの拡張バス上での
アクセスが実行される。アクセス対象デバイスが応答可
能になると、アクセス制御機構４０６はシステムのレデ
ィ信号３１２の状態をマスターデバイスのレディ信号３
０６に出力してマスターデバイス３０１にアクセスの完
了タイミングを通知する。

【００７４】アクセスが完了してシステムアクセス要求
信号４０３がインアクティブになったとき、バス解放要
求回路４０２からバス解放要求信号４０４が出力されて
いるか、もしくはバス連続獲得要求信号用ラッチ回路４
１４のバス連続獲得要求信号４１５が出力されていなけ
れば、バス獲得制御回路４０１はシステムのバス獲得要
求信号３０９をインアクティブにしてバスを解放する。
バス解放要求信号４０４が出力されておらずかつバス連
続獲得要求信号４１５が出力されていれば、バス獲得制
御回路４０１はシステムのバス獲得要求信号３０９を出
力し続け、次のシステムの拡張バスへのアクセスに備え
る。一定時間待った後システムの拡張バスへのアクセス
が発生しなければ、バス獲得制御回路４０１は自動的に
システムのバス獲得要求信号３０９をインアクティブに
してバスを解放する。バス解放要求回路４０２は、シス
テムからのバス解放要求信号１１１を受けるとバス解放
要求信号４０４を出力して、バス獲得制御回路４０１に
バスの解放を要求する。

【００７５】また、次のバスアクセスが前回のバスアク
セスと違ったウインドウを通ることによりバス分割要求
ビット４１１やバス連続獲得要求ビット４１２の状態が
変化すると、バス解放要求回路４０２はバス解放要求信
号４０４を出力して、次のバスアクセスがシステムの拡
張バス上で実行される前に一旦バスを解放することを要
求する。バス獲得制御回路４０１はこのバス解放要求信
号４０４を受けて一旦バスを解放した後、再びバスを獲
得し直して次のバスアクセスを実行する。

【００７６】なお、この実施例において、バス解放要求
信号１１１をサポートしていないものが、請求項６に記
載の発明に係る情報処理装置におけるバスマスターの実
施例となる。

【００７７】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、一般的なシステムを基本にシステム状態制御機
構、アービトレーション機構、デバイス位置識別機構、
およびバス接続・分割機構を付加するように構成したの
で、バスマスターがバス分割して別バスを獲得している
間もＣＰＵがホールドされず、一般的なシステムのアー
キテクチャを崩さずにシステムパフォーマンスとフレキ
シビリティに富んだ情報処理装置を得ることができる効
果がある。

【００７８】また、請求項２に記載の発明によれば、さ
らにバス解放要求機構を付加するように構成したので、
バス分割してＳＢＵＳを獲得しているバスマスターがＣ
ＰＵのＳＢＵＳアクセスを無視してＳＢＵＳを獲得し続
けることがなくなり、システムパフォーマンスに富んだ
情報処理装置を得ることができる効果がある。

【００７９】また、請求項３に記載の発明によれば、ア
ービトレーション機構に、バス分割を伴うバス獲得要求
を含めた制御機構と、プライオリティ制御機構を持たせ
るように構成したので、ＣＰＵとバスマスターによる並
列バスアクセスが可能になり、一般的なシステムのアー
キテクチャを崩さずにシステムパフォーマンスを向上さ
せる効果がある。

【００８０】また、請求項４に記載の発明によれば、Ｍ
ＢＵＳとＳＢＵＳの間のデータバッファにデータスワッ
プ機能を持たせ、ＳＢＵＳアクセス予備信号を検出して
ＭＢＵＳのデバイスデータ幅識別信号を制御するデバイ
スデータ幅識別信号制御回路を付加するように構成した
ので、ＭＢＵＳが接続されたシステムからＭＢＵＳ上の
１６ビットデバイスに対してもアクセスでき、さらに、
ＳＢＵＳ上のデバイスへのアクセスの可能性が発生した
時点でＭＢＵＳのデバイスデータ幅識別信号が駆動され
て、デバイスデータ幅識別信号の駆動が遅いＳＢＵＳ上
のデバイスに対してもアクセス可能となり、ＭＢＵＳが
接続されるシステムからＭＢＵＳとは異なる規格のデバ
イスにもアクセスできる効果がある。

【００８１】また、請求項５に記載の発明によれば、シ
ステム状態信号を検出してＳＢＵＳの状態を認識するこ
とにより、ＭＢＵＳが接続されたシステムからＳＢＵＳ
上のデバイスへのアクセスを、バスマスターがＳＢＵＳ
を解放した状態で実行されるように構成したので、マル
チバスマスター構成が可能となり、システムの性能向上
が期待できる効果がある。

【００８２】また、請求項６に記載の発明によれば、バ
スマスターにバス分割要求機構を持たせるように構成し
たので、請求項１に記載した発明に係る情報処理装置の
バス分割機能を活用することが可能となり、システムパ
フォーマンスを向上させる効果がある。なお、このバス
マスターはバス分割機能をサポートしていない一般の情
報処理装置に使用することも可能である。

【００８３】また、請求項７に記載の発明によれば、バ
スマスターのバス獲得機構にバス解放要求に対応する機
能を持たせるように構成したので、この発明の請求項２
に記載の情報処理装置とともに用いれば、ＣＰＵのＳＢ
ＵＳアクセスを無視してバスマスターがＳＢＵＳを獲得
し続けることがなくなるため、システムパフォーマンス
を向上させる効果がある。またこのバスマスターはバス
解放要求信号接続しなければ、一般の情報処理装置にも
使用できる。

【図面の簡単な説明】

【図１】この発明の実施例１による情報処理装置の構成
を示すブロック図である。

【図２】この発明の実施例２によるアービトレーション
機構の構成を示すブロック図である。

【図３】この発明の実施例３によるアービトレーション
機構の構成を示すブロック図である。

【図４】上記実施例によるアービトレーション機構を用
いた情報処理装置の構成を示すブロック図である。

【図５】この発明の実施例４によるアービトレーション
機構の構成を示すブロック図である。

【図６】上記実施例によるアービトレーション機構を用
いた情報処理装置の構成を示すブロック図である。

【図７】この発明の実施例５によるバス接続・分割機構
の構成を示すブロック図である。

【図８】この発明の実施例８によるバスマスターのシス
テムインターフェース機構の構成を示すブロック図であ
る

【図９】従来の情報処理装置を示すブロック図である。

【図１０】従来のバスマスターを示すブロック図であ
る。

【図１１】従来のバスマスターのシステムインターフェ
ース機構を示すブロック図である。

【図１２】従来のバス接続・分割機構を示すブロック図
である。

【符号の説明】

１上位バイトデータバス２下位バイトデータバス３アドレスバス２１上位バイトデータバス２２下位バイトデータバス２３アドレスバス３１上位バイトデータバッファ３２下位バイトデータバッファ３３アドレスバッファ３５レディ信号変換回路３６コマンド信号変換回路３７バッファ制御回路４１データスワップバッファ４２デバイスデータ幅識別信号制御回路４５ウエイト制御回路４６コマンド信号制御回路１０１１ＣＰＵ１０６ＭＢＵＳ（ＩＳＡバス）１０７バスマスター１０８バスマスター１０９バスマスター１１２ＳＢＵＳ１１５システム状態制御機構１１６アービトレーション機構１１７デバイス位置識別機構１１８バス接続・分割機構１２２バス解放要求機構２０１プライオリティ制御機構２０３制御機構３０１マスターデバイス４００バス獲得要求機構４１３バス分割要求機構（バス分割要求信号用のラッ
チ回路）

【手続補正書】

【提出日】平成５年３月２３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来のマルチバスマスター構成の情報処
理装置の一例として、業界標準アーキテクチャとして広
く普及しているＩＢＭＰＣ／ＡＴのアーキテクチャ
（以下ＩＳＡという）を示す。図９は、ＩＳＡシステム
でのマルチバスマスター構成の主要要素を示すブロック
図である。図において、１０１は、ＩＳＡシステムの基
本構成であるＣＰＵブロックであり、１０１１はそのＣ
ＰＵ、１０１２はＤＭＡコントローラ、１０１３はＣＰ
Ｕ１０１１のローカルバス１０１４とＩＳＡシステムの
拡張バス（以下ＩＳＡバスという）１０６とを接続する
バッファ、１０１５はＤＭＡコントローラ１０１２から
ＣＰＵ１０１１へのホールド要求信号、１０１６はＣＰ
Ｕ１０１１からのＤＭＡコントローラ１０１２へのホー
ルドアクノリッジ信号である。１０２はバスマスター１
０７からＤＭＡコントローラ１０１２へのバス獲得要求
信号であるＤＲＱｘ、１０３はＤＭＡコントローラ１０
１２からバスマスター１０７へのバス獲得アクノリッジ
信号である−ＤＡＣＫｘである。このようなＩＳＡシス
テムでは、バスマスター１０７がＤＲＱｘ１０２を発生
すると、ＤＭＡコントローラ１０１２は必ずＣＰＵ１０
１１をホールドしてから−ＤＡＣＫｘ１０３を発生して
バスマスター１０７にバス獲得を許可していた。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【発明が解決しようとする課題】従来の情報処理装置は
以上のように構成されているので、マルチバスマスター
がＩＳＡバス１０６上のデバイスにアクセスするには、
ＣＰＵ１０１１が必ずホールドされねばならず、システ
ムのパフォーマンスを十分に引き出せないという問題点
があり、また、バス接続・分割機構１１８も上記のよう
に構成されているので、別バス上の対象デバイスがデバ
イスデータ幅識別信号変換回路３４を通してビット幅に
応じてＩＳＡバスのデバイスデータ幅識別信号４を駆動
する必要があり、別バスのデバイスデータ幅識別信号２
４の駆動がＩＳＡシステムのタイミングに合致しない別
バスのデバイスにはアクセスすることができず、また別
バス上のデバイスがＣＰＵやＩＳＡバス上のバスマスタ
ーからのアクセスに即座に応答する必要があるため、別
バス上にバスマスターを配置することができないなどの
問題点があり、さらに、バスマスターも分割を要求する
機能を備えていないため、バス分割機能を十分に活用す
ることができず、バスを獲得するとＣＰＵ１０１１を必
ずホールドしてしまうという問題点があった。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】請求項１に記載の発明は、上記のような問
題点を解消するためになされたものであり、標準システ
ムに必要な機構を付加するだけでシステムパフォーマン
スとフレキシビリティと汎用性に富んだ情報処理装置を
得ることを目的とする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】また、請求項４および５に記載の発明は、
請求項１に記載の情報処理装置のバス接続・分割機能を
実現するためのバス接続・分割機構を提供し、別バスの
１６ビットデバイスやデバイスデータ幅識別信号の駆動
が、ＩＳＡバスのタイミングに合致しない別バスのデバ
イスに対しても、ＣＰＵやＩＳＡバス上のバスマスター
からアクセスでき、また、別バス上にバスマスターを配
置しても、ＣＰＵやＩＳＡバス上のバスマスターから別
バス上のデバイスにアクセス可能な情報処理装置を得る
ことを目的とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】また、請求項６に記載の発明は、別バス上
のデバイスにアクセスする場合にはバス分割要求を発生
し、バスを分割してＣＰＵとバスマスターの並列バスア
クセスを可能にすると共に、別バス上に搭載されたバス
マスターにとって有効となるバスマスターを得ることを
目的とする。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】また、請求項７に記載の発明は、さらに、
別バス解放要求が発生するとその要求を検出して一旦バ
スを解放し、必要であれば再びバス獲得要求を発生して
バスを獲得することが可能であり、さらに、別バス上に
搭載されたバスマスターにとって有効となるバスマスタ
ーを得ることを目的とする。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】

【課題を解決するための手段】請求項１に記載の発明に
係る情報処理装置は、バスの使用権を管理してＭＢＵＳ
とＳＢＵＳの分割をサポートするアービトレーション機
構、バスマスターからのバス獲得要求とアービトレーシ
ョン機構からのバス分割要求とを受信してシステムの状
態遷移を制御するシステム状態制御機構、システム状態
制御機構からのシステム状態信号を受けてＭＢＵＳとＳ
ＢＵＳの接続・分割を行うバス接続・分割機構、およ
び、ＭＢＵＳおよびＳＢＵＳ上の全デバイスアドレスを
記憶し、それを実際のバス上のアドレスと比較してアク
セス対象デバイスがＭＢＵＳ上かＳＢＵＳ上にあるのか
を識別するデバイス位置識別機構を設けたものである。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】また、請求項４に記載の発明に係る情報処
理装置は、動的なバスサイジング機能を持ったバスの情
報処理装置に適用されるもので、そのバス接続・分離機
構に、ＭＢＵＳに接続されるＳＢＵＳ上で、上位バイト
データバスと下位バイトデータバスのデータの入れ換え
を行うデータスワップバッファと、ＳＢＵＳアクセス予
備信号を検出し、ＩＳＡシステムからＳＢＵＳへのアク
セスが発生する可能性があることを察知すると、ＭＢＵ
Ｓのデバイスデータ幅識別信号を駆動するデバイスデー
タ幅識別信号制御回路を持たせたものである。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】また、請求項５に記載の発明に係る情報処
理装置は、動的なバスサイジング機能を持ったバスの情
報処理装置に適用されるもので、そのバス接続・分離機
構は、さらに、システム状態識別機構が駆動するシステ
ム状態信号とデバイス位置識別機構が駆動するＳＢＵＳ
アクセス発生信号に従って当該アクセスのウエイトを制
御するウエイト制御回路と、前記システム状態信号とＳ
ＢＵＳアクセス発生信号に従ってＳＢＵＳのコマンド信
号を制御するコマンド信号制御回路を持たせたものであ
る。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】

【作用】請求項１に記載の発明におけるシステム状態制
御機能は、アービトレーション機能からのバス分割要求
により、現在ＭＢＵＳ上で発生しているバスアクセスが
ＳＢＵＳへのアクセスでなければバス分割状態に遷移し
てバス接続・分割機能にバス分割を行わせ、現在ＭＢＵ
Ｓ上で発生しているバスアクセスがＳＢＵＳへのアクセ
スであれば、そのアクセスが終了した後にバス分割状態
に遷移し、バス分割状態では、ＳＢＵＳ上のバスマスタ
ーがＳＢＵＳ上のデバイスにアクセスしている間もＭＢ
ＵＳ側のＣＰＵやバスマスターはＭＢＵＳ上のデバイス
にアクセス可能とし、バス分割状態でＭＢＵＳ側のＣＰ
ＵやバスマスターがＳＢＵＳ上のデバイスへのアクセス
を発生すると、ＳＢＵＳ上のバスマスターがＳＢＵＳを
解放するまでバス接続・分割機能にそのアクセスをウエ
イトさせ、バス分割要求が終了して次の状態に遷移する
とき、ＭＢＵＳ側のＣＰＵやバスマスターからのＳＢＵ
Ｓ上デバイスアクセスがウエイトされていなければバス
接続タイミング調整状態を経て元のノーマル状態に戻
し、ＳＢＵＳ上デバイスアクセスがウエイトされていれ
ばそのウエイトされたアクセスを処理する状態に遷移さ
せて処理後ノーマル状態に戻し、また、デバイス位置識
別機能は、ＭＢＵＳもしくはＳＢＵＳ上の全てのデバイ
スアドレスを記憶するデバイス位置記憶レジスタにユー
ザが予めアドレスを記憶させておくことにより、その記
憶されたアドレスと実際のバスアクセスのアドレスを照
合し、実際のバスアクセスがＭＢＵＳ上のデバイスに対
するものかＳＢＵＳ上のデバイスに対するものかを識別
する。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】また、請求項３に記載の発明における制御
機構は、プライオリティ制御機構が、ＭＢＵＳ上のバス
マスターからのバス分割を伴わないバス要求やＤＭＡ要
求、ＳＢＵＳ上のバスマスターからのバス分割を伴わな
いバス要求やＤＭＡ要求もしくはバス分割を伴うバス要
求やＤＭＡ要求などの全てのバス獲得要求を入力し、そ
れらを予め決められたプライオリティ制御則に基づいて
制御して選択したバス獲得要求を出力し、そのバス獲得
要求が、ＭＢＵＳ上のバスマスターからのバス要求やＤ
ＭＡ要求、もしくはＳＢＵＳ上のバスマスターからのバ
ス分割を伴わないバス要求やＤＭＡ要求、などのバス分
割を伴わないバス獲得要求である場合には、ＣＰＵにホ
ールド要求を発生し、ＣＰＵからのホールドアクノリッ
ジを受けてバスマスターにバス獲得アクノリッジを発生
し、入力された前記バス獲得要求が、ＳＢＵＳ上のバス
マスターからのバス分割を伴うバス獲得要求である場合
は、ＭＢＵＳ上のＣＰＵやバスマスターがＳＢＵＳ上の
デバイスにアクセスしていない時はすぐにシステム状態
制御機構にバス分割状態への遷移を要求するとともに、
ＣＰＵにホールド要求を出さずにバスマスターにバス獲
得アクノリッジを発生し、ＭＢＵＳ上のＣＰＵやバスマ
スターがＳＢＵＳ上のデバイスにアクセスしている時
は、そのアクセスが終了するまでプライオリティ制御機
構からのバス獲得要求をウエイトさせて、そのアクセス
終了後にシステム状態制御機構にバス分割状態への遷移
を要求するとともに、ＣＰＵにホールド要求を出さずに
バスマスターにバス獲得アクノリッジを発生する。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】また、請求項４に記載の発明におけるデバ
イスデータ幅識別信号制御回路は、デバイス位置識別機
構からのＳＢＵＳアクセス予備信号によりＣＰＵもしく
はＭＢＵＳのバスマスターからＳＢＵＳ上のデバイスへ
のアクセスが発生する可能性があることを認知するやい
なや、アクセス対象デバイスの実際のデバイスデータ幅
に関係なくＭＢＵＳのデバイスデータ幅識別信号を駆動
することにより、ＳＢＵＳのアクセス対象デバイスの実
際のデバイスデータ幅を意識することなく、ＭＢＵＳの
アクセスサイクルを実行することを可能とする。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】また、請求項５に記載の発明におけるウエ
イト制御回路は、ＣＰＵもしくはＭＢＵＳのバスマスタ
ーからＳＢＵＳへのアクセスが発生した場合、システム
状態制御機能からのシステム状態信号によりＳＢＵＳの
状態を識別し、ＳＢＵＳがＳＢＵＳ上のバスマスター等
から解放されてアクセス可能な状態（ノーマル状態）に
なり、対象デバイスへのアクセスサイクルが実行できる
までＭＢＵＳのレディ信号をインアクティブにして、Ｃ
ＰＵもしくはＭＢＵＳ上のバスマスターからのアクセス
をウエイトさせ、そして、コマンド信号制御回路がＳＢ
ＵＳのコマンド信号を制御することにより、ＳＢＵＳ上
にバスマスターが配置されていても、ＳＢＵＳ上のデバ
イスへのアクセスを可能とする。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】１１５はこの発明の情報処理装置のシステ
ム状態の遷移を制御するシステム状態制御機構であり、
１１６はバスの使用権の調停を行ってＩＳＡバス（ＭＢ
ＵＳ）１０６とＳＢＵＳ１１２の分割をサポートするア
ービトレーション機構である。１１７はＩＳＡバス１０
６とＳＢＵＳ１１２上の全てのデバイスアドレスを記憶
し、記憶されたアドレスと実際のバス上のアドレスを比
較して、アクセス対象デバイスがＩＳＡバス１０６上に
あるかＳＢＵＳ１１２上にあるかを識別するデバイス位
置識別機構であり、１１８はシステム状態制御機構１１
５の制御によってＩＳＡバス１０６とＳＢＵＳ１１２の
接続・分割を制御するバス接続・分割機構である。１１
９はシステム状態制御機構１１５からバス接続・分割機
構１１８に送られるシステム状態信号、１２０はアービ
トレーション機構１１６からシステム状態制御機構１１
５に送られるバス分割状態への遷移要求信号であり、１
２１はＩＳＡバス１０６上のアクセスがＳＢＵＳ１１２
上のデバイスに対するアクセスであることを示すＳＢＵ
Ｓアクセス発生信号である。１２２はこのＳＢＵＳアク
セス発生信号１２１を検出してバス解放要求信号１１１
を出力するバス解放要求機構である。なお、バス分割機
能やバス解放要求機能を活用するために、バスマスター
を用いて、バス分割要求信号１１０やバス解放要求信号
１１１を接続している。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】次に動作について説明する。まず、バス分
割の手順を述べる。バスマスター１０９があるレベルの
バス分割要求信号１１０とともに同じレベルのバス獲得
要求信号１１３をアービトレーション機構１１６に出力
し、アービトレーション機構１１６はそのバス獲得要求
信号１１３に対してバス獲得を認めると、バス獲得アク
ノリッジ信号１１４をバスマスター１０９に返送し、バ
ス分割状態への遷移要求信号１２０をシステム状態制御
機構に出力する。システム状態制御機構１１５はこのバ
ス分割状態への遷移要求信号１２０を受けてシステム状
態をバス分割状態に遷移させ、バス分割状態を示すシス
テム状態信号１１９をバス接続・分割機構１１８に出力
する。バス接続・分割機構１１８はこのバス分割状態を
示すシステム状態信号１１９を受けてＭＢＵＳであるＩ
ＳＡバス１０６とＳＢＵＳ１１２とを分割する。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】次にバス分割中にＣＰＵブロック１０１も
しくはバスマスター１０７からＳＢＵＳ１１２上デバイ
スへのアクセスが発生した場合のシステムの動作につい
て説明する。デバイス位置識別機構１１７は常にＩＳＡ
バス１０６上のサイクルを検出しており、ＩＳＡバス１
０６上でＳＢＵＳ１１２上デバイスへのアクセスが発生
すると、デバイス位置識別機構１１７はＳＢＵＳアクセ
ス発生信号１２１を出力し、バス接続・分割機構１１８
がそのアクセスをウエイトさせ、バス解放要求機構１２
２がバス解放要求信号１１１を出力する。バスマスター
１０９は、バス獲得の必要がなくなるか、もしくはバス
解放要求信号１１１を受けると、アクセスサイクルを終
了してからバス分割要求信号１１０とバス獲得要求信号
１１３をインアクティブにしてＳＢＵＳ１１２を解放す
る。ＳＢＵＳ１１２が解放されると、アービトレーショ
ン機構１１６はバス分割状態への遷移要求信号１２０を
インアクティブにし、システム状態制御機構１１５はウ
エイトされているＩＳＡバス１０６側のアクセスをＳＢ
ＵＳ１１２上で実行するステートにシステム状態を遷移
させる。そのシステム状態信号１１９を受けて、バス接
続・分割機構１１８はバスを接続し、ＩＳＡバス１０６
側でウエイトされているアクセスのＳＢＵＳ１１２上で
のアクセスを発生し、デバイスが応答可能になるとウエ
イトを解除してＳＢＵＳ１１２上のレディ信号をＩＳＡ
バス１０６上に出力する。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】次に動作について説明する。まず、ＩＳＡ
システムから別バス上のデバイスにアクセスする場合
の、ＩＳＡバスのレディ信号５の処理について説明す
る。システムがバス分割とは無関係な状態のときにＩＳ
Ａシステムから別バス上デバイスにアクセスが発生する
と、ＩＳＡシステムのレディ信号５を別バスのレディ信
号２５と等しくする。バスマスターによるバス分割など
により、ＩＳＡシステムから別バス上デバイスへのアク
セスが別バス側で即座に実行できない場合、ウエイト制
御回路４５はシステム状態信号１１９によってそれを認
知し、ＩＳＡバスのレディ信号５をインアクティブに駆
動してＩＳＡバスのサイクルをウエイトさせる。バスマ
スターが別バスを解放する等により、ＩＳＡシステムか
ら別バスへのアクセスが実行可能になると、ウエイト制
御回路４５はアクセス対象デバイスがアクセス可能にな
るまでＩＳＡバスのレディ信号５をインアクティブに保
ち、その後アクセス対象デバイスが駆動する別バスのレ
ディ信号２５に応じて、ＩＳＡバスのレディ信号５を駆
動する。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】また、８ビットデバイスに対するワードア
クセス時には、ＩＳＡバス上は１６ビットデバイスに対
するワードアクセスの場合と同様になる。別バス上では
２回の下位バイトデータアクセスが行われ、ＩＳＡバス
と別バスの間に位置するこの実施例のバス接続・分割機
構により、両バス間のアクセスの整合性をとる。すなわ
ち、ＩＳＡバス側で発生したワードアクセスは別バス側
では２回のバイトアクセスに変換され、リードアクセス
を行う場合、１回目のアクセスでは別バス上の偶数アド
レスのバイトデータを下位バイトデータバッファ３２に
ラッチする。そして２回目のアクセスではこの下位バイ
トデータバッファ３２にラッチされたデータをＩＳＡバ
ス上の下位バイトデータバス２に出力するとともに、上
位バイトデータバッファ３１とデータスワップバッファ
４１をオンにして、別バス上の奇数アドレスのバイトデ
ータをＩＳＡバス上の上位バイトデータバス１に出力し
て、ＩＳＡバスがワードアクセスを実行する。一方、ラ
イトアクセスを行う場合、１回目のアクセスでは下位バ
イトデータバッファ３２をオンにし、ＩＳＡバス側の下
位バイトデータを別バス側の下位バイトデータバス２２
に出力して偶数アドレスに書き込む。２回目のアクセス
では上位バイトデータバッファ３１とデータスワップバ
ッファ４１をオンにし、ＩＳＡバス側の上位バイトデー
タを別バス側の下位バイトデータバス２２に出力して奇
数アドレスに書き込む。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】００６９

【補正方法】変更

【補正内容】

【００６９】実施例８．次にこの発明の実施例８を図に
ついて説明する。この実施例８はこの発明の情報処理装
置の機能を活用できる請求項７に記載のバスマスターに
関するものであり、その概要構成は従来のバスマスター
と同じ図１０で示される。図８はそのシステムインター
フェース機構３０２の構成例を示すブロック図であり、
この実施例６では、バスマスターが一旦バスを獲得する
とバスを解放せずに連続してバスアクセスできる機能
を、バス連続獲得要求信号を用いて実装している。図８
において、４００はバス解放をサポートしたバス獲得要
求機構であり、４０１はそのバス獲得制御回路、４０２
は同じくバス解放要求回路である。４０３はシステムア
クセス要求信号、４０４はバス解放要求信号であり、４
０５はバス獲得通知信号である。４０６はこのシステム
アクセス要求信号４０３、バス獲得通知信号４０５、お
よびマスタデバイス３０１からのコマンド信号３０５に
基づいてバスアクセスを制御するアクセス制御機構であ
る。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】００７１

【補正方法】変更

【補正内容】

【００７１】なお、バス分割機能やバス解放機能を活用
するためには、この発明の請求項１に記載の情報処理装
置を用いて、システム本体にバス分割要求信号１１０や
バス解放要求信号１１１を接続しておかなければならな
い。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】変更

【補正内容】

【００８０】また、請求項４に記載の発明によれば、Ｍ
ＢＵＳとＳＢＵＳの間のデータバッファにデータスワッ
プ機能を持たせ、ＳＢＵＳアクセス予備信号を検出して
ＭＢＵＳのデバイスデータ幅識別信号を制御するデバイ
スデータ幅識別信号制御回路を付加するように構成した
ので、ＣＰＵもしくはＭＢＵＳ上のバスマスターからＳ
ＢＵＳ上の１６ビットデバイスに対してもアクセスで
き、さらに、ＳＢＵＳ上のデバイスへのアクセスの可能
性が発生した時点でＭＢＵＳのデバイスデータ幅識別信
号が駆動されるので、デバイスデータ幅識別信号の駆動
が遅いＳＢＵＳ上のデバイスに対してもアクセス可能と
なり、ＣＰＵもしくはＭＢＵＳ上のバスマスターからＭ
ＢＵＳとは異なる規格のバス上のデバイスにもアクセス
できる効果がある。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】また、請求項５に記載の発明によれば、シ
ステム状態信号を検出してＳＢＵＳの状態を認識するこ
とにより、ＣＰＵもしくはＭＢＵＳ上のバスマスターか
らＳＢＵＳ上のデバイスへのアクセスを、バスマスター
がＳＢＵＳを解放した状態で実行されるように構成した
ので、マルチバスマスター構成が可能となり、システム
の性能向上が期待できる効果がある。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】００８２

【補正方法】変更

【補正内容】

【００８２】また、請求項６に記載の発明によれば、バ
スマスターにバス分割要求機構を持たせるように構成し
たので、請求項１に記載した発明に係る情報処理装置の
バス分割機能を活用することが可能となり、システムパ
フォーマンスを向上させる効果がある。なお、このバス
マスターはバス分割機能をサポートしていない一般の情
報処理装置に使用することも可能であり、その場合バス
分割要求機能は無視される。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正内容】

【００８３】また、請求項７に記載の発明によれば、バ
スマスターのバス獲得機構にバス解放要求に対応する機
能を持たせるように構成したので、この発明の請求項２
に記載の情報処理装置とともに用いれば、ＣＰＵのＳＢ
ＵＳアクセスを無視してバスマスターがＳＢＵＳを獲得
し続けることがなくなるため、システムパフォーマンス
を向上させる効果がある。またこのバスマスターはバス
解放要求信号を接続しなければ、一般の情報処理装置に
も使用できる。

Claims

【特許請求の範囲】

【請求項１】互いに接続・分割される第１バスおよび
第２バスと、前記第１バスに搭載された当該情報処理装
置のシステム全体のメインとなるプロセッサと、前記第
１バスと第２バスのそれぞれに少なくとも１つ搭載され
たバスマスターと、前記第１バスと第２バスの使用権を
管理して、前記第１バスと第２バスの分割をサポートす
るアービトレーション機構と、前記バスマスターからの
バス獲得要求と前記アービトレーション機構の駆動する
バス分割要求を受信して、当該情報処理装置のシステム
情報の遷移を制御するシステム状態制御機構と、前記シ
ステム状態制御機構の駆動するシステム状態信号によっ
て前記第１バスと第２バスの接続・分割を行うバス接続
・分割機構と、前記第１バスおよび第２バス上の全ての
デバイスアドレスを記憶し、記憶された前記アドレスと
実際のバス上のアドレスを比較して、アクセス対象デバ
イスが前記第１バス上にあるか第２バス上にあるかを識
別するデバイス位置識別機構とを備えた情報処理装置。
【請求項２】前記プロセッサもしくは前記第１バスに
搭載されたバスマスターからの前記第２バスのバス獲得
要求を検出し、バス分割して前記第２バスを獲得してい
るバスマスターに対して当該第２バスの解放要求を発生
するバス解放要求機構を付加したことを特徴とする請求
項１に記載の情報処理装置。
【請求項３】前記アービトレーション機構が、前記第
１バスおよび第２バスの分割を伴うバス獲得要求を含め
た全てのバス獲得要求を予め決められたプライオリティ
制御則に従って選択するプライオリティ制御機構と、前
記プライオリティ制御機構が選択したバス獲得要求と、
前記デバイス位置識別機構の駆動する第２バスアクセス
発生信号を受けて、プロセッサのホールド要求、バス獲
得要求アクノリッジの発生、およびバス分割状態への遷
移要求を行う制御機構とを具備することを特徴とする請
求項１に記載の情報処理装置。
【請求項４】前記バス接続・分割機構が、互いに接続
される前記第１バスと第２バスのアドレスバス間を接続
するアドレスバッファと、前記第１バスと第２バスの上
位バイトデータバス間を接続する上位バイトデータバッ
ファと、前記第１バスと第２バスの下位バイトデータバ
ス間を接続する下位バイトデータバッファと、前記第２
バス上で前記上位バイトデータバスのデータと下位バイ
トデータバスのデータとを入れ換えるデータスワップバ
ッファと、前記アドレスバッファ、上位バイトデータバ
ッファ、下位バイトデータバッファ、およびデータスワ
ップバッファの制御を行うバッファ制御回路と、前記デ
バイス位置識別機構の駆動する第２バスアクセス発生信
号の一種である第２バスアクセス予備信号を検出する
と、前記第１バスのデバイスデータ幅識別信号をアクテ
ィブにするデバイスデータ幅識別信号制御回路と、前記
第２バスのレディ信号を前記第１バスのレディ信号に変
換するレディ信号変換回路と、前記第１バスのコマンド
信号を前記第２バスのコマンド信号に変換するコマンド
信号変換回路とを具備することを特徴とする請求項１に
記載の情報処理装置。
【請求項５】前記バス接続・分割機構に、前記システ
ム状態制御機構の駆動するシステム状態信号と前記デバ
イス位置識別機構の駆動する第２バスアクセス発生信号
に従って前記第１バス上のレディ信号の制御を行って、
前記アクセスのウエイトを制御するウエイト制御回路
と、前記システム状態信号および第２バスアクセス信号
に従って前記第２バスのコマンド信号の制御を行うコマ
ンド信号制御回路とを付加するとともに、前記バス接続
・分割機構の前記バッファ制御回路が、前記システム状
態信号、前記第２バスアクセス発生信号、前記第２バス
のデバイスデータ幅識別信号、および前記第２バスのコ
マンド信号より、前記アドレスバッファ、上位バイトデ
ータバッファ、下位バイトデータバッファ、およびデー
タスワップバッファを制御するための制御信号を生成す
ることを特徴とする請求項４に記載の情報処理装置。
【請求項６】前記バスマスターが、当該バスマスター
のマスターデバイスが前記第２バス上のデバイスにアク
セスする際、前記バス分割要求を発生するバス分割要求
機構と、前記バス分割要求機構へのバス分割要求ビット
の状態が変化した場合、そのバスアクセスをウエイトさ
せて獲得していたバスを一旦解放させ、その後再度バス
獲得要求を発生するバス獲得要求機構を具備することを
特徴とする請求項１に記載の情報処理装置。
【請求項７】前記バス獲得要求機構が、前記バス解放
要求機構からのバス解放要求を検出して自身のバス獲得
要求を一時中断する機能を有することを特徴とする請求
項６に記載の情報処理装置。