JP2574955B2

JP2574955B2 - データ転送装置

Info

Publication number: JP2574955B2
Application number: JP3231082A
Authority: JP
Inventors: アーウィン・リチャード・バーガー; ホワード・トーマス・オルノウイッチ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-12
Filing date: 1991-08-20
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: US5043877A; JPH04286047A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムにおける拡張カードの使用に関する。

【０００２】

【従来の技術】一般に、コンピュータ・システム、特に
パーソナル・コンピュータ・システムにおいて、データ
は、種々の要素の間で転送される。たとえば、中央処理
装置(CPU)，入出力(I/O)アダプタ，I/O装置，バス・コ
ントローラ（すなわち、バス・マスタ、ダイレクト・メ
モリ・アクセス(DMA)コントローラ、またはDMAスレーブ
のようなコンピュータ・システムを制御できる要素），
バス・スレーブ（すなわち、バス・コントローラによっ
て制御される要素），システム・メモリのようなメモリ
装置などがある。これらの要素は、しばしば、システム
・アーキテクチャの一部であるシステム・バスを経由し
て、相互に接続される。こうしたアーキテクチャは、デ
ータ，アドレス，および命令情報が、これら要素に対し
て、または要素間で、移動できるように設計されてい
る。パーソナル・コンピュータ・システムにおいて、あ
るアーキテクチャは業界基準となり、Family I、または
IBM ATバス・アーキテクチャとして知られている。

【０００３】Family Iバス・アーキテクチャは、8ビッ
トのIBM PCや16ビットのIBM ATのようなパーソナルコン
ピュータによって広く使用されるようになった。Family
Iバス・アーキテクチャは、8ビットのバスを用いて情
報を伝送する。Family Iバス・アーキテクチャの主な特
徴は、すべての転送を、１つの基本クロック信号に同期
して行うように要求することである。このクロック信号
は、バスに接続するすべての要素に供給される、8MHzの
信号である。

【０００４】Family Iバス・アーキテクチャが広く普及
したため、Family Iのアーキテクチャを32ビットのフォ
ーマットに拡張する利便性が増してきた。しかし、利用
者の中には、従来のFamily Iバス・アーキテクチャとの
下位互換性を維持してほしいと望む者がいるかもしれな
い。このようにして拡張されたFamily Iアーキテクチャ
が、Extended Industry Standard Architecture(EISA)
である。EISAについては、“EISA Specification(BCPRs
ervice,Inc.,1989)"の中で説明されている。

【０００５】他のアーキテクチャとして、Micro Channe
l（IBM社の商標）アーキテクチャが市販されている。Mi
cro Channelコンピュータは、32ビットのフォーマット
であるが、Family Iアーキテクチャとの互換性はない。

【０００６】

【発明が解決しようとする課題】本発明の目的は、第1
のアーキテクチャ（例えばEISA）を有するコンピュータ
・システムと、第2のアーキテクチャ（例えばMicro Cha
nnelアーキテクチャ）を有する拡張デバイスとの間で、
データ転送を行うためのデータ転送装置を提供すること
にある。

【０００７】

【課題を解決するための手段】本発明によれば、第1の
アーキテクチャに対応する第1のコネクタと、第2のアー
キテクチャに対応する第2のコネクタと、第1のコネクタ
および第2のコネクタの間に位置する変換回路と、を有
するデータ転送装置が提供される。前記の変換回路は、
第1のアーキテクチャに対応する信号を、第2のアーキテ
クチャに対応する信号に変換し、第2のアーキテクチャ
に対応する信号を第1のアーキテクチャに対応する信号
に変換する。

【０００８】

【実施例】本明細書および図面において、#はアクティ
ブ・ローな信号を示し、すべての16ヒ゛ットのアドレスは
16進法で表される。

【０００９】図１および図２において、コンピュータ・
システム１０は、システム制御回路１４を備えCPUおよ
びシステム・メモリを有するシステム・ボード１２、EI
SAとするのが好適な第１のアーキテクチャに準拠するバ
ス１６、およびバス１６に接続される複数の拡張スロッ
ト１８を具備している。

【００１０】コンピュータシステム１０は、また、Micr
o Channelアーキテクチャとするのが好適な第２のアー
キテクチャに準拠する拡張カード２０ａ，２０ｂ，２０
ｃ（包括的には２０として参照）と、EISAに準拠する拡
張カード２１、およびカード２０ａ，２０ｂ，２０ｃを
機械的電気的にボード１２の拡張スロットに接続するア
ダプタ２２ａ，２２ｂ，２２ｃ（包括的に２２として参
照）を有する。コンピュータ・システム１０は前記構成
に限定されるものではなく、拡張カード２０，２１のあ
らゆる組合せをも含みうると理解される。アダプタ２２
と拡張カード２０を組合せた高さは、拡張カード２１の
高さよりも低いかまたは等しいので、アダプタ２２と拡
張カード２０を組合せたものを、拡張カード２１のため
に設計されたコンピュータに適用することは可能であ
る。

【００１１】アダプタ２２の各々は、Micro Channelア
ーキテクチャに対応するMicro Channelコネクタ２４
と、EISAに対応するEISAコネクタ２６と、Micro Channe
lアーキテクチャに準拠する信号をEISAに準拠する信号
に変換し、かつEISAに準拠する信号をMicro Channelに
準拠する信号に変換するインターフェース変換論理回路
２８とを有する。インターフェース変換論理回路２８
は、拡張カード２０が、スレーブ・カード２０ａである
か、マスタ・カード２０ｂであるか、またはDMAスレー
ブ・カード２０ｃであるかによって異なる。

【００１２】図２によると、アダプタ２２ａのインター
フェース変換論理回路２８ａは、Micro Channelスレー
ブ・カード２０ａをバス１６に適合させるように構成さ
れており、初期化回路３０，アドレス翻訳回路３２，お
よびデータ転送制御回路３４を有している。初期化回路
３０は、EISAの初期化信号および制御信号を受け取り、
これら信号を変換して、Micro Channelに初期化信号お
よび制御信号を供給する。アドレス翻訳回路３２は、EI
SAアドレス情報を受け取り、これをMicro Channelアド
レス情報に変換する。データ転送制御回路３４は、EISA
データ転送制御情報を受け取り、これをMicro Channel
データ転送制御情報に変換し、かつ、Micro Channelデ
ータ転送制御情報を受け取り、これをEISAデータ転送制
御情報に変換する。

【００１３】さらに、インターフェース変換論理回路２
８ａは、EISAデータとMicro Channelデータとの間に直
接接続および複数の制御信号を与える。直接接続される
制御信号には、発振器信号(OSC)，リセット信号(Micro
ChannelではCHRESET、EISAではRESDRV），エラー報告信
号（Micro ChannelではCHCK#、EISAではIOCHK#），リフ
レッシュ信号（Micro Channel,EISA共にREFRESH#），割
込み要求信号（MicroChannel,EISA共にIRQ3〜7,9〜12,1
4,15)が含まれている。割込み要求信号は、システム制
御回路１４が、拡張カード２０によって使用されるすべ
ての割込み線上で、アクティブ・ローに共用される割込
み信号を受け取るようプログラムされているので、直接
に接続される。

【００１４】図１および図３によると、Micro Channel
拡張カード２０（以下「拡張カード２０」と表記）とEI
SA拡張カード２１（以下「拡張カード２１」と表記）を
持つコンピュータシステム１０の初期化は、多重ステッ
プ処理である。まず、システム制御回路１４は、コンピ
ュータ・システム１０の各々の拡張カードから、第１の
識別(ID)信号を要求する。この時、各アダプタ２２は、
32ビットのインターフェース変換論理ID信号で、システ
ム制御回路１４に応答する。このインターフェース変換
論理ＩＤ信号は、システム１０においてMicro Channel
拡張カードが存在することを示すものである。拡張カー
ド２１は、32ビットのEISA ID信号を供給する。

【００１５】システム制御回路１４は、さらに、Micro
Channel拡張カードを含む各スロットから、Micro Chann
el ID信号を要求し、システム１０内の拡張カード２０
の各々から、16ビットのMicro Channel拡張カードID信
号を折り返し受け取る。このようにして、システム制御
回路１４は、システム１０内の各々の拡張カード２０お
よび２１のID信号を有する。システム制御回路１４は、
次に、識別された拡張カードを初期化する構成プログラ
ムを呼び込む。

【００１６】より具体的に図１および図３を用いて説明
する。第１のID信号を要求するために使用される初期化
アドレスは、XC８０からXC８３までである（Xはシステ
ム１０における特定のスロット１８を指す）。この4つ
のアドレスのそれぞれは、4バイトのID信号の内1バイト
を要求する。システム制御回路１４は、各スロットに固
有のアドレス・イネーブル信号(AENX#)を出すことによ
って、初期化アドレスを特定のスロットに送出する。AE
NX#信号と、メモリまたは入出力の指示信号(M-IO)の否
定信号との一致は、スロットに予定されている入出力動
作がバス１６上で開始されていることを、スロットに指
示する。アドレス信号が、ANDゲート４０によってデコ
ードされるアドレス・ビット8,9,10,および11において
“C"（すなわち“1100"）を含み、同時に、AENX#信号と
M-IO信号の否定信号とが一致するならば、そのアドレス
は、アダプタ２２に応答を要求するスロット固有アドレ
スであると認識され、そしてアダプタ応答信号(ADRESP)
が供給される。システム制御回路１４が、START#信号を
アクティブにして転送の開始を指示すると、ADRESP信号
は、フローレジスタ４２に供給されてラッチされ、LADR
ESP信号が提供される。

【００１７】4バイトのＩＤ信号は、初期化回路３０に
より与えられる。このとき、8個の4対1マルチプレクサ
４４を経て、1バイトずつID信号が供給される。各々の
マルチプレクサ４４は、1ビットのデータを生成し、バ
ス１６の個々のデータ線（D0〜D7）に接続される。ラッ
チされたアドレス・ビットLA0,LA1は、マルチプレクサ
の選択信号として機能し、アドレスXC80〜XC83の2個の
下位アドレス・ビットに基づき、アドレス・ラッチ・デ
コード回路(ADDR LCH&DEC)４６によって与えられる。す
なわち、LA0,LA1のビットは、どのバイトがID回路４８
から読み出されるのかを選択する。ID回路４８は、アダ
プタ２２すべてのID信号を独自に規定する特定の32ビッ
トパターンに物理的にハードワイヤされている。ID回路
４８によって規定されたID信号は、Micro Channelスレ
ーブ・カード２０ａがアダプタ２２ａ経由で特定のスロ
ット１８に接続されていることを、システム制御回路１
４に指示する。アドレス・ラッチ・デコード回路４６
は、8個の下位のアドレス・ビットをラッチして記憶
し、アドレス・ビットA2〜A7をデコードして、アドレス
信号の下位の8ビットがアドレス80から83の間にあると
きを指定するデコード・アドレス信号(ID ADDR)を供給
するために使用される。ID ADDR信号は、A7,A6#,A5#,A4
#,A3#，およびA2#をANDしたものである。

【００１８】マルチプレクサ４４は、トライステート・
ドライバを有し、このドライバは、データ線D0〜D7を駆
動して、第1のID信号を、1バイトずつバス１６に与え
る。トライステート・ドライバは、データ転送制御回路
３４（図２）が、アクティブなデータ転送信号（CMD#)
と同時に、アクティブな読出し動作指示信号(READ)を供
給すると、NANDゲート５０によってイネーブルされる。
CMD#信号は、データがバス１６，アクティブなLADRESP
信号，およびアクティブなID ADDR信号に供給されつつ
あることを指示するために、システム制御回路１４から
供給される。システム制御回路１４は、マルチプレクサ
４４によって与えられる第１のID信号の4バイトを読み
出す。

【００１９】次に、システム制御回路１４は、Micro Ch
annel ID信号読出し命令を、スロット固有入出力アドレ
ス(X000とX001）を用いて発行する。1つのアドレスが、
Micro Channel ID信号の各バイトに用いられる。初期化
回路３０は、入出力アドレスX000およびX001を受け取
り、アドレス翻訳回路３２（図２）に、Micro Channel
初期化アドレス(0100と0101)を生成するように命令す
る。Micro Channel拡張カード２０ａは、あたかもMicro
Channel拡張カードがMicro Channelシステムに導入さ
れたかのように、Micro Channel初期化アドレスを理解
してそれに応答する。Micro Channel拡張カード２０
は、0100〜0107の範囲にある入出力アドレスを解釈し、
同時に、スロット固有セットアップ信号(CD SETUP#)
を、初期化命令(Power-on Option Select(POS)命令と呼
ぶ）として発行する。従って、アドレス0100と0101は、
POS命令として解読される。

【００２０】CD SETUP#信号は、スロット固有入出力ア
ドレスが拡張カード２０に供給されていることを示して
いる。Micro Channel ID信号を読出すためにシステム制
御回路１４が発行するスロット固有入出力アドレスは、
AENX#信号と共に、0000〜0007の範囲にある。アドレス
翻訳回路３２（図２）は、システム制御回路１４によっ
て発行されたスロット固有アドレスを検出し、このアド
レスのビット８を調整して、0100〜0107の範囲のアドレ
スを拡張カード２０に供給する。

【００２１】CD SETUP#信号は、POS命令をMicro Channe
l拡張カード２０に識別させる。CDSETUP#信号はADRESP
信号の否定信号，信号LA8とLA9の否定信号（EISAにおい
てスロット固有アドレスを識別する）の否定信号，AENX
#信号の否定信号，およびM-IO信号の否定信号を受信す
るNANDゲート４９によって生成される。したがって、ア
クティブなCD SETUP#信号は、バス１６上の転送が、特
定のスロットに向けられたものであり、Micro Channel
の初期化に関連するものであることを示している。

【００２２】POS命令を受け取ると、拡張カード２０
は、2バイトのIDコードを直接システム制御回路１４に
返す。すると、システム制御回路１４は、２つのID信号
（インターフェース変換論理回路２８からの３２ビット
のID信号と、拡張カード２０からの16ビットのMicro Ch
annel ID信号）を結合して、固有のMicro Channel拡張
カード識別子を供給する。

【００２３】図３および図４において、EISAは、スロッ
ト固有でない入出力アドレスを、一般入出力アドレスと
して規定する。システム１０中のすべての拡張カード２
０は、バス１６によって与えられた一般入出力アドレス
をデコードし、そのアドレスが、その拡張カードに対す
る指定された応答範囲内にあるか否かを判定する。イン
ターフェース変換論理回路２８は、一般入出力アドレス
を検出し、検出した入出力アドレスを、アドレス翻訳回
路３２を経て拡張カード２０へ渡す。拡張カード２０
は、一般入出力アドレスをデコードし、必要とあれば応
答する。

【００２４】NORゲート５１は、バス１６に与えられる
アドレスがスロット固有アドレスでないとき、ADRESP信
号と、CD SETUP#信号の否定信号とを受け取り、一般入
出力アドレス信号(GEN I/O)を生成する。ADRESP信号が
ハイ（アドレスがアダプタ２２から応答を要求している
ことを示している）であるか、または、CD SETUP#信号
の否定信号がハイ（アドレスがMicro Channel初期化ア
ドレスであることを示している）であるならば、そのア
ドレスはスロット固有アドレスである。

【００２５】Micro Channel拡張カード２０は、ハード
ワイヤされた一般入出力アドレス範囲を持つことができ
るが、そのアドレス範囲はＥＩＳＡの一般入出力アドレ
ス範囲内ではない（EISA定義によると、ビット8とビッ
ト9が0であるアドレスは、スロット固有アドレスであ
り、一般入出力アドレスではあり得ない）。そのため、
もし、初期化の間に、拡張カード２０が、ビット8とビ
ット9とを0にすることを要求するような前記の一般入出
力アドレス範囲を持つことを、システム制御回路１４が
決定するならば、システム制御回路１４は、初期化回路
３２の中の制御レジスタ(CTL REG)５５への書込み，読
出しを行うことができる。この制御レジスタ５５は、ビ
ット8とビット9とを“0"に制御する信号(FORCE89)を供
給する。

【００２６】より具体的には、初期化回路３０の制御レ
ジスタ５５は、システム制御回路１４がデータ線７(D7)
をセットするときに、FORCE89をセットする。また、制
御レジスタ５５は、NANDゲート５６によってイネーブル
される。NANDゲート５６は、アクティブなLADRESP信
号，アクティブなCMD#信号，およびアクティブなWRITE
信号と共に、以下のときに制御レジスタ５５をイネーブ
ルする。すなわち、入出力アドレスXC00が、システム制
御回路１４によって与えられる時である（これは、8個
の下位のアドレスビットがすべてローのときに、アドレ
ス・ラッチ・デコード回路４６によって与えらえる、ア
クティブなCNTRL REG ADDR信号によって示される）。シ
ステム制御回路１４にFORCE89信号を読み出させるため
に、FORCE89は、NANDゲート５８によってイネーブルさ
れるトライステート・ドライバ５７に供給される。NAND
ゲート５８は、CNTRL REG ADDR信号，LADRESP信号，CMD
#信号，およびREAD信号を受け取る。このようにして、
制御レジスタ５５がイネーブルされると、トライステー
ト・ドライバ５７もまたイネーブルされ、FORCE89信号
がバス１６の回線D7上に送出される。制御レジスタ５５
がイネーブルされないと、トライステート・ドライバ５
７もイネーブルされず、FORCE89信号も回線D7上へ送出
されない。

【００２７】FORCE89信号がセットされると、アドレス
翻訳回路３２は、ビット8とビット9が0である一般入出
力アドレスを、Micro Channel拡張カード２０に供給す
る。FORCE89信号はNANDゲート５９にも与えられ、NAND
ゲート５９はまた、GEN I/O信号，AENX#信号の否定信
号，およびM-IO信号の否定信号を受け取る。NANDゲート
５９は、ビット8および9を0にするアクティブ・ロー・
フォース・アドレス信号(FABTZ#)を、ANDゲート５４お
よびANDゲート６０に供給する。FABTZ#が、アクティブ
になると、ANDゲート５４，ANDゲート６０に対して、A8
およびA9信号をそれぞれローにする。

【００２８】初期化の間、アドレス翻訳回路３２は、ま
た、スロットXを選択するアドレス・ビットLA12〜LA15
が、拡張カード２０に直接に供給されないことを保証し
なければならない。拡張カード２０は、0100〜0107のア
ドレスを期待するので、LA12〜15の４ビットが０である
ことを要求する。したがって、アドレス翻訳回路３２の
ANDゲート６１，６２，６４，６６は、CD SETUP#信号が
アクティブのとき、Micro Channelアドレス・ビットA12
〜A15をそれぞれローにする。

【００２９】アドレス翻訳回路３２はまた、POS初期化
の間アドレス・ビットA8がハイであることを保証しなけ
ればならない。したがって、ORゲート６７は、CDSETUP
信号がアクティブでFABTZ#信号がインアクティブである
とき、アドレス・ビットA8をハイにする。

【００３０】初期化が終了すると、アドレス翻訳回路３
２は、EISAアドレス情報を受け取り、Micro Channelア
ドレス情報を供給する。EISAアドレス情報は、30ビット
のEISAアドレス信号(LA2〜LA23,LA24#〜LA31#)と、EISA
バイト・イネーブル信号(BE0#〜BE3#)を含んでいる。Mi
cro Channelアドレス情報は、32ビットのMicro Channel
アドレス信号(A0〜A31),Micro Channelバイト・イネー
ブル信号(BE0#〜BE3#),およびMicro Channelアドレス制
御信号(SHBE#とMADE24)を含んでいる。

【００３１】アドレス翻訳回路３２のバイト・イネーブ
ル・デコード論理回路７０は、EISAバイト・イネーブル
信号を使用して、Micro Channelアドレス信号の２個の
下位ビット(A0,A1)およびSHBE#信号を供給する。バイト
・イネーブル信号には変換は必要なく、バイト・イネー
ブル信号は拡張カード２０に直接与えられる。

【００３２】EISAアドレス信号(LA2〜LA7,LA10,LA11,LA
16〜LA23)の16ビットは、変換を要求されない。これら1
6ビットは、Micro Channelアドレス信号(A2〜A7,A10,A1
1,A16〜A23)として、拡張カード２０に直接与えられ
る。

【００３３】8個の上位のEISAアドレス・ビット(LA24#
〜LA31#)は、反転されて、8個の上位のMicro Channelア
ドレス・ビット(A24〜A31)を供給する。なぜなら、EISA
がアドレス信号のこの部分にアクティブ・ロー・アドレ
スを使用する一方で、MicroChannelはこの部分のアドレ
ス信号がアクティブ・ハイであることを要求するからで
ある。LA24#〜LA31#のアドレス・ビットは、また、AND
ゲート８０でANDされ、24ビットの指示信号(MADE24)を
与える。MADE24は、Micro Channel拡張カード２０によ
って用いられ、Micro Channel拡張カード２０がMicro C
hannel 24ビット・アドレッシング・オプションを使用
するか否かを決定する。8個すべての上位のEISAアドレ
ス・ビットがインアクティブならば、MADE24信号はアク
ティブにされる。

【００３４】図１，図５，および図６において、システ
ム制御回路１４またはマスタ２０ｂは、BCLK信号の立上
りとSTART#信号の立下りの前に、少なくとも10nsの間、
バス１６上にEISAアドレス情報(ADDRESS 1)を送出する
ことによって、バス１６経由のEISAデータ転送を開始す
る。EISAアドレス情報は、30ビットのアドレス信号と、
次に示す転送制御信号とを含んでいる。すなわち、関連
アドレスがメモリアドレスか入出力アドレスか（“1"の
ときはメモリ・アドレス）を指示するメモリまたは入出
力制御信号(M-IO)，転送動作が書込み動作なのか読出し
動作なのか（“1"の時書込み動作）を指示する書込みま
たは読出し転送信号(W-R)，および32ビット・ワードの4
つのバイトのいずれが書き込まれまたは読み出されるの
か（“0"の時バイトがイネーブルされる）を指示する4
ビットのバイト・イネーブル信号(BE0#〜BE3#)である。

【００３５】Micro Channel拡張カード２０は、書込み
動作開始制御信号(S0#)，読出し動作開始制御信号(S1
#)，およびアドレス・ラッチ信号(ADL#)を要求して、デ
ータ転送を開始する。データ転送制御回路３４は、STAR
T#信号，BCLK信号とともにAENX#信号，M-IO信号，W-R信
号，およびADRESP信号を使用して、拡張カード２０にS0
#,S1#,およびADL#信号を供給する。

【００３６】より具体的に説明すると、NANDゲート９０
は、ADRESP信号の否定信号，START#信号の否定信号，転
送制御信号(TRANS)，およびW-R信号をNANDすることによ
って、S0#信号を与える。TRANS信号は、NANDゲート９１
により、AENX#信号と、M-IO信号の否定信号とをNANDす
ることにより与えられる。このように、TRANS信号は、M
icro Channel拡張カードへのデータ転送を指示する。NA
NDゲート９２は、ADRESP信号の否定信号，START#信号の
否定信号，TRANS信号，およびW-R信号の否定信号をNAND
することによって、S1#信号を与える。S0#信号とS1#信
号とのタイミングは、START#信号のタイミングと対応す
る。

【００３７】ADL#信号は、データ転送制御回路３４が、
NANDゲート９４において、ADRESP信号の否定信号，STAR
T#信号の否定信号，TRANS信号，および遅延BCLK信号をN
ANDすることによって、生成される。遅延BCLK信号は、2
5ns遅延回路９６によって供給される。遅延は、IBM Per
sonal System/2 Hardware Interface Technical Refere
nce仕様書中で規定されるS0#,S1#,およびADL#の間のタ
イミング関係を与えるのに必要である。

【００３８】アドレス信号は、システム制御回路１４に
よって生成され、Micro Channelアドレス信号を拡張カ
ード２０ａに供給するために、アドレス翻訳回路３２に
よって翻訳される。拡張カード２０は、Micro Channel
アドレス信号がその範囲内にあるか否かを決定する。も
しMicro Channelアドレス信号が拡張カード２０ａの範
囲内になければ、拡張カード２０ａは作動しない。もし
Micro Channelアドレス信号が拡張カード２０ａの範囲
内にあれば、拡張カード２０ａは、それがアクティブで
あることを示すために、送信フィードバック信号(CD SF
DBK#)をアクティブにして応答する。さらに、拡張カー
ド２０は、それが32ビットのデータ情報を扱うことを示
すために第１のMicro Channelサイズ信号(CD DS32#)を
アクティブにし、16ビットのデータ情報を扱うことを示
すために第２のMicro Channelサイズ信号(CD DS16#)を
アクティブにし、8ビットのデータ情報を扱うことを示
すためにCD DS32#信号もCD DS16#信号もアクティブにし
ない。

【００３９】CD DS32#信号およびCD DS16#信号は、拡張
カード２０ａがサポートできるデータ・サイズをシステ
ム制御回路１４に知らせるEISAサイズ信号(EX32#および
EX16#)に直接接続される。システム制御回路１４は、8
ビットのMicro Channel拡張カードを８ビットのFamily
I拡張カードであるとみなす。しかし、システム制御回
路１４は、依然として、拡張カード２０に、START#信
号，CMD#信号，およびFamilyI制御信号を供給するた
め、その結果、インターフェース変換論理回路２８は、
START#信号およびCMD#信号を用いて、16ビット転送およ
び32ビット転送を制御するのと同じように、8ビット転
送を制御する。

【００４０】CD DS16#信号，CD DS32#信号，およびCD S
FDBK#信号はまた、NANDゲート９８に供給される。NAND
ゲート９８の出力は、フロー・レジスタ１００に供給さ
れ、フロー・レジスタ１００はSTART#の立上りエッジで
スレーブ・アクティブ信号(SLAVE ACTIVE)をラッチす
る。SLAVE ACTIVE信号は、アダプタ２２に、進行中の転
送シーケンスに拡張カード２０が応答しているか否かを
示すものである。SLAVEACTIVE信号は、S0#,S1#,およびC
MD#がNANDゲート１０２によって検出されてインアクテ
ィブになると、リセットされる。

【００４１】システム制御回路１４は、CMD#信号をアク
ティブにして、データ転送を完了する。拡張カード２０
はまた、CMD#信号を用いて、データ転送が完了したこと
を表わす。しかし、Micro ChannelアーキテクチャのCMD
#信号のタイミングは、EISAのCMD#信号のタイミングと
異なる。インターフェース変換論理回路２８は、EISAの
CMD#信号のタイミングを調節して、Micro Channelアー
キテクチャのCMD#信号を供給する。Micro Channelアー
キテクチャのCMD#信号は、ADL#信号がNANDゲート１０４
によって検出されてインアクティブになると、EISAのCM
D#信号とEISAレディ信号がエッジ・ラッチ１０６とNAND
ゲート１０８によって検出されてEISAのCMD#信号とEISA
レディ信号がBCLKの立上りでアクティブになるまで、送
出される。エッジ・ラッチ１０６は、NANDゲート１０４
の一方の入力を与える。データ転送に要する時間は、ア
クティブ・チャネル・レディ信号(CD CHRDY)をNANDゲー
ト１０８に与えることによって、延長することができ
る。Micro ChannelのCD CHRDY信号は、EISAのEXRDY信号
に応答するので、その結果、2つの信号(CD CHRDY信号と
EXRDY信号）は直接接続される。

【００４２】データ転送制御回路３４は、読出し／書込
みフロー・レジスタ１１０を有しており、読出し／書込
みフロー・レジスタ１１０は、START#信号の立下りでW-
R信号をラッチし、READ信号およびWRITE信号を供給す
る。READ信号およびWRITE信号は、初期化回路３０に供
給され、転送が読出し動作なのか書込み動作なのかを指
示する。フロー・レジスタ１１０は、READ信号およびWR
ITE信号を、全ての転送シーケンスを通じて供給する。

【００４３】他の実施例も可能である。例えば、インタ
ーフェース変換論理回路２８は、システム・ボード１２
あるいは拡張カード２０のどちらかに組み込むこともで
きる。この場合、第1の接続装置は、第1のアーキテクチ
ャをインターフェース変換論理回路２８に一体的に接続
するのに使用され、第2の接続装置は、第2のアーキテク
チャとの接続を可能にするのに使用される。

【図面の簡単な説明】

【図１】本発明のコンピュータ・システムのブロック線
図である。

【図２】本発明のスレーブ・アダプタのブロック線図で
ある。

【図３】図２のスレーブ・アダプタの初期化回路の略回
路図である。

【図４】図２のスレーブ・アダプタのアドレス翻訳回路
の略回路図である。

【図５】図２のスレーブ・アダプタのデータ転送制御回
路の略回路図である。

【図６】図２のスレーブ・アダプタのタイミングを示す
図である。

【符号の説明】

１０コンピュータ・システム１２システム・ボード１４システム制御回路１６バス１８拡張スロット２０，２１拡張カード２２アダプタ２４，２６コネクタ２８インターフェース変換論理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ホワード・トーマス・オルノウイッチアメリカ合衆国ニューヨーク州エンドウェルトゥワイライトドライブ 2922 (56)参考文献特開昭62−194566（ＪＰ，Ａ) 特開昭57−34232（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第1データ情報、複数の第1アドレス・ビッ
トおよび読取りまたは書込み対象のバイトを示すバイト
・イネーブル信号を含む第1アドレス情報ならびに第1制
御情報を有する第1バス・アーキテクチャを持つコンピ
ュータ・システムと、第2データ情報、前記第1アドレス
・ビットより多い複数の第2アドレス・ビットを含む第2
アドレス情報および第2制御情報を有する、前記第1バス
・アーキテクチャとは異なる第2バス・アーキテクチャ
を持つスレーブ要素との間でデータを転送する装置であ
って、前記第1バス・アーキテクチャに対応する第1コネクタ
と、前記第2バス・アーキテクチャに対応する第2コネクタ
と、前記第1コネクタおよび前記第2コネクタの間に電気的に
接続された変換回路と、前記第1コネクタに電気的に接続され前記コンピュータ
・システムに前記第1バス・アーキテクチャの存在を識
別する信号を与え且つ前記スレーブ要素が前記コンピュ
ータ・システムに第2バス・アーキテクチャ識別情報を
与えることを可能ならしめる識別回路とを具備し、前記変換回路は、前記第1データ情報、前記第1アドレス情報および前記第
1制御情報をそれぞれ前記第2データ情報、前記第2アド
レス情報および前記第2制御情報に変換する手段と、前記第2データ情報、前記第2アドレス情報および前記第
2制御情報をそれぞれ前記第1データ情報、前記第1アド
レス情報および前記第1制御情報に変換する手段と、前記第1アドレス情報の前記第1アドレス・ビットおよび
前記バイト・イネーブル信号を用いて第2アドレスを合
成する手段とを有することを特徴とするデータ転送装
置。