JPS61292766A - デ−タ入力方式 - Google Patents
デ−タ入力方式Info
- Publication number
- JPS61292766A JPS61292766A JP60134774A JP13477485A JPS61292766A JP S61292766 A JPS61292766 A JP S61292766A JP 60134774 A JP60134774 A JP 60134774A JP 13477485 A JP13477485 A JP 13477485A JP S61292766 A JPS61292766 A JP S61292766A
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- Japan
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- data
- bus
- bit
- signal
- bit data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ入力方式に関し、特にＦＩＦＯ（ファー
スト・イン・ファースト・アクト）メモリへのデータ入
力方式に関する。
スト・イン・ファースト・アクト）メモリへのデータ入
力方式に関する。
従来、ＦＩＦＯメモリはキューメモリ等として知られて
お夛、データのまち合せや順序制御を行なうために主と
して使用されている。かかるＦＩＦＯメそりのデータ・
バス幅がシステムのデータ・バス幅と比べて小さいよう
なデータ処理装置において、ＦＩＦＯメモリにデータ入
力を行なう場合には、データを入力する側がデー夕の分
割等に関する管理を行ない、定められた順序でＦＩＦＯ
に対し分割したデータを入力するという方式を採ってい
た。例えば、１６ビツト幅のバスに８ビ。
お夛、データのまち合せや順序制御を行なうために主と
して使用されている。かかるＦＩＦＯメそりのデータ・
バス幅がシステムのデータ・バス幅と比べて小さいよう
なデータ処理装置において、ＦＩＦＯメモリにデータ入
力を行なう場合には、データを入力する側がデー夕の分
割等に関する管理を行ない、定められた順序でＦＩＦＯ
に対し分割したデータを入力するという方式を採ってい
た。例えば、１６ビツト幅のバスに８ビ。
ト幅のＦＩＦＯメモリが接続されていて、１６ビツトＣ
ＰＵがバス・マスタとしてＦＩＦＯメモリにデータ転送
を行なう場合には、はじめに１６ビ、ト・データの下位
８ビツトをＦＩＦＯメモリに□入力し、次いで上位８ビ
ツトをデータの下位８ビツトの位置までシフトした後に
バス転送したＰＩＦＯメモリに書き込むという方式が採
られている。
ＰＵがバス・マスタとしてＦＩＦＯメモリにデータ転送
を行なう場合には、はじめに１６ビ、ト・データの下位
８ビツトをＦＩＦＯメモリに□入力し、次いで上位８ビ
ツトをデータの下位８ビツトの位置までシフトした後に
バス転送したＰＩＦＯメモリに書き込むという方式が採
られている。
上述した方式ではデータを入力する側がデータを分割し
て転送しなければならないため、処理が複雑になシ処理
効率が低下するとともに、分割したデータをＦＩＦＯメ
モリへ入力するのに分割個数と同じ回数だけバスを使用
してデータを入力する必要があるためにバスの使用効率
が低下するという欠点がある。
て転送しなければならないため、処理が複雑になシ処理
効率が低下するとともに、分割したデータをＦＩＦＯメ
モリへ入力するのに分割個数と同じ回数だけバスを使用
してデータを入力する必要があるためにバスの使用効率
が低下するという欠点がある。
本発明によるデータ転送方式は、データ入力要求信号に
応答し、データ入力終了信号を発生し、ｎビ、ト幅のデ
ータ・バスが接続可能なＦＩＦＯ（ｆｉｒｓｔ−ｉｎ
ｆｉｒｓｔ−ｏｕｔ）メモリを使用するデータ処理装
置において、（ｍ＞ｎ）ビット幅のデータ・ラッチと、
ｍビット幅のデータをｎビ、ト幅のデータバスに分割出
力するデータ・マルチプレクサと、前記ｍビット幅の２
．チおよび前記データ・マルチプレクサを、前記データ
入力要求信号および前記データ入力終了信号を参照し制
御する制御回路とを設け、入力されたｍビット幅のデー
タを一度ラッチし、ラッチしたｍビット幅のデータをＦ
ＩＦＯメモリからの前記データ入力終了信号に応答し１
．その都度ｎビット幅のデータバスを介してＦＩＦＯメ
モリに書き込むようにしたものである。
応答し、データ入力終了信号を発生し、ｎビ、ト幅のデ
ータ・バスが接続可能なＦＩＦＯ（ｆｉｒｓｔ−ｉｎ
ｆｉｒｓｔ−ｏｕｔ）メモリを使用するデータ処理装
置において、（ｍ＞ｎ）ビット幅のデータ・ラッチと、
ｍビット幅のデータをｎビ、ト幅のデータバスに分割出
力するデータ・マルチプレクサと、前記ｍビット幅の２
．チおよび前記データ・マルチプレクサを、前記データ
入力要求信号および前記データ入力終了信号を参照し制
御する制御回路とを設け、入力されたｍビット幅のデー
タを一度ラッチし、ラッチしたｍビット幅のデータをＦ
ＩＦＯメモリからの前記データ入力終了信号に応答し１
．その都度ｎビット幅のデータバスを介してＦＩＦＯメ
モリに書き込むようにしたものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のシステム構成を示すブロッ
ク図である。１はＦＩＦＯメモリ、２は１６ビ、ト・デ
ータのう、チと分割された８ビツト・データの上位８ビ
、トまたは下位８ビツトの選択を制御する制御回路、３
はデータ・マルチプレクサ、４は１６ビ、７トのラッチ
を示す。また、１１は１６ビツト幅のデータ・バス、１
２は８ビ、ト幅のデータ・バスを示す。２１はバスｌｌ
上の１６ビ、ト・データの転送を要求する外部（例えば
、データ転送元のＣＰＵ）からの信号、２２はバス１２
上の８ビツト・データの入力ｙＦＩＦＯメモリに対して
要求する信号、２３はバス１２上の８ビツト・データの
ＦＩＦＯへの入力が終了したことを示す信号、また３１
は１６ビノト・ラッチ４へのう、チｅストローブ信号、
３２はマルチプレクサ３からバス１２上に出力されるべ
き８ビ、ト分のデータを選択する選択信号を示す。
ク図である。１はＦＩＦＯメモリ、２は１６ビ、ト・デ
ータのう、チと分割された８ビツト・データの上位８ビ
、トまたは下位８ビツトの選択を制御する制御回路、３
はデータ・マルチプレクサ、４は１６ビ、７トのラッチ
を示す。また、１１は１６ビツト幅のデータ・バス、１
２は８ビ、ト幅のデータ・バスを示す。２１はバスｌｌ
上の１６ビ、ト・データの転送を要求する外部（例えば
、データ転送元のＣＰＵ）からの信号、２２はバス１２
上の８ビツト・データの入力ｙＦＩＦＯメモリに対して
要求する信号、２３はバス１２上の８ビツト・データの
ＦＩＦＯへの入力が終了したことを示す信号、また３１
は１６ビノト・ラッチ４へのう、チｅストローブ信号、
３２はマルチプレクサ３からバス１２上に出力されるべ
き８ビ、ト分のデータを選択する選択信号を示す。
１６ビツトφバス１１上にデータを出力して外部から転
送要求信号２１を入力すると、制御回路２はラッチ・ス
トローブ信号３１を出力してラッチ４に１６ビツト・デ
ータをランチさせる。次いで、制御回路２は８ビツト・
バス１２上に出力される８ビ、ト分のデータを選択する
制御信号３２を出力し、さらにＦＩＦＯメモリ１に対し
バス１２上に出力されている８ビ、ト・データの入力要
求信号２２を送る。このときバス１２上には、ラッチ４
によシラッテされている１６ビ、ト・データのうちマル
チプレクサ３によって選択された８ビ、ト分のデータが
出力されている。ＦＩＦＯメモリ１は入力要求信号２２
に従ってバス１２上の８ビ、ト・データを入力すると入
力が終了したことを示す信号２３を制御回路２に送る。
送要求信号２１を入力すると、制御回路２はラッチ・ス
トローブ信号３１を出力してラッチ４に１６ビツト・デ
ータをランチさせる。次いで、制御回路２は８ビツト・
バス１２上に出力される８ビ、ト分のデータを選択する
制御信号３２を出力し、さらにＦＩＦＯメモリ１に対し
バス１２上に出力されている８ビ、ト・データの入力要
求信号２２を送る。このときバス１２上には、ラッチ４
によシラッテされている１６ビ、ト・データのうちマル
チプレクサ３によって選択された８ビ、ト分のデータが
出力されている。ＦＩＦＯメモリ１は入力要求信号２２
に従ってバス１２上の８ビ、ト・データを入力すると入
力が終了したことを示す信号２３を制御回路２に送る。
制御回路２は入力終了信号２３を検出すると制御信号３
２を出力しマルチプレクサ３が選択する８ビツト分のデ
ータを切９替える。次いで、再び制御回路２はＦＩＦＯ
メモリ１に対しバス１２上に出力されている８ビツト・
データの入力要求信号２２を出力する。以上のようにし
て１６ピツト・データを８ビツトずつのデータに分割し
てＦＩＦＯメモリに書き込む。第２図は各制御信号のタ
イミングを示したタイミング・チャートでるる。
２を出力しマルチプレクサ３が選択する８ビツト分のデ
ータを切９替える。次いで、再び制御回路２はＦＩＦＯ
メモリ１に対しバス１２上に出力されている８ビツト・
データの入力要求信号２２を出力する。以上のようにし
て１６ピツト・データを８ビツトずつのデータに分割し
てＦＩＦＯメモリに書き込む。第２図は各制御信号のタ
イミングを示したタイミング・チャートでるる。
上述したように、ラッチ４に瞥き込まれた１６ビ、・ト
・データはＦＩＦＯメモリのデータ入力終了信号を検出
する度ごとに８ビ、トずつのデータに分割され、順次Ｆ
ＩＦＯメモリに書き込まれる。
・データはＦＩＦＯメモリのデータ入力終了信号を検出
する度ごとに８ビ、トずつのデータに分割され、順次Ｆ
ＩＦＯメモリに書き込まれる。
以上説明したように本発明は、ＦＩＦＯメモリの制御信
号を利用してデータ幅の変換機能をハードウェア化する
ことによシ、バスのアクセス回数の低減をはかシバス使
用効率を改讐するとともにデータ入力側のデータ分割に
かかる処理を低減させることが可能である。また本人力
方式によれば、データ幅の変換に要する時間はＦＩＦＯ
の入力速度のみによって決まシ１、非同期のＦＩＦＯを
使用した場合には非常に高速なデータ幅の変換も可能で
ある。
号を利用してデータ幅の変換機能をハードウェア化する
ことによシ、バスのアクセス回数の低減をはかシバス使
用効率を改讐するとともにデータ入力側のデータ分割に
かかる処理を低減させることが可能である。また本人力
方式によれば、データ幅の変換に要する時間はＦＩＦＯ
の入力速度のみによって決まシ１、非同期のＦＩＦＯを
使用した場合には非常に高速なデータ幅の変換も可能で
ある。
第１図は本発明を用いた一実施例のシステムの構成を示
すブロック図である。 １・・・・・・ＦＩＦＯ１２・・−・・・データ選択制
御回路、３・・・・・・データ・マルチプレクサ、４・
・・・・・１６ビ。 ト・ラッチ、１１・・・・・・１６ビツト・バス、１２
・−・８ビ、ト・バス、２１・・・・・・外部からの１
６ビツト・データ入力要求信号、２２・・・・・−８ビ
ツト・データの入力要求信号、２３・・・・・・データ
入力終了信号、３１・・・・・・１６ビ、ト・う、チの
書き込みストローブ信号、３２・・・・・・マルチプレ
クサのデータ選択制御信号。 第２図は第１図で示した一実施例における各信号のタイ
ミングを示すタイミング・チャートである。 １１ 二×＝ニニニニニニニ：：ニニニニニニ一一一
一＝２１ □”：、ニー−−ＥＥ二二二二二二ニニニ
ニニニ＝Ｘ第２図
すブロック図である。 １・・・・・・ＦＩＦＯ１２・・−・・・データ選択制
御回路、３・・・・・・データ・マルチプレクサ、４・
・・・・・１６ビ。 ト・ラッチ、１１・・・・・・１６ビツト・バス、１２
・−・８ビ、ト・バス、２１・・・・・・外部からの１
６ビツト・データ入力要求信号、２２・・・・・−８ビ
ツト・データの入力要求信号、２３・・・・・・データ
入力終了信号、３１・・・・・・１６ビ、ト・う、チの
書き込みストローブ信号、３２・・・・・・マルチプレ
クサのデータ選択制御信号。 第２図は第１図で示した一実施例における各信号のタイ
ミングを示すタイミング・チャートである。 １１ 二×＝ニニニニニニニ：：ニニニニニニ一一一
一＝２１ □”：、ニー−−ＥＥ二二二二二二ニニニ
ニニニ＝Ｘ第２図
Claims (1)
- データ入力要求信号に応答してデータを入力し、その
後データ入力終了信号を発生する機能をもたせたｎビッ
ト幅のＦＩＦＯメモリの前段にｍ（ｍ＞ｎ）ビット幅の
データ・ラッチと、ｍビット幅のデータをｎビット幅の
データに分割出力するデータ・マルチプレクサとを設け
、前記ラッチにラッチしたｍビット幅のデータを前記Ｆ
ＩＦＯメモリからの前記データ入力終了信号に応答して
前記マルチプレクサを介してｎビット幅のデータに分割
して前記ＦＩＦＯメモリに書き込むようにしたことを特
徴とするデータ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134774A JPS61292766A (ja) | 1985-06-20 | 1985-06-20 | デ−タ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134774A JPS61292766A (ja) | 1985-06-20 | 1985-06-20 | デ−タ入力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292766A true JPS61292766A (ja) | 1986-12-23 |
Family
ID=15136247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134774A Pending JPS61292766A (ja) | 1985-06-20 | 1985-06-20 | デ−タ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339107A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | パフォーマンス・モニタ回路 |
-
1985
- 1985-06-20 JP JP60134774A patent/JPS61292766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339107A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | パフォーマンス・モニタ回路 |
| JP4504737B2 (ja) * | 2004-05-26 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | パフォーマンス・モニタ回路 |
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