JPH03209544A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ制御回路に関し、特にデータのビット幅
が広いコンピュータシステムにおいて利用されるメモリ
制御回路に関する。

従来技術 いわゆるマイコンシステムにおける汎用ＣＰＵ（中央処
理装置）のデータ幅は、４ビツト、８ビツト、１６ビツ
トと拡張されてきており、近年では３２ビツトのＣＰＵ
が普及してきている。

これに伴い、使用されるメモリデバイスのデータ幅も４
ビツト、８ビツト、１６ビツトと拡張されてきているが
、現在８ビツトのものが最も普及している。

そのため、たとえば１６ビツトのＣＰＵを用いたシステ
ムで８ビツト／バイトのメモリデバイスを使用すること
はそれほど珍しくない。

上記のようなシステムでは複数個のメモリデバイスを並
列に接続して使用していた。すなわち、１ワードのデー
タを幾つかに分割し、夫々のメモリデバイスに対して並
列にライトあるいはリードを行う方法がとられていた。

このような従来の１６ビツト、３２ビツトおよびそれ以
上の多ビットのＣＰＵで８ビツトのメモリデバイスを使
用するシステムでは、そのメモリデバイスを並列に接続
し、夫々のメモリデバイス１；１ワードのデータを分割
して読み書きする方法をとっていたので、１ワードのビ
ット数が増加すると、それに比例してメモリデバイスの
数も増加するため、コストおよび実装スペースが増加す
るという欠点がある。

また、プログラムＲＯＭ　（リードオンリメモリ）の場
合、１ワ一ド分のデータを分割して夫々のメモリデバイ
スに書込まなければならないため、１個のメモリデバイ
スに書込む場合に比べて手間がかかるという欠点がある
。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ビット数の多いマイコンシステムでメモ
リを構築する場合、単一のメモリデバイスを用いて構成
することかできるメモリ制御回路の提供を目的とする。

発明の構成 本発明によるメモリ制御回路は、上位装置からの論理ア
ドレスを連続する第１および第２の物理アドレスに変換
するアドレス変換手段と、前記連続する第１および第２
の物理アドレスによりメモリから読出されたデータを各
々保持する第１および第２の保持手段と、前記連続する
第１および第２の物理アドレスに応じて前記メモリから
読出されたデータを前記第１および第２の保持手段のい
ずれに保持させるかを制御する制御手段とを有し、前記
連続する第１および第２の物理アドレスにより前記メモ
リから読出されたデータを前記第１および第２の保持手
段を介して一つのデータとして前記上位装置に送出する
ようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＣＰＵ６は１ワードが１６ビツトのデ
ータ幅であり、メモリ７は８ビツトのデータ幅である。

また、メモリ７内の偶数アドレスには１ワードにおける
下位バイトのデータが貯えられ、奇数アドレスには１ワ
ードにおける上位バイトのデータが貯えられている。

アドレス変換回路１はＣＰＵ６から出力された論理アド
レス１００を、メモリ７をアクセスするための物理アド
レス１０２に変換して出力する。

その場合、１６ビツトのデータ幅のＣＰＵ６て８ビツト
のデータ幅のメモリデバイスを使用するため、アドレス
変換回路１はＣＰＵ６から出力される論理アドレス１０
０にサブアドレスビット１０３を１ビツト付加して物理
アドレス１０２に変換する。

すなわち、ＣＰＵ６から出力される論理アドレス１００
を連続する偶数の物理アドレス１０２と奇数の物理アド
レス１０２とに変換してメモリ７に出力することになる
。

データ保持回路２，３はメモリ７から出力されたメモリ
出力１０７を、保持制御回路４から出力される保持信号
１０５，１．０６によって夫々取込む。

保持制御回路４はＣＰＵ６からのメモリリード信号１０
１と、アドレス変換回路１からのサブアドレスビット１
０３と、クロック発生回路５からのクロック信号１０４
とに応じて保持信号１０５．１０６をデータ保持回路２
，３に出力する。

すなわち、保持制御回路４はサブアドレスビット１０３
が“０”のときには保持信号１０５に“１”を出力し、
サブアドレスビット１０３が′１”のときには保持信号
１０Ｂに“１”を出力する。

クロック発生回路５はクロック信号１０４を発生し、ア
ドレス変換回路１と保持制御回路４とに夫々出力する。

第２図は本発明の一実施例の動作を示すタイミングチャ
ートである。これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。

ＣＰＵ６から論理アドレス１００が出力され、メモリリ
ード信号１０１がアクティブになると、アドレス変換回
路１はクロック信号１０４の最初の立上がり（第２図Ｔ
１点）に同期してサブアドレスビット１０３に“０”を
出力し、下位バイトのデータのアドレスを出力する。

これにより、メモリ７は論理アドレス１００が示す１ワ
ードの中の下位バイトのデータを出力する。

メモリ７から出力された下位バイトのデータは、クロッ
ク信号１０４の次の立上がり（第２図Ｔ２点）に同期し
て、保持制御回路４からの保持信号１０５によりデータ
保持回路２に保持され、データ保持出力１０８として出
力される。

クロック信号１０４の次の立上がり（第２図Ｔ３点）に
なると、アドレス変換回路１はその立上がりに同期して
サブアドレスビット１０８に“１”を出力し、上位バイ
トのデータのアドレスを出力する。

これにより、メモリ７は論理アドレス１００が示す１ワ
ードの中の上位バイトのデータを出力する。

メモリ７から出力された上位バイトのデータは、クロッ
ク信号＋０４の次の立上がり（第２図Ｔ４点）に同期し
て、保持制御回路４からの保持信号１０６によりデータ
保持回路３に保持され、データ保持出力１０９として出
力される。

ＣＰＵ６はデータ保持回路２，３からのデータ保持出力
１０８，１０９をメモリリード信号１０１の立上がり（
第２図Ｔ５点）で読込む。

よって、１６ビツト分のデータがｌサイクルで読込まれ
ることになる。

このように、ＣＰＵ６からの論理アドレス１００をアド
レス変換回路１で下位バイトのデータのアドレスと上位
バイトのデータのアドレスとに変換し、これら下位バイ
トのデータのアドレスと上位バイトのデータのアドレス
とによってメモリ７から読出されたデータを保持制御回
路４からの保持信号１０５，１０６により夫々データ保
持回路２．３に保持し、データ保持回路２，３に保持さ
れたデータを一つのデータとしてＣＰＵ６に送出するよ
うにすることによって、ビット数の多いマイコンシステ
ムにおいてメモリを構築する場合に、単一のメモリデバ
イスを用いて構成することができる。

よって、単一のメモリデバイスを用いて構成するので、
］ワードのビット数が増加してもコストおよび実装スペ
ースが増加することなく、またデータの書込みに手間も
かからない。

尚、本発明の一実施例ではＣＰＵ６のデータ幅を１６ビ
ツトとしたが、データ幅が３２ビツトおよびそれ以上の
多ビットのＣＰＵの場合にも適用できるのは明白であり
、これに限定されない。

発明の詳細 な説明したように本発明によれば、上位装置からの論理
アドレスを連続する第１および第２の物理アドレスに変
換し、これら連続する第１および第２の物理アドレスに
よりメモリから読出されたデータを第１および第２の保
持手段を介して一つのデータとして上位装置に送出する
ようにすることによって、ビット数の多いマイコンシス
テムでメモリを構築する場合、単一のメモリデバイスを
用いて構成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
トである。 主要部分の符号の説明 １・・・・・・アドレス変換回路 ２．３・・・・・・データ保持回路 ４・・・・・・保持制御回路 ６・・・・・・ＣＰＵ ７・・・・・・メモリ

Claims (1)

【特許請求の範囲】
1. （１）上位装置からの論理アドレスを連続する第１およ
   び第２の物理アドレスに変換するアドレス変換手段と、
   前記連続する第１および第２の物理アドレスによりメモ
   リから読出されたデータを各々保持する第１および第２
   の保持手段と、前記連続する第１および第２の物理アド
   レスに応じて前記メモリから読出されたデータを前記第
   １および第２の保持手段のいずれに保持させるかを制御
   する制御手段とを有し、前記連続する第１および第２の
   物理アドレスにより前記メモリから読出されたデータを
   前記第１および第２の保持手段を介して一つのデータと
   して前記上位装置に送出するようにしたことを特徴とす
   るメモリ制御回路。