JPS61220042A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS61220042A JPS61220042A JP6147985A JP6147985A JPS61220042A JP S61220042 A JPS61220042 A JP S61220042A JP 6147985 A JP6147985 A JP 6147985A JP 6147985 A JP6147985 A JP 6147985A JP S61220042 A JPS61220042 A JP S61220042A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- cpu
- address
- clock
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＰＵとメモリ間のデータ転送を高速に行な
わせしめるメモリアクセス制御方式に関する。
わせしめるメモリアクセス制御方式に関する。
ＣＰＵ （Ｃ＠ｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎ
ｉｔ ）の性能は、メモリのスピードに大きく左右され
る。ＣＰＵがメモリから命令又はデータを読み取るスピ
ード、及びメモリにデータを書込むスピードが速ければ
、それだけＣＰＵの処理速度は向上する。
ｉｔ ）の性能は、メモリのスピードに大きく左右され
る。ＣＰＵがメモリから命令又はデータを読み取るスピ
ード、及びメモリにデータを書込むスピードが速ければ
、それだけＣＰＵの処理速度は向上する。
１回のメモリサイクル（４クロ、りから成る）でＣＰＵ
がメモリから読取るデータは１番地のみで、そのピット
数はデータバス（ＤＡＴＡ ）によって決まる。一般的
によく使用されている１６ビツトマイクロプロセツサは
、そのデータバスが８ピツトないし１６ビツト幅となっ
ている。データバスが８ピツト幅の場合、１回のメモリ
サイクルで、ＣＰＵは２バイト（＝１６ビツト）のデー
タを読み取ることができる。データバスのビット数を多
くすることは、それだけＣＰＵとメモリとの間で、１回
のメモリサイクル毎のデータ転送量が増加するので、Ｃ
ＰＵの処理速度が速くなる、しかしデータバスのビット
数を多くすることは、それだけハードウェア量も多くな
り、又１チ、デマイクログロセ、すの場合、そのノ臂ッ
ケージのビン数の増加を招くという欠点がある。
がメモリから読取るデータは１番地のみで、そのピット
数はデータバス（ＤＡＴＡ ）によって決まる。一般的
によく使用されている１６ビツトマイクロプロセツサは
、そのデータバスが８ピツトないし１６ビツト幅となっ
ている。データバスが８ピツト幅の場合、１回のメモリ
サイクルで、ＣＰＵは２バイト（＝１６ビツト）のデー
タを読み取ることができる。データバスのビット数を多
くすることは、それだけＣＰＵとメモリとの間で、１回
のメモリサイクル毎のデータ転送量が増加するので、Ｃ
ＰＵの処理速度が速くなる、しかしデータバスのビット
数を多くすることは、それだけハードウェア量も多くな
り、又１チ、デマイクログロセ、すの場合、そのノ臂ッ
ケージのビン数の増加を招くという欠点がある。
本発明は上記欠点に鑑みてなされたものであり、ＣＰＵ
とメモリ間のデータ転送でそれが連続アドレスであれば
、以降のデータ転送からアドレスデータ及びＲ＠ａｄ／
Ｗｒｉｔ・信号の生成の手間を省くことくより、ＣＰＵ
とメモリ間のデータバス幅を太き（することな（ＣＰＵ
の処理速度の向上をはかりたメモリアクセス制御方式を
提供することを目的とする。
とメモリ間のデータ転送でそれが連続アドレスであれば
、以降のデータ転送からアドレスデータ及びＲ＠ａｄ／
Ｗｒｉｔ・信号の生成の手間を省くことくより、ＣＰＵ
とメモリ間のデータバス幅を太き（することな（ＣＰＵ
の処理速度の向上をはかりたメモリアクセス制御方式を
提供することを目的とする。
本発明は、メモリからデータを読出す際、そのデータは
連続したメモリアドレスから成るケースが極めて多いこ
とく着目し、それが連続アドレスであれば以降のデータ
転送からＣＰＵによるアドレスデータの生成及びＲ＠ａ
ｄ ／Ｗｒｉ ｔｅ信号を出力する手間を省き、高速化
をはかったものである。このため、ＣＰＵがメモリをア
クセスするとき、現在のメモリアドレスに対し次のメモ
リアドレスが連続アドレスであるか否かを判断する手段
を備え、これによって連続アドレスであると判断された
とき、ＣＰＵは、次の連続アドレスに対するアドレスデ
ータを新たに生成せず、最初のメモリアドレスに対する
Ｒ＠ａｄ又はＷｒ ｉ ｔｅ動作を次の連続アドレスに
対して継続させる。
連続したメモリアドレスから成るケースが極めて多いこ
とく着目し、それが連続アドレスであれば以降のデータ
転送からＣＰＵによるアドレスデータの生成及びＲ＠ａ
ｄ ／Ｗｒｉ ｔｅ信号を出力する手間を省き、高速化
をはかったものである。このため、ＣＰＵがメモリをア
クセスするとき、現在のメモリアドレスに対し次のメモ
リアドレスが連続アドレスであるか否かを判断する手段
を備え、これによって連続アドレスであると判断された
とき、ＣＰＵは、次の連続アドレスに対するアドレスデ
ータを新たに生成せず、最初のメモリアドレスに対する
Ｒ＠ａｄ又はＷｒ ｉ ｔｅ動作を次の連続アドレスに
対して継続させる。
そして連続アドレスに対する動作をメモリに指示し、連
続アドレスに対するアクセスが終了した時点でメモリに
対するＲ・ａｄ又はＷｒ ｉ ｔ・動作を完了させる。
続アドレスに対するアクセスが終了した時点でメモリに
対するＲ・ａｄ又はＷｒ ｉ ｔ・動作を完了させる。
このことによりＣＰＵの処理速度の向上がはかれる。
以下図面を使用して本発明実施例につき詳細に説明する
。第１図は本発明の実施例を示す！ロック図である。図
において、１はＣＰＵ、！’はメモリであり、ＣＰＵＪ
は、通常使用される、１チツプのマイクロプロセッサ（
１個の半導体にＣＰＵの全機能が集積されている）を例
示している。ＣＰＵ １は外部から供給されるクロック
信号（ＣＬＫ） Ｋ同期して動作する。
。第１図は本発明の実施例を示す！ロック図である。図
において、１はＣＰＵ、！’はメモリであり、ＣＰＵＪ
は、通常使用される、１チツプのマイクロプロセッサ（
１個の半導体にＣＰＵの全機能が集積されている）を例
示している。ＣＰＵ １は外部から供給されるクロック
信号（ＣＬＫ） Ｋ同期して動作する。
ＣＰＵ １とメモリ２のインタフェース信号はアドレス
バス（ＡＤＤ） 、データバス（ＤＡＴＡ）、メモリラ
イト信号（ｍ）、メモリリード信号から成る。メモリサ
クセッシ、ン信号（ＭＥＭＳ ）はＣＰＵ １がメモリ
２の連続番地をアクセスする時に用いる信号であり、本
発明にて新たに付加される信号線である。
バス（ＡＤＤ） 、データバス（ＤＡＴＡ）、メモリラ
イト信号（ｍ）、メモリリード信号から成る。メモリサ
クセッシ、ン信号（ＭＥＭＳ ）はＣＰＵ １がメモリ
２の連続番地をアクセスする時に用いる信号であり、本
発明にて新たに付加される信号線である。
第２図は本発明実施例の動作を示すタイミングチャート
である０図中、示された信号名は第１図におけるそれと
同様のものとする。比較対照の意味で第３図に従来例に
おけるタイミングチャートを示した。
である０図中、示された信号名は第１図におけるそれと
同様のものとする。比較対照の意味で第３図に従来例に
おけるタイミングチャートを示した。
以下、本発明実施例の動作につき第２図に示したタイミ
ングチャートを参照しながら詳細に説明する。
ングチャートを参照しながら詳細に説明する。
図の前半のメモリサイクルは５クロツク（Ｔ１〜７．）
で連続したメモリ番地のデータを２回読出している。後
半のメモリサイクルは４クロ、りで従来例の場合と同様
、１回のサイクルでデータを１回読出している。即ち、
ＣＰＵＪはメモリ２の番地を指示するため、そのアドレ
スデータをアドレスバス（ＡＤＤ）を介してメモ、す２
に送る。データバス（ＤＡＴＡ ）は、双方向性パスで
あり、メモリ２から読出されたデータをＣＰＵ １へ、
逆Ｋ ＣＰＵ １からメモリ２に書込むデータを送るの
に使用される。メモリライト信号（ＭＩ］＃）は、ＣＰ
Ｕ１からメモリ２にデータを書込時に″″Ｌｏｗ’Ｌｏ
ｗ’レベルモリリード信号（ＭＥＭＲ）は、メモリ２か
らｃｐｖ ｉヘデータ読出す時に“Ｌｏｗ”レベルとな
る。
で連続したメモリ番地のデータを２回読出している。後
半のメモリサイクルは４クロ、りで従来例の場合と同様
、１回のサイクルでデータを１回読出している。即ち、
ＣＰＵＪはメモリ２の番地を指示するため、そのアドレ
スデータをアドレスバス（ＡＤＤ）を介してメモ、す２
に送る。データバス（ＤＡＴＡ ）は、双方向性パスで
あり、メモリ２から読出されたデータをＣＰＵ １へ、
逆Ｋ ＣＰＵ １からメモリ２に書込むデータを送るの
に使用される。メモリライト信号（ＭＩ］＃）は、ＣＰ
Ｕ１からメモリ２にデータを書込時に″″Ｌｏｗ’Ｌｏ
ｗ’レベルモリリード信号（ＭＥＭＲ）は、メモリ２か
らｃｐｖ ｉヘデータ読出す時に“Ｌｏｗ”レベルとな
る。
第３図に示したメモリサイクルは、リード動作（ＣＰＵ
１がメモリ２からデータを読出す）のみを示し【いる
。ライト動作の場合は８ＭｗがＴ、り四、りで”Ｌｏｗ
”レベルになり、Ｔ、クロ、りで再び“Ｈｌｇｈ”レベ
ルになる（ＭＥＭＲは”Ｈｌｇｈ”レベルのまま）。そ
して、データバコ（ＤＡＴＡ ）には、ＣＰＵ １から
のライトデータが杉われ、メモリ２に送られる。ＣＰＵ
１はクロツノ（ＣＬＫ）に同期して動作し、メモリ２
に対する動作もクロ、り（ＣＬＫ）に同期して行なわれ
る。卯３図に示した例は、ＣＰＵＩがメモリ２からデー
タを１回読出すのに、４クロツク（Ｔ、〜Ｔ４）必要と
している。ＴＩのクロ、りでＣＰＵ１はアドレスデータ
をアドレスバス（ＡＤＤ）上に出力する。Ｔ、のクロッ
クでＣＰＵ ＩはＭＥＭＲを“Ｌｏｗ”レベルとし、メ
モリ２にリード動作を指示する。
１がメモリ２からデータを読出す）のみを示し【いる
。ライト動作の場合は８ＭｗがＴ、り四、りで”Ｌｏｗ
”レベルになり、Ｔ、クロ、りで再び“Ｈｌｇｈ”レベ
ルになる（ＭＥＭＲは”Ｈｌｇｈ”レベルのまま）。そ
して、データバコ（ＤＡＴＡ ）には、ＣＰＵ １から
のライトデータが杉われ、メモリ２に送られる。ＣＰＵ
１はクロツノ（ＣＬＫ）に同期して動作し、メモリ２
に対する動作もクロ、り（ＣＬＫ）に同期して行なわれ
る。卯３図に示した例は、ＣＰＵＩがメモリ２からデー
タを１回読出すのに、４クロツク（Ｔ、〜Ｔ４）必要と
している。ＴＩのクロ、りでＣＰＵ１はアドレスデータ
をアドレスバス（ＡＤＤ）上に出力する。Ｔ、のクロッ
クでＣＰＵ ＩはＭＥＭＲを“Ｌｏｗ”レベルとし、メ
モリ２にリード動作を指示する。
Ｔ、のり０．りの終りで、ＣＰＵＪはメモリ２からの読
出しデータを取り込む。そしてＴ４のクロックの始めで
、ＭＥＭＲを″Ｈ１ｇｂ”レベルに設定し、メモリ２の
リード動作を完了させる。
出しデータを取り込む。そしてＴ４のクロックの始めで
、ＭＥＭＲを″Ｈ１ｇｂ”レベルに設定し、メモリ２の
リード動作を完了させる。
ところで、ＣＰＵＩはメモリ２からｒ−夕を読出す場合
、そのデータは連続したメモリアドレスから成る場合が
きわめて多い。従がって、連続したメモリアドレスを効
率良く読出せば、ＣＰＵ Ｊの処理速度は向上すること
になる。本発明はこのことに着目したものであり、第１
図・１ 第２図にその詳細が示されている。
、そのデータは連続したメモリアドレスから成る場合が
きわめて多い。従がって、連続したメモリアドレスを効
率良く読出せば、ＣＰＵ Ｊの処理速度は向上すること
になる。本発明はこのことに着目したものであり、第１
図・１ 第２図にその詳細が示されている。
第２図に示したタイミングチャート中、前半ｊ のメ
モリサイクルについて説明する。このサイクルは通常の
メモリサイクルより１クロツクだけ多く、Ｔ８〜Ｔ、か
ら成る。ＴＩのクロックでＣＰＵ １はアドレスデータ
をアドレスバス（ＡＤＤ ）を介してメモリ２に送る。
モリサイクルについて説明する。このサイクルは通常の
メモリサイクルより１クロツクだけ多く、Ｔ８〜Ｔ、か
ら成る。ＴＩのクロックでＣＰＵ １はアドレスデータ
をアドレスバス（ＡＤＤ ）を介してメモリ２に送る。
Ｔ、のクロ、りでＣＰＵ １は′８凧を”ＬｓＷ”レベ
ルにし、メモリ２にリード動作を指示する。又、同時に
ＭＥＭＳを″Ｌｏｗ”レベルにする。Ｔ、のクロッ・り
の終りで、ＣＰＵ１はメモリ２からの読出しデータ（こ
のデータは、Ｔ１のクロ、りでアドレスバス上に出力さ
れる、ＣＰＵ１かものアドレスデータで指示された番地
の内容である）を取り込む。Ｔ４のクロックの始めで、
ＭＥＭ＄を−Ｈ１ｇｈ“レベルにし、ＣＰＵ １は第１
回目のデータ取り込みを完了したことをメモリ２に指示
する。この段階では、ＭＥＭＲ信号は″”Ｌｏｗ”レベ
ルのままであり、まだメモリ２のリード動作は完了して
いない。Ｔ４のクロ、りの中間で、ＭＥＭＳを再び＠″
Ｌｏｗ”レベルにし、メモリ２に対して次の番地（第１
回目のデータの番地＋１）を指示する。Ｔ、のクロック
の終りで、ＣＰＵＺは第２＠目のデータを取込む１そし
てＴ、のクロックの始めで、ＭＥＭＲとＭＥＭＳを”Ｈ
ｌｇｈ”しぜルにし、メモリ２のリード動作を完了させ
る。
ルにし、メモリ２にリード動作を指示する。又、同時に
ＭＥＭＳを″Ｌｏｗ”レベルにする。Ｔ、のクロッ・り
の終りで、ＣＰＵ１はメモリ２からの読出しデータ（こ
のデータは、Ｔ１のクロ、りでアドレスバス上に出力さ
れる、ＣＰＵ１かものアドレスデータで指示された番地
の内容である）を取り込む。Ｔ４のクロックの始めで、
ＭＥＭ＄を−Ｈ１ｇｈ“レベルにし、ＣＰＵ １は第１
回目のデータ取り込みを完了したことをメモリ２に指示
する。この段階では、ＭＥＭＲ信号は″”Ｌｏｗ”レベ
ルのままであり、まだメモリ２のリード動作は完了して
いない。Ｔ４のクロ、りの中間で、ＭＥＭＳを再び＠″
Ｌｏｗ”レベルにし、メモリ２に対して次の番地（第１
回目のデータの番地＋１）を指示する。Ｔ、のクロック
の終りで、ＣＰＵＺは第２＠目のデータを取込む１そし
てＴ、のクロックの始めで、ＭＥＭＲとＭＥＭＳを”Ｈ
ｌｇｈ”しぜルにし、メモリ２のリード動作を完了させ
る。
このようＫ ＣＰＵ Ｉがメモリ２の連続アドレスをア
クセスする場合、新たＫ ＣＰＵ １からメモリ２にア
ドレスデータ及びメモリ・リード信号（ＭＥＭＲ）を出
力する手間を省くことによって、高速化するものである
。幸い、メモリ２には、このような応用に適したものが
ある。例えばメモリ２として最も多く用いられているダ
イナミ、りＲＡＭ Ｋは、ニブルモード（ｎ１ｂｂｌｅ
ｍｏｄｅ）と呼ばれる機能を持ったものがある。ニブ
ルモードのダイナミックＲＡＭでは、アドレスを与えて
からそのアドレスのデータを読み出すまでの時間（アク
セスタイム）は比較的時間がかかるが、そのアドレスか
ら連続したデータは極めて高速に読み出せる。ニブルモ
ード付のダイナミ、りＲＡＭでは、指示されたアドレス
のデータのみでなく、そのアドレスと連続した複数のア
ドレス・ データも同時に読み出し、ＲＡＭに内蔵され
た出力段ルシスタにラッチする。連続アドレスのデータ
は、このレジスタにラッチされたデータを選択して出力
するのみであるから高速に読み出せるわけである。
クセスする場合、新たＫ ＣＰＵ １からメモリ２にア
ドレスデータ及びメモリ・リード信号（ＭＥＭＲ）を出
力する手間を省くことによって、高速化するものである
。幸い、メモリ２には、このような応用に適したものが
ある。例えばメモリ２として最も多く用いられているダ
イナミ、りＲＡＭ Ｋは、ニブルモード（ｎ１ｂｂｌｅ
ｍｏｄｅ）と呼ばれる機能を持ったものがある。ニブ
ルモードのダイナミックＲＡＭでは、アドレスを与えて
からそのアドレスのデータを読み出すまでの時間（アク
セスタイム）は比較的時間がかかるが、そのアドレスか
ら連続したデータは極めて高速に読み出せる。ニブルモ
ード付のダイナミ、りＲＡＭでは、指示されたアドレス
のデータのみでなく、そのアドレスと連続した複数のア
ドレス・ データも同時に読み出し、ＲＡＭに内蔵され
た出力段ルシスタにラッチする。連続アドレスのデータ
は、このレジスタにラッチされたデータを選択して出力
するのみであるから高速に読み出せるわけである。
本発明では上述したＲＡＭのレジスタ上のう。
チされている連続アドレスのデータを順番通り選択出力
するためのストローブ信号が必要であるが、このストロ
ーク信号としてメモリチク七レベルから″Ｌｏｗ’レベ
ルになる毎に次の連続番地のデータが選択出力される。
するためのストローブ信号が必要であるが、このストロ
ーク信号としてメモリチク七レベルから″Ｌｏｗ’レベ
ルになる毎に次の連続番地のデータが選択出力される。
ＣＰＵ １はメモリ２からデータを読み出すとき、次の
データが連続したアドレスか否かを判断する。次のデー
タが連続したアドレスの場合、第２図に示したタイミン
グチャート中、前半のメモリサイクルを実行する。次の
データが連続アドレスでない場合、後半のメモリサイク
ル（４クロ、り）を実行する。
データが連続したアドレスか否かを判断する。次のデー
タが連続したアドレスの場合、第２図に示したタイミン
グチャート中、前半のメモリサイクルを実行する。次の
データが連続アドレスでない場合、後半のメモリサイク
ル（４クロ、り）を実行する。
以上は、ＣＰＵ１がメモリ２からデータを読出すリード
動作のみＫついて説明したが、ライト動作も同様、連続
アドレスの高速化は可能である。従来の場合だと、２回
データを読み出すのに４クロツクから成るメモリサイク
ルを２回実行する必要があったものである。これに対し
、本発明では２回データを読出すのに、それが連続アド
レスであれば、５クロツクのメモリサイクルを１回実行
するのみである。連続するアドレスが２以上ある場合に
は、メモリサイクルに更にクロックを挿入して、２アド
レス以上のデータを連続して読出すことも可能となる。
動作のみＫついて説明したが、ライト動作も同様、連続
アドレスの高速化は可能である。従来の場合だと、２回
データを読み出すのに４クロツクから成るメモリサイク
ルを２回実行する必要があったものである。これに対し
、本発明では２回データを読出すのに、それが連続アド
レスであれば、５クロツクのメモリサイクルを１回実行
するのみである。連続するアドレスが２以上ある場合に
は、メモリサイクルに更にクロックを挿入して、２アド
レス以上のデータを連続して読出すことも可能となる。
そうすれば、ＣＰＵ１の性能はさらに向上する。尚、本
発明で対象とするメモリはＲＡＭであってもＲＯＭ （
リードオンリーメモリ）であってもよい。
発明で対象とするメモリはＲＡＭであってもＲＯＭ （
リードオンリーメモリ）であってもよい。
但し、そのメモリは、連続番地が高速にリード、又はラ
イトできる特性を持つことが必要である。
イトできる特性を持つことが必要である。
又、ＣＰＵは１チツグＣＰＵでありても、複数のチ、グ
（半導体素子）から成るＣＰＵであっても、さらにメモ
リ内蔵型のＣＰＵであってもよいことは言う迄もない。
（半導体素子）から成るＣＰＵであっても、さらにメモ
リ内蔵型のＣＰＵであってもよいことは言う迄もない。
以上説明の様に従来、ＣＰＵとメモリ間のデータ転送は
、それが例え連続アドレスであっても１回のデータ転送
毎に１回のメモリサイクルを必要としていたものである
が、本発明によれば、それが連続アドレスであれば以降
（２回目）のデータ転送から、ＣＰＵによるアドレス及
びリード又はライト信号を出す手間を省くことにより高
速化がはかれる。このことによりＣＰＵの処理速度が向
上する。
、それが例え連続アドレスであっても１回のデータ転送
毎に１回のメモリサイクルを必要としていたものである
が、本発明によれば、それが連続アドレスであれば以降
（２回目）のデータ転送から、ＣＰＵによるアドレス及
びリード又はライト信号を出す手間を省くことにより高
速化がはかれる。このことによりＣＰＵの処理速度が向
上する。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャート、第３図は
従来例の動作を示すタイミングチャートである。 １・・・ＣＰＵ、！・・・メモリ。 第１図 第２図 第３図
発明実施例の動作を示すタイミングチャート、第３図は
従来例の動作を示すタイミングチャートである。 １・・・ＣＰＵ、！・・・メモリ。 第１図 第２図 第３図
Claims (1)
- 連続番地の内容を高速アクセス可能なメモリを持つたデ
ータ処理装置において、上記メモリをアクセスする際、
そのメモリアドレスに対し次アドレスが連続するか否か
を判断する手段と、該手段にて連続することが確認され
たとき、上記次アドレスに対するアドレスデータを新た
に生成することなく、先のメモリアドレスに対するアク
セス動作を次アドレスに対しても継続させ、この連続ア
ドレスに対するアクセス動作をメモリに指示する手段と
を有し、連続アドレスに対するアクセスが終了した時点
で上記メモリに対するアクセス動作を完了させることを
特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147985A JPS61220042A (ja) | 1985-03-26 | 1985-03-26 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147985A JPS61220042A (ja) | 1985-03-26 | 1985-03-26 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220042A true JPS61220042A (ja) | 1986-09-30 |
Family
ID=13172247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147985A Pending JPS61220042A (ja) | 1985-03-26 | 1985-03-26 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459448A (en) * | 1987-08-29 | 1989-03-07 | Fujitsu Ltd | High speed transfer system |
| JP2007094835A (ja) * | 2005-09-29 | 2007-04-12 | Nec Electronics Corp | メモリ・コントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786959A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Data transfer control system |
| JPS57162182A (en) * | 1981-03-27 | 1982-10-05 | Fujitsu Ltd | Memory access controlling system |
-
1985
- 1985-03-26 JP JP6147985A patent/JPS61220042A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786959A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Data transfer control system |
| JPS57162182A (en) * | 1981-03-27 | 1982-10-05 | Fujitsu Ltd | Memory access controlling system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459448A (en) * | 1987-08-29 | 1989-03-07 | Fujitsu Ltd | High speed transfer system |
| JP2007094835A (ja) * | 2005-09-29 | 2007-04-12 | Nec Electronics Corp | メモリ・コントローラ |
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