JPH09128957A

JPH09128957A - メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法

Info

Publication number: JPH09128957A
Application number: JP7265973A
Authority: JP
Inventors: Chiiyu Go; ▲チイ▼勇呉; Kokusei Yo; 國成余
Original assignee: GOTAI HANDOTAI KOFUN YUGENKOSHI; GOUTAI HANDOTAI KOFUN YUUGENKO; GOUTAI HANDOTAI KOFUN YUUGENKOUSHI
Current assignee: GOTAI HANDOTAI KOFUN YUGENKOSHI; GOUTAI HANDOTAI KOFUN YUUGENKO; GOUTAI HANDOTAI KOFUN YUUGENKOUSHI
Priority date: 1995-10-13
Filing date: 1995-10-13
Publication date: 1997-05-16
Anticipated expiration: 2015-10-13
Also published as: JP2849804B2

Abstract

(57)【要約】（修正有）【課題】効果的にメモリーデータのアクセス速度を向上
させる。【解決手段】デコードメモリー素子１１のデータを読み
取るインターフェイス回路６において、外部から何回か
に分けて直列的に入力される前記デコードメモリー素子
１１の１アドレス信号を記憶し、かつ同一時間にデコー
ドメモリー素子１１に出力するアドレス記憶回路８と、
デコードメモリー素子１１のデータを一時に記憶するデ
ータ出力緩衝回路１０と、アドレス記憶回路８が同時に
受信できるビット数とデータ出力緩衝回路１０が同時に
出力できるビット数とを設定するビット選択回路９と、
アドレス記憶回路８及びデータ出力緩衝回路１０に入力
される可能化信号とデコードメモリー素子１１に入力さ
れる読み書き信号とを出力する制御回路７とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインターフェイス回
路及びアクセス方法に関し、特に、メモリーアクセスの
インターフェイス回路及びメモリーアクセスの方法に関
する。

【０００２】

【従来の技術】従来、メモリーデータを読み取る方式と
して、直列式と並列式との２種があった。図９は従来
の、直列式でメモリーデータを読み取る回路のブロック
図である。図示の読み取り回路は、シフトレジスタ２
と、デコードメモリー素子３と、出力レジスタ４とを備
えてなり、読み取ろうとするデータはデコードメモリー
素子３に記憶され、このデコードメモリー素子がシフト
レジスタ２及び出力レジスタ４と共に、ピンＡＩＮ，Ｄ
ＯＵＴ，ＣＬＫ及びＣＳ↓（本明細書において、↓はピ
ンのアクティブ入力がＬであることを意味するものとし
て用いる。）を有するＩＣパッケージ１内に配置されて
いる。

【０００３】図１０は図９のタイミングチャートであ
り、以下図９及び図１０に基づいて直列式の読み取り動
作を説明する。

【０００４】ＣＳ↓はＩＣパッケージ１（すなわち、Ｉ
Ｃ１）内に位置された回路を動作状態とする可能化パル
ス（Ｌレベル）を受信し、ＣＬＫピンはタイム・パルス
信号を受信し、ＡＩＮピンはアドレス信号を受信するた
めに使用される。ここに、デコードメモリー素子３の各
アドレスが１４ビットであれば、ＡＩＮピンは、１ビッ
トの直列式で順次１４個のアドレス信号Ａ０−Ａ１３を
受信し、これに伴い、シフトレジスタ２も順次Ａ０−Ａ
１３を受信する。そしてＡ０−Ａ１３が完全に受信され
た後、再度Ａ０−Ａ１３をデコードメモリー素子３に出
力し、これらをデコードメモリー素子３が受信した後、
デコードすると共に、アドレスＡ０−Ａ１３に格納され
たデータＤ０−Ｄ７を出力レジスタ４に出力し、この出
力レジスタ４によりＤ０−Ｄ７を、１ビットずつの直列
式でピンＤＯＵＴを介して出力する。

【０００５】直列式読み取り方式の利点は、デコードメ
モリー素子３を読み取るインターフェイス回路は一本の
アドレスピンと一本のデータ出力ピンしか必要としない
点にある。従って、デコードメモリー素子３のメモリー
容量が拡張された場合、入力アドレスのビット数を増加
すればよく、ＩＣパッケージ１のピン数を変更する必要
がないので、周辺機器のこれに対応するシステム構造を
変更する必要がない。さらにはパッケージのコストを節
約し、メモリーＩＣの制御に必要な信号数を減少するこ
とができる。

【０００６】しかしながら、直列式の読み取り速度は極
めて遅く、１ビット書き込むごとに、又は１データビッ
トを読み取るごとに１クロック分の時間を要し、極めて
時間がかかることから通常は低速のものに応用されてい
た。

【０００７】このほかに、前後２個のアドレス信号のビ
ット差異が大きくない場合、例えば２個の３２ビットの
アドレス信号間で８ビットのみ違う場合には、直列式の
読み取り方法では後のアドレス信号の３２ビット全部を
入力してからでなければ、後のアドレス信号の指すデー
タを読み取ることができず、改変された８ビットのみを
入力することはできない。これは、アドレス信号の入力
及びデータ信号出力が、単一の固定的タイム・パルス信
号（図１０のＣＬＫ）で制御されるため、アドレス信号
が異なるビット数の場合に、外部の周辺制御回路はアド
レスの書き込みとデータ読み出しの時間を調整すること
ができないからである。

【０００８】簡便なメモリーデータ読み取り方法の場合
は、通常読み取られるデータはいずれもデコードメモリ
ー素子内の連続したアドレスに格納され、またたとえ前
後のアドレス信号が非連続的であっても、通常は少数の
ビットしか変化せず、この場合、連続的アドレス信号の
連続的入力又はアドレスビットの差異の極めて少ないア
ドレス信号の入力が多い場合には、直列式の読み取り方
式は速度的に不利である。

【０００９】図１１は従来の、並列式でメモリーデータ
を読み取る回路のブロック図である。図１１はデコード
メモリー素子５を表し、図９と異なる点は、図１１は１
４ビットのアドレス信号が同時にデコードメモリー素子
５に入力され、デコードした後再び同時に前記アドレス
信号が示すアドレスに格納されたデータを出力するた
め、デコードメモリー素子５は１４本のアドレス受信ピ
ンＡ０−Ａ１３、及び８本のデータ出力ピンＤ０−Ｄ７
を具備していなければならず、さらにデコードメモリー
素子５はチップ選択ピン（chip-selection pin)ＣＳ↓
及び出力可能化ピン（output-enabling pin)ＯＥ↓を具
備することにある。図１２は図１１における回路の各ピ
ンの信号のタイミングを示す。

【００１０】並列式の利点は各ビットのアドレス及びデ
ータがいずれも対応するピンにより受信又は出力される
ので、一回の読み取りで完全に揃ったデータを得ること
ができ、読み取りが高速であることにある。

【００１１】しかしながらその欠点は、ピンが多すぎ、
パッケージのコストが増大することである。また、デコ
ードメモリー素子５を制御する外部の制御器は相当数の
ピンを用いてこれらのアドレスピン及びデータピンを制
御しなければならないので、制御器の制御ピンが増加し
てしまう。また、一旦デコードメモリー素子５が拡張さ
れると、全体のデコードメモリー素子５のピン数が増加
するため、外部周辺の制御システムを改めてレイアウト
し設計しなければならない。

【００１２】上記課題を解決するため、本発明は効果的
にメモリーデータのアクセス速度を向上させるメモリー
アクセスのインターフェイス回路及びメモリーアクセス
の方法を提供することを主たる目的とする。

【００１３】本発明の他の目的は効果的にメモリーのピ
ン数とパッケージのコストを低下させることができるメ
モリーアクセスのインターフェイス回路及びメモリーア
クセスの方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明メモリーアクセスのインターフェイス回路
は、各アドレスがそれぞれ１データに対応する複数のア
ドレスを備えたデコードメモリー素子のデータを読み取
るインターフェイス回路であって、外部から何回かに分
けて直列的に入力される前記デコードメモリー素子の１
アドレス信号を記憶し、前記アドレス信号を同一時間に
前記デコードメモリー素子に出力するアドレス記憶回路
と、前記アドレス信号が示すアドレスに格納された前記
デコードメモリー素子のデータを一時に記憶するデータ
出力緩衝回路と、前記アドレス記憶回路と前記データ出
力緩衝回路とに接続され、前記アドレス記憶回路が同時
に受信できるビット数と、前記データ出力緩衝回路が同
時に出力できるビット数とを設定するビット選択回路
と、前記アドレス記憶回路と前記データ出力緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ出力
緩衝回路に入力される可能化信号と、前記デコードメモ
リー素子に入力される読み書き信号とを出力する制御回
路とを備える。

【００１５】前記デコードメモリー素子は読出し専用記
憶装置であり、前記アドレス記憶回路は、好適には、前
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号を記憶するアドレスカウンタと、前記
ビット選択回路、前記アドレスカウンタ及び前記制御回
路に接続され、前記ビット選択回路内に設定されたビッ
ト数に基づいて複数のアドレスポインタ信号を発生さ
せ、外部より前記デコードメモリー素子のアドレス信号
を入力する度に前記アドレスポインタ信号を提供して、
前記アドレスカウンタが前記アドレスを記憶するのに必
要なアドレスポインタとするアドレスポインタ発生器と
を備える。

【００１６】好適には、前記データ出力緩衝回路は、前
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されているデータを記憶し、何回かに分
けて直列的に出力する１方向データ緩衝器と、前記ビッ
ト選択回路、前記データ緩衝器及び前記制御回路に接続
され、前記ビット選択回路内に設定されたビット数に基
づいて、複数のデータ出力ポインタを発生させることに
より、前記データ緩衝器がこれら複数のデータ出力ポイ
ンタに基づいて、前記データ緩衝器により出力されるべ
き度毎のデータビットを決定するデータポインタ発生器
とを備える。

【００１７】ここで、前記アドレス記憶回路が一度に受
信するアドレスのビット数は前記デコードメモリー素子
のアドレスのビット数よりも少なく、前記データ出力緩
衝回路により一度に出力されるデータのビット数は前記
デコードメモリー素子の各アドレスに格納されているデ
ータのビット数よりも少ない。

【００１８】また、上記目的を達成する為の本発明のメ
モリーアクセスのインターフェイス回路は、読み取り及
び書き込みの２種の状態を備えた、デコードメモリー素
子のデータをアクセスするインターフェイス回路であっ
て、外部から何回かに分けて直列的に入力される前記デ
コードメモリー素子のアドレス信号を記憶し、前記アド
レス信号を同一時間に前記デコードメモリー素子に出力
するアドレス記憶回路と、前記インターフェイス回路が
読み取り状態にある時には前記アドレス信号が示すアド
レスに格納された前記デコードメモリー素子のデータを
一時に記憶し、逆に前記インターフェイス回路が書き込
み状態にある時には、外部より入力されたデータを一時
に記憶するデータ緩衝回路と、前記アドレス記憶回路と
前記データ緩衝回路とに接続され、前記アドレス記憶回
路が同時に受信できるビット数と、及び前記データ緩衝
回路が同時に出力できるビット数に設定するビット選択
回路と、前記アドレス記憶回路と前記データ緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ緩衝
回路とに入力される可能化信号と、前記デコードメモリ
ー素子に入力される読み書き信号とを出力すると共に、
前記インターフェイス回路を制御するための信号を発生
させる制御回路とを備える。

【００１９】前記デコードメモリー素子はランダムアク
セスメモリー素子であり、前記アドレス記憶回路は、好
適には、前記制御回路及び前記デコードメモリー素子に
接続され、前記アドレス信号を記憶するアドレスカウン
タと、前記ビット選択回路、前記アドレスカウンタ及び
前記制御回路に接続され前記ビット選択回路内に設定さ
れたビット数に基づいて複数のアドレスポインタ信号を
発生させ、外部から前記デコードメモリー素子のアドレ
ス信号が入力される度に前記アドレスポインタ信号を提
供して、前記アドレスカウンタが前記アドレスを記憶す
るのに必要なアドレスポインタとするアドレスポインタ
発生器とを備える。

【００２０】前記データ緩衝回路は、好適には、前記制
御回路及び前記デコードメモリー素子に接続されて、前
記インターフェイス回路が読み取り状態にある時には、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されたデータを一時に記憶し、何回かに
分けて直列的にデータを外部に出力し、逆に、前記イン
ターフェイス回路が書き込み状態にある時には、外部か
ら何回かに分けて入力されたデータを一時に記憶して、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに前記データが書き込まれるようにされている
２方向データ緩衝器と、前記ビット選択回路、前記２方
向データ緩衝器及び前記制御回路に接続され、前記ビッ
ト選択回路内に設定されたビット数に基づいてデータ出
力ポインタ信号を前記２方向データ緩衝器に提供するこ
とにより、前記２方向データ緩衝器により毎度出力され
るべき出力／入力のデータビットを決定するデータポイ
ンタ発生器とを備える。

【００２１】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記各デコードメモリー素子のアド
レスのビット数よりも少なく、そして前記データ緩衝器
が一度に入出力するデータビット数は前記デコードメモ
リー素子の各アドレスに対応するデータのビット数より
少ない。

【００２２】さらに、前記目的を達成するため本発明の
メモリー読み取り方法は、前記デコードメモリー素子の
１アドレス分の信号が完全に記憶されるまで、外部から
前記アドレス信号の一部を順次受信記憶するステップ
と、前記アドレス信号をデコードメモリーへ一度に送信
するステップと、前記アドレス信号が示すアドレスのデ
ータをデコードメモリー素子から一度に受信記憶するス
テップと、前記アドレス信号が示すアドレスのデータが
完全に出力されるまで、データの一部を外部に順次出力
するステップとを有する。

【００２３】また、前記目的を達成するため、本発明デ
コードメモリー素子の書き込み方法は、前記デコードメ
モリー素子の１アドレス分の信号が完全に記憶されるま
で、外部から前記アドレス信号の一部を順次受信記憶す
るステップと、前記アドレス信号が示すアドレスに格納
すべきデータが完全に記憶されるまで、外部からデータ
の一部を順次受信記憶するステップと、前記アドレス信
号が示す前記デコードメモリー素子内のアドレスにデー
タを一度に書き込むステップとを有する。

【００２４】

【発明の実施の形態】本発明のその他、目的、構成特徴
及び効果は以下添付図を参照しながら実施形態を説明す
ればよく理解できるであろう。勿論本発明はこれら実施
形態に限定されるものでなく、本発明の技術的思想、並
びに添付クレームの範囲を逸脱しない限り、種々の修
飾、変更が許容されるのはいうまでもない。

【００２５】図１は本願発明に係るメモリー読み取りの
インターフェイス回路６の好適な実施形態を示すブロッ
ク図である。前記インターフェイス回路６はデコードメ
モリー素子１１のデータを読み取るためのもので、この
インターフェイス回路６には、制御回路７と、アドレス
記憶回路８と、ビット選択回路９と、データ出力緩衝回
路１０とが備えられている。アドレス記憶回路８は制御
回路７及びデコードメモリー素子１１に接続されるアド
レスカウンタ１３と、ビット選択回路９に接続されるア
ドレスポインタ発生器１２とを備えてなり、そして、デ
ータ出力緩衝回路１０は、制御回路７及びデコードメモ
リー素子に接続される１方向データ緩衝器１４と、ビッ
ト選択回路９、１方向データ緩衝器１４及び制御回路７
に接続されるデータポインタ発生器１５とを備えてい
る。本実施形態に使用されているデコードメモリー素子
１１は読み出し専用記憶装置（ＲＯＭ）である。

【００２６】そして、デコードメモリー素子１１と、制
御回路７と、アドレス回路８と、ビット選択回路９と、
データ出力緩衝回路１０とは同一のＩＣパッケージ６１
内に配置されており、このＩＣ６１は、ピンＷＲ↓，Ｒ
Ｄ↓，ＣＳ↓及びアドレス／データピンＡＤo〜ＡＤnを
備え、本実施形態ではｎ＝７である。

【００２７】この図１の動作を説明すると、ｎを７と
し、デコードメモリー素子１１の各アドレスを３２ビッ
トとし、そして各アドレスに１６ビットのデータが格納
されているものとし、ＡＤo〜ＡＤ₇が完全に使用される
とすれば、外部より一回につき多くとも８ビットのアド
レス信号しか入力できないので、４回（８ビット／回）
入力してから３２ビットのアドレス信号の入力が完成さ
れる。この際、ビット選択回路９はｎ値に基づいてアド
レスポインタ発生器１２に複数のアドレスポインタを発
生させ、第１組の８ビットのアドレスがＡＤ₀〜ＡＤ₇に
入力された時に、制御回路７はアドレスポインタ発生器
１２をして第１個目のアドレスポインタをアドレスカウ
ンタ１３に伝送せしめ、これにより、アドレスカウンタ
１３が第１個目のアドレスポインタにより指示されたア
ドレスに基づいて第１組の８ビットのアドレスをその内
部に記憶させる。その後、第２組の８ビットのアドレス
がＡＤ₀〜ＡＤ₇に入力された時、アドレスポインタ発生
器１２は第２個目のアドレスポインタをアドレスカウン
タ１３に伝送せしめ、これによりアドレスカウンタ１３
が第２個目のアドレスポインタにより指示されたアドレ
スに基づいて第２組の８ビットのアドレスをその内部に
記憶させる。このようにして、３２ビットのアドレス信
号が完全にアドレスカウンタ１３内に記憶された時、制
御回路７はアドレスカウンタ１３をして３２ビットのア
ドレス信号をデコードメモリー素子１１に伝送せしめ、
デコードメモリー素子１１を使用可能状態（enable）に
させてこれらアドレス信号をデコードする。これと同時
にデコードメモリー素子１１は並列的に前記１アドレス
信号に対応する１６ビットのデータを１方向緩衝器１４
に出力すると共に、ビット選択回路９もｎ値に基づい
て、データポインタ１５に複数のデータ出力ポインタを
発生させる一方、制御回路７はデータポインタ発生器１
５をして第１個のデータ出力ポインタを１方向データ緩
衝器１４に伝送せしめ、この１方向データ緩衝器１４に
より出力されるべき毎度のデータビットを制御するよう
にしている。この際、ｎ＝７であるので、データ緩衝器
１４には１６ビットのデータを有しているが、この１６
ビットのデータが前後２回に分けてＡＤ₀〜ＡＤ₇より出
力されることによって、１個のアドレスデータの読み取
りが完成される。

【００２８】図２は図１の各ピンのタイミング図であ
り、ＣＳ↓がＬＯＷの時、ＩＣ６の回路は動作可能状態
となり、ＷＲ↓がＬＯＷの時、外部からのアドレス信号
の入力が許容され、そしてＲＤ↓がＬＯＷの時、データ
の出力が許容される。ここにＡ₀〜Ａ_2n+1はアドレスビ
ットを表し、Ｄ₀〜Ｄ_2n+1はデータビットを表す。

【００２９】本発明はＷＲ↓及びＲＤ↓の２信号を与え
てそれぞれアドレス信号の書き込み及びデータの読み取
りタイミングを制御していることで、外部周辺の制御回
路を実際のアドレスに基づいて変化させ、適時にアドレ
ス信号の書き込み及びデータ読み取りのタイミングを調
整することができるため、以下の利点を有する。

【００３０】１組のアドレス信号のデータが完全に読み
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子１１のアドレスを指向する。
従って、もし外部の周辺制御器が読み取ろうとするデー
タが連続アドレスのデータであれば、第１組のアドレス
の指すデータが読み取られてから、外部の周辺制御器は
ＲＤ↓に繰り返し信号を入力して直接これらの連続アド
レスが指すデータを読み取ればよく、再び以後のアドレ
ス信号を書き込む必要がない。このようにすればアドレ
スの書き込み時間を大量に節約することができる。

【００３１】そして、１アドレス信号が完全に書き込ま
れた後の度に、ＷＲ↓はＨＩＧＨとなり、この時アドレ
スポインタ発生器１２は制御回路７により０にクリアさ
れる。一方１アドレス信号の指すデータが読み取られた
後、ＲＤ↓はＨＩＧＨとなり、データポインタ発生器１
５が制御回路７により０にクリアされる。従って、ＩＣ
外部の制御器より入力される前記アドレス信号のビット
の低ビットにのみ差異がある時には、外部の制御器より
入力された、その異なる低ビットがアドレスカウンタ１
３の低ビットの位置（アドレスポインタ発生器１２がす
でに０にクリアされたため）に書き込まれる。この時点
で、アドレスカウンタ１３内に記憶されているアドレス
は所望の次の１アドレスとなっているので、アドレス信
号の内の不変高ビットを再び書き込む必要がなく、外部
の制御器によりＲＤ↓をＬＯＷにすれば、読み取り動作
が開始できる。

【００３２】図３は図１においてｎ＝７の場合の各ピン
のタイミング図である。図において、Ａ₀〜Ａ₃₁はアド
レスビットを示し、Ｄ₀〜Ｄ₁₅はＡ₀，Ａ₃₁の第１部分の
データと第２部分のデータとに対応することを示す。
尚、図４，図５はそれぞれ図１においてｎ＝３，０の場
合の、各ピンのタイミング図を示す。

【００３３】８本のアドレス／データピンを設けた場合
でも、その中の一部のピン、例えば４本又は１本のピン
を、外部の制御回路と接続すれば、その効果は、アドレ
ス／データピンが４本又は１本である場合の効果と同じ
である。

【００３４】図６は本発明に係るメモリーアクセスのイ
ンターフェイス回路の好適な実施形態を示す図である。
このインターフェイス回路２５はデコードメモリー素子
２０のデータをアクセスするためのもので、このインタ
ーフェイス回路２５には、制御回路１６と、アドレス記
憶回路１７と、ビット選択回路１８と、データ緩衝回路
１９とが備えられてあり、アドレス記憶回路１７はアド
レスカウンタ２１とアドレスポインタ発生器２２とによ
り構成され、データ緩衝器１９は２方向データ緩衝器２
３と、データポインタ発生器２４とにより構成されてい
る。本実施形態と、図１の実施形態との異なる点は、図
１の実施形態のデコードメモリー素子１１が読み出し専
用記憶装置（ＲＯＭ）であるのに対し、図６のデコード
メモリー素子２０はランダムアクセスメモリー（ＲＡ
Ｍ）とされる点である。従って、本実施形態におけるイ
ンターフェイス回路２５は読み取り及び書き込みの２種
の状態を有する。また、図１に使用されたのが１方向デ
ータ緩衝器であるのに対し、図６の実施形態は２方向の
データ緩衝器を使用している。

【００３５】そして本実施形態において書き込み状態を
可能とするため、図６の制御回路１６には１本のピンＳ
ＡＤが図１の実施形態より多く設けられている。インタ
ーフェイス回路２５が読み取り状態である時にはＳＡＤ
は動作せず、ＩＣ２６内の各回路は図１と同じ動作をす
る。

【００３６】そして、インターフェイス回路２５が書き
込み状態にある時に、書き込み信号がアドレス信号であ
るか、又はデータ信号であるかを区分するために、ＳＡ
Ｄは２状態（ＨＩＧＨ、ＬＯＷ）を有する。例えばＳＡ
ＤがＨＩＧＨの時には外部より入力された信号はアドレ
ス信号であり、逆にＳＡＤがＬＯＷの時には外部より入
力された信号はデータ信号となる。アドレス信号の入力
過程においては図１の実施形態と同じようにしてアドレ
スカウンタ２１に記憶される。入力信号がデータ信号の
場合、制御回路が２方向データ緩衝器２３の信号伝送方
向を改変し、外部よりＡＤ₀〜ＡＤ_nを介して２方向デー
タ緩衝器２３の内部に記憶されたデータは、デコードメ
モリー素子２０に伝送され、アドレスカウンタが示すア
ドレスに書き込まれる。

【００３７】本願発明はさらにメモリー読み取り方法も
提供しており、そのフローチャートを図７に基づいて説
明すれば、本発明の実施形態は、（ａ）前記デコードメ
モリー素子の１アドレス信号が完全に記憶されるまで、
デコードメモリー素子の１アドレス信号の一部を順次受
信、記憶する（例えば、３２ビットの１アドレス信号を
４回に分けて、直列的に毎度８ビットずつ伝送する）ス
テップと、（ｂ）前記１アドレス信号をデコードメモリ
ーへ一度に出力するステップと、（ｃ）前記アドレス信
号が示すアドレスのデータをデコードメモリから一度に
受信、記憶するステップと、（ｄ）前記アドレス信号が
示すアドレスのデータが完全に出力されるまで、データ
の一部を順次出力する（例えば、１６ビットのデータは
２回に分けて直列的に毎度８ピットずつ出力される。）
ステップを備えている。

【００３８】図１を参照すれば図７から示されるフロー
の動作がより理解できるのはいうまでもない。

【００３９】図６に基づく実施形態は、メモリー書き込
み方法をも提供しており、これについて説明すれば
（ａ）前記アドレス信号が完全に記憶されるまで、前記
１アドレス信号の一部を順次受信記憶し（例えば３２ビ
ットの１アドレス信号を４回に分けて、直列的に８ビッ
トづつ受信する）、（ｂ）前記１アドレス信号が示すア
ドレスに格納すべきるデータが完全に記憶されるまで、
外部からデータの一部を順次受信記憶し、（例えば１６
ビットのデータを２回に分けて、直列的に毎度８ビット
づつ受信する）、（ｃ）前記１アドレス信号に対応する
データを、前記デコードメモリー素子に一度に書き込む
ステップを備えている。

【００４０】図６の実施形態を参照すれば、図８に示さ
れるフローの動作がよく理解できるのは当然である。

【００４１】

【作用】本発明はＷＲ↓及びＲＤ↓の２信号を与えてそ
れぞれアドレス信号の書き込み及びデータの読み取りの
タイミングを制御しているため周辺の制御回路を実際の
アドレスに基づいて変化させ、適時にアドレス信号の書
き込み及びデータの読み取りのタイミングを調整するこ
とができるので以下の優れた作用効果を有する。

【００４２】１組のアドレス信号のデータが完全に読み
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子のアドレスを指す。従って、
もし外部の周辺制御記が読み取ろうとするデータが連続
アドレスのデータであれば、第１組目のアドレスの指す
データが読み取られてから、外部の周辺制御器はＲＤ↓
を繰り返し使用可能状態にして直接これら連続アドレス
の指すデータを読み取ればよく、再び以後のアドレス信
号を書き込む必要がない。このようにすればアドレスの
書き込み時間を大量に節約することができる。

【００４３】そして１アドレス信号が完全に書き込まれ
た後の度にＷＲ↓はＨＩＧＨとなり、この時アドレスポ
インタ発生器は制御回路により０にクリアされる。一
方、１アドレス信号の指すデータが読み取られた後、Ｒ
Ｄ↓はＨＩＧＨとなり、データポインタ発生器が制御回
路により０にクリアされる。従って、ＩＣ外部の制御器
より入力される前記アドレス信号の低ビットにのみ差異
がある時に、外部の制御器により入力された、その異な
る低ビットがアドレスカウンタの低ビットの位置（アド
レスポインタ発生器がすでに０にクリアされたため）に
書き込まれる。この時、アドレスカウンタに存在されて
いるアドレスは所望の次の１アドレスをしめしているの
で、アドレス信号の不変高ビットを再び書き込む必要が
なく、外部の制御器によりＲＤ↓をＬＯＷすれば、読み
取り動作を直ぐに開始できるのでメモりデータのアクセ
ス速度を向上させることができる。

【００４４】

【発明の効果】上記の説明から分かるように、本発明の
装置及び方法は事実上直列式及び並列式の利点を修正し
たもので、実際に必要な読み取り速度の要求に応じてイ
ンターフェイス回路の必要ピン数を調整できることか
ら、選択性が極めて向上する。

【００４５】また、上述のように、もし各アドレス信号
の間の比較的低いビットのみが変化するのであれば、変
化したアドレスビットを書き込めばデータを読み出すこ
とができ、効果的にデータの読み取り速度を向上させる
ことができる。

【００４６】さらには上述のように連続アドレス信号の
指すデータを読み取る時に、これら連続アドレスの書き
込み動作を省略でき、効果的にデータの読み取り速度を
向上させることができる。

【図面の簡単な説明】

【図１】本願発明に係るメモリー読み取りインターフェ
イス回路の好適な実施形態のブロック図である。

【図２】図１回路の各ピンの信号のタイミングを示す。

【図３】図１回路で８本のアドレス／データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。

【図４】図１回路で４本のアドレス／データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。

【図５】図１回路で１本のアドレス／データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。

【図６】本発明に係るメモリーアクセスのインターフェ
イス回路の好適な実施形態のブロック図である。

【図７】本発明に係るメモリー読み取り方法のフローチ
ャートである。

【図８】本発明に係るメモリー書き込み方法のフローチ
ャートである。

【図９】従来の、直列式でメモリーデータを読み取る回
路のブロック図である。

【図１０】図９の回路のインターフェイスピンの信号の
タイミングを示す。

【図１１】従来の、並列式でメモリーデータを読み取る
回路のブロック図である。

【図１２】図１１の回路のインターフェイスピンの信号
のタイミングを示す。

【符号の説明】

６、２５インターフェイス回路７、１６制御回路８、１７アドレス記憶回路９、１８ビット選択回路１０、１９データ出力緩衝回路１１、２０デコードメモリー素子１２、２２アドレスポインタ発生器１３、２１アドレスカウンタ１４一方向データ緩衝器２３二方向データ緩衝器１５、２４データポインタ発生器

Claims

【特許請求の範囲】

【請求項１】各アドレスがそれぞれ１データに対応する
複数のアドレスを備えたデコードメモリー素子のデータ
を読み取るインターフェイス回路であって、外部から何回かに分けて直列的に入力される前記デコー
ドメモリー素子の１アドレス信号を記憶し、前記アドレ
ス信号を同一時間に前記デコードメモリー素子に出力す
るアドレス記憶回路と、前記アドレス信号が示すアドレスに格納された前記デコ
ードメモリー素子のデータを一時に記憶するデータ出力
緩衝回路と、前記アドレス記憶回路と前記データ出力緩衝回路とに接
続され、前記アドレス記憶回路が同時に受信できるビッ
ト数と、前記データ出力緩衝回路が同時に出力できるビ
ット数とを設定するビット選択回路と、前記アドレス記憶回路と前記データ出力緩衝回路とに接
続され、前記アドレス記憶回路及び前記データ出力緩衝
回路に入力される可能化信号と、前記デコードメモリー
素子に入力される読み書き信号とを出力する制御回路
と、を備えることを特徴とするメモリー読取りインター
フェイス回路。
【請求項２】前記デコードメモリー素子は読出し専用記
憶装置であり、前記アドレス記憶回路は、前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号を記憶するアドレスカウンタと、前記ビット選択回路、前記アドレスカウンタ及び前記制
御回路に接続され、前記ビット選択回路内に設定された
ビット数に基づいて複数のアドレスポインタ信号を発生
させ、外部より前記デコードメモリー素子のアドレス信
号を入力する度に前記アドレスポインタ信号を提供し
て、前記アドレスカウンタが前記アドレスを記憶するの
に必要なアドレスポインタとするアドレスポインタ発生
器とを備えることを特徴とする請求項１記載のメモリー
読取りインターフェイス回路。
【請求項３】前記データ出力緩衝回路は、前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号が示す前記デコードメモリー素子
内のアドレスに格納されているデータを記憶し、何回か
に分けて直列的に出力する１方向データ緩衝器と、前記ビット選択回路、前記データ緩衝器及び前記制御回
路に接続され、前記ビット選択回路内に設定されたビッ
ト数に基づいて、複数のデータ出力ポインタを発生させ
ることにより、前記データ緩衝器がこれら複数のデータ
出力ポインタに基づいて、前記データ緩衝器により出力
されるべき毎度のデータビットを決定するデータポイン
タ発生器と、を備えることを特徴とする請求項２記載の
メモリー読取りインターフェイス回路。
【請求項４】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記デコードメモリー素子のアドレ
スのビット数よりも少なく、前記データ出力緩衝回路に
より一度に出力されるデータのビット数は前記デコード
メモリー素子の各アドレスに格納されているデータのビ
ット数よりも少ないことを特徴とする請求項１記載のメ
モリー読取りインターフェイス回路。
【請求項５】読み取り及び書き込みの２種の状態を備え
た、デコードメモリー素子のデータをアクセスするイン
ターフェイス回路であって、外部から何回かに分けて直列的に入力される前記デコー
ドメモリー素子のアドレス信号を記憶し、前記アドレス
信号を同一時間に前記デコードメモリー素子に出力する
アドレス記憶回路と、前記インターフェイス回路が読み取り状態にある時には
前記アドレス信号が示すアドレスに格納された前記デコ
ードメモリー素子のデータを一時に記憶し、逆に前記イ
ンターフェイス回路が書き込み状態にある時には、外部
より入力されたデータを一時に記憶するデータ緩衝回路
と、前記アドレス記憶回路と前記データ緩衝回路とに接続さ
れ、前記アドレス記憶回路が同時に受信できるビット数
と、及び前記データ緩衝回路が同時に出力できるビット
数とを設定するビット選択回路と、前記アドレス記憶回路と前記データ緩衝回路とに接続さ
れ、前記アドレス記憶回路及び前記データ緩衝回路とに
入力される可能化信号と、前記デコードメモリー素子に
入力される読み書き信号とを出力すると共に、前記イン
ターフェイス回路を制御するための信号を発生させる制
御回路とを備えることを特徴とするメモリーアクセスの
インターフェイス回路。
【請求項６】前記デコードメモリー素子はランダムアク
セスメモリー素子であり、前記アドレス記憶回路は、前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号を記憶するアドレスカウンタと、前記ビット選択回路、前記アドレスカウンタ及び前記制
御回路に接続され前記ビット選択回路内に設定されたビ
ット数に基づいて複数のアドレスポインタ信号を発生さ
せ、外部から前記デコードメモリー素子のアドレス信号
が入力される度に前記アドレスポインタ信号を提供し
て、前記アドレスカウンタが前記アドレスを記憶するの
に必要なアドレスポインタとするアドレスポインタ発生
器とを備えることを特徴とする請求項５記載のメモリー
アクセスのインターフェイス回路。
【請求項７】前記データ緩衝回路は、前記制御回路及び前記デコードメモリー素子に接続され
て、前記インターフェイス回路が読み取り状態にある時
には、前記アドレス信号が示す前記デコードメモリー素
子内のアドレスに格納されたデータを一時に記憶し、何
回かに分けて直列的にデータを外部に出力し、逆に、前
記インターフェイス回路が書き込み状態にある時には、
外部から何回かに分けて入力されたデータを一時に記憶
して、前記アドレス信号が示す前記デコードメモリー素
子内のアドレスに前記データが書き込まれるようにされ
ている２方向データ緩衝器と、前記ビット選択回路、前記２方向データ緩衝器及び前記
制御回路に接続され、前記ビット選択回路内に設定され
たビット数に基づいてデータ出力ポインタ信号を前記２
方向データ緩衝器に提供することにより、前記２方向デ
ータ緩衝器により毎度出力されるべき出力／入力のデー
タビットを決定するデータポインタ発生器とを備えるこ
とを特徴とする請求項５記載のメモリーアクセスのイン
ターフェイス回路。
【請求項８】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記各デコードメモリー素子のアド
レスのビット数よりも少なく、そして前記データ緩衝器
が一度に入出力するデータビット数は前記デコードメモ
リー素子の各アドレスに対応するデータのビット数より
少ないことを特徴とする請求項５記載のメモリーアクセ
スのインターフェイス回路。
【請求項９】デコードメモリー素子に記憶されたデータ
を読み取る方法であって、前記デコードメモリー素子の１アドレス分の信号が完全
に記憶されるまで、外部から前記アドレス信号の一部を
順次受信記憶するステップと、前記アドレス信号をデコードメモリーへ一度に送信する
ステップと、前記アドレス信号が示すアドレスのデータをデコードメ
モリー素子から一度に受信記憶するステップと、前記アドレス信号が示すアドレスのデータが完全に出力
されるまで、データの一部を外部に順次出力するステッ
プとを有することを特徴とするメモリー読み取り方法。
【請求項１０】データをデコードメモリー素子に書き込
む方法であって、前記デコードメモリー素子の１アドレス分の信号が完全
に記憶されるまで、外部から前記アドレス信号の一部を
順次受信記憶するステップと、前記アドレス信号が示すアドレスに格納すべきデータが
完全に記憶されるまで、外部からデータの一部を順次受
信記憶するステップと、前記アドレス信号が示す前記デコードメモリー素子内の
アドレスにデータを一度に書き込むステップとを有する
ことを特徴とするデコードメモリー素子の書き込み方
法。