JPH02306725A - コード変換方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 〔概　要〕 〔産業上の利用分野］ 〔従来の技術〕 従来のコード変換方式（第６図） 〔発明が解決しようとする課題〕 〔課題を解決するための手段〕 〔作　用〕 〔実施例〕 本発明の一実施例（第２図） デコーダ３０及びレジスタ回路３２の詳細構成図（第３
図） アドレス発生回路の詳細構成図（第４図）〔効　果〕 〔概　要〕 被変換コード格納アドレス及びコード変換種別の検出、
並びに格納された被変換コードによるコード変換種別対
応のコード変換テーブルの索引を用いるコード変換方法
及びその装置に関し、ソフトウェアによるコード変換処
理を排してＣＰＵの負担を軽減することを目的とし、コ
ード変換対象の被変換コードのコード変換種別、及び被
変換コードのためのアドレスを検出し、検出されたアド
レス対応に被変換コードを格納し、検出されたコード変
換種別対応のコード変換テーブルを、格納された被変換
コードで索引して変換されたコードを出力し、その変換
されたコードをコード格納域に格納するようにして構成
し、また複数種類のコードを取り扱うシステムにおいて
、被変換コード入力手段と、該被変換コード入力手段か
らの被変換コードをセットするレジスタと、アドレス出
力手段と、レジスタのためのアドレス出力手段から出力
されたアドレスを検出するアドレス検出回路と、被変換
コードのためのコード変換種別を判別する判別回路と、
該判別回路の出力で指定され、レジスタの内容及び判別
回路の出力を基にして索引されるコード変換種別毎のコ
ード変換テーブルとを設けて構成した。

〔産業上の利用分野〕

本発明は、被変換コード格納アドレス及びコード変換種
別の検出、並びに格納された被変換コードによるコード
変換種別対応のコード変換テーブルの索引を用いるコー
ド変換方法及びその装置に関する。

情報処理装置においては、その初期における単独処理を
行なう形態から通信系を含むネットワーク化が進められ
るに至り、そのネットワーク機能における処理能力は、
従来バッチ処理を主体とする処理に比し飛躍的に向上し
ている。そのネットワークには、異機種の情報処理装置
が接続され、そのために、異機種間でも通信を行なうこ
とも必要になる。それら異機種の情報処理装置で取り扱
われるコードは、一種類だけではなく複数種類のコード
となり、各情報処理装置はそれらの多種多様なコード系
で表された文書、データを取り扱いえる得るようにする
必要が生じ、その技術的手段も用いられている。

〔従来の技術〕

その従来の手段として、一般に用いられている方法は、
ソフトウェアによってコード間のインタフェースを取る
という手法であった０例えば、第６図に示すようにコー
ド変換テーブルを主記憶装置上に持ち、該主記憶装置に
一旦、書き込まれた変換前のコード列（アドレスＡ−Ｂ
）から１文字ずつコードを読みだし、そのコード毎に当
該コードにより前記主記憶装置上のコード変換テーブル
を索引する。その索引方式は、前記文字コードに所定の
修飾（１ビツトシフト等）を施して得られるアドレス値
に前記コード変換テーブルの先頭アドレスを加えたアド
レスで該コード変換テーブルを索引するという如きもの
である。こうして読み出されて来るコードが前記読み出
された１文字コードを変換したコードである。

〔発明が解決しようとする課題〕

このようなコード変換方法の上述したネットワーク化さ
れた情報処理通信システムへの単なる適用では、送信情
報処理装置から送信されて来るコードを取り込んだ後に
、或い゛はその取込みを行ないつつ、それらコードを変
換するのに受信情報処理装置のＣＰＵに掛かるコード変
換処理負担が大き（なる。これは、それだけ処理能力の
大きいＣＰＵを情報処理装置に設けることが必要になる
。

本発明は、斯かる問題点に鑑みて創作されたもので、ソ
フトウェアによるコード変換処理を排してＣＰＵのコー
ド変換処理負担を軽減し得るコード変換方法及びその装
置を提供することをその目的とする。

〔課題を解決するための手段〕

第１の発明は、コード変換対象の被変換コードのコード
変換種別、及び被変換コードのためのアドレスを検出し
、検出されたアドレス対応に前記被変換コードを格納し
、検出されたコード変換種別対応のコード変換テーブル
を、前記格納された被変換コードで索引して変換された
コードを出力し、その変換されたコードをコード格納域
に格納するようにして構成され、第２の発明は、第１図
に示すように、複数種類のコードを取り扱うシステムに
おいて、被変換コード入力手段２と、該被変換コード入
力手段２からの被変換コードをセットするレジスタ４と
、前記システムで用いられるアドレス空間のアドレスを
出力するアドレス出力手段６と、前記レジスタ４のため
の前記アドレス出力手段６から出力されたアドレスを検
出するアドレス検出回路８と、前記被変換コードのため
のコード変換種別を判別する判別回路１０と、該判別回
路１０の出力で指定され、前記レジスタ４の内容及び判
別回路１０の出力を基にして索引されるコード変換種別
毎のコード変換テーブル１２とを設け、該コード変換テ
ーブル１２の出力を前記システム内のコード利用構成要
素へ供給せしめるようにして構成される。

〔作　用〕

複数種類のコードを取り扱うシステムにおいて、その被
変換コード入力手段２から入力されて来た被変換コード
は、そのシステム内の該被変換コードのためのアドレス
に、例えばレジスタ４に格納される。それと共に前記被
変換コードのコード変換種別が、例えば判別回路１０で
判別される。判別されたコード変換種別対応のコード変
換テーブル１２が格納された被変換コードで、又は該被
変換コード及び判別回路の出力を基にして索引されて変
換されたコードが出力される。

コード変換に必要な一連の多数のソフトウェアステップ
を要しないから、システム内のＣＰＵの処理負担を軽減
することが出来る。

（実施例〕 第２図は本発明の一実施例を示す。この図おいて、プロ
セッサ２０（第１図のアドレス発生手段６対応）はアド
レスバス２２及びデータバス２４に接続されている。主
記憶装置２６のアドレス入力はアドレス発生回路２７を
介してアドレスバス２２へ接続され、主記憶装置２６の
データ入力はマルチプレクサ２８の出力へ接続されてい
る。マルチプレクサ２８の一方の入力にデータバス２４
が接続されている。主記憶装置２６のデータ出力はデー
タバス２４へ接続されている。デコーダ３０はアドレス
バス２２からのアドレスを受取って線７０へ制御信号を
送出する。線７０はアドレス発生回路２７へ接続されて
いる。レジスタ回路３２はデータバス２４へ接続される
と共に線７０を介してデコーダ３０へ接続されている。

コード変換メモリ（１）３４．　　コード変換メモリ（
２）３６及びコード変換メモリ（３）３Ｂ　（第１図の
コード変換テーブル１２対応）のアドレス入力にはレジ
スタ回路３２の出力が接続され、コード変換メモリ　（
１）３４．　　コード変換メモリ　（２）３６゜コード
変換メモリ（３）３８の書込み入力には、それぞれゲー
ト回路４１，４３．４５を介してデータバス２４が接続
されている。コード変換メモリ（１）３４．　　コード
変換メモリ（２）３６．　　コード変換メモリ（３）３
８の各続出し出力は、その読出し出力対応にゲート回路
４０．ゲート回路４２、ゲート回路４４を介してコード
バス５２に接続されている。レジスタ４６の入力はデー
タバス２４に接続され、その出力はデコーダ５０（第１
図の判別回路１０対応）に接続されている。デコーダ５
０の各デコード出力ａ、ｂ、ｃは、それぞれ図示の如く
ゲート回路４１．ゲート回路４３゜ゲート回路４５及び
ゲート回路４０．ゲート回路４２、ゲート回路４４のゲ
ート制御入力へ接続されている。デコーダ４８のデコー
ド入力にアドレスバス２２が接続され、そのデコード出
力はレジスタ４６のセット制御入力に接続されている。

アドレスバス２２及びデータバス２４には、通信制御装
置１８が接続され、その通信制御装置１８には回線１６
へ接続されている。回線１６、通信制御装置１８、プロ
セッサ２０、データバス２４は第１図の被変換コード入
力手段２に対応する。

デコーダ３０及びレジスタ回路３２の詳細構成を第３図
に示す。デコーダ３０は判別回路６０、パルス発生回路
６２、及びデコーダ６４（第１図のアドレス検出回路８
対応）から成る。判別回路６０はデコーダ５０の出力ａ
、ｂ、ｃを受け、コード変換されたときのコードが２バ
イトであることを、それらの出力が示しているときその
旨を表す信号を出力する。この信号に応答するパルス発
生回路６２がパルスを出力する。デコーダ６４はアドレ
スバス２２からアドレスを受け、アドレスＦのとき線６
６上にパルスを出力しアドレスＧのとき線６８上にパル
スを出力する。レジスタ回路３２はレジスタ（２）５４
及びレジスタ（１）５６（第１図のレジスタ４）、及び
１ビツトフリップフロップ回路５８から成る。レジスタ
（１）５６は線６６上のパルスに応答してデータバス２
４上のコード１をセットする。レジス−９（２）５４は
線６８上のパルスに応答してデータバス２４上のコード
２をセットする。１ビツトフリップフロップ回路５８は
線７０を介して転送されて来るパルス発生回路６２から
のパルスに応答してセットされる。１ビツトフリップフ
ロップ回路５８は初期的にはＯヘリセットされる。

アドレス発生回路２７の詳細構成を第４図に示す。アド
レスデコーダ７２はアドレスバス２２からのアドレスを
受け、アドレスＨのとき線７４上にパルスを出力し、ア
ドレスＨ＋１のとき線７６上にパルスを出力し、アドレ
スＨ＋２のとき線７６上にパルスを出力する。線７４、
線７６、線７８上のパルスは、それぞれデータバス２４
からビット並列に入力されるデータ（８ビツトのデータ
）のための、アップカウンタ８４、アップカウンタ８２
、アップカウンタ８０のストローブ入力へ供給される。

アップカウンタ８４．アップカウンタ８２、アップカウ
ンタ８０は線７０からのパルスに応答して１だけインク
リメントされるように構成されている。アップカウンタ
８４．アップカウンタ８２．アップカウンタ８０からの
８ビット並列のデータ出力の各々はセルチプレクサ（Ｍ
ＰＸ）８６の入力へ供給される。マルチプレクサ８６は
プロセッサ２０の制御の下に線８７を介して供給される
切替信号によってアップカウンタ８４．アップカウンタ
８２．アップカウンタ８０の出力、又はアドレスバス２
２を主記憶装置２６のアドレス入力へ接続させる。

上述構成の本発明実施例の動作を以下に説明する。

コード変換に先立って、変換対象の被変換コードを変換
されたコード（以下、変換コードと言う。）へ変換する
ためのテーブルがコード変換メモリ（１）３４、コード
変換メモリ（２）３６、及びコード変換メモリ（３）３
Ｂに形成される。

プロセッサ２０の制御の下に前記被変換コードを変換し
たい変換コードによって決まるコード変換種別が主記憶
装置２６から読み出され、その読出しアドレスがデコー
ダ４８へ入力されてデコーダ４８から出力信号が発生す
る。この出力信号によって、データバス２４上の前記コ
ード変換種別がレジスタ４６にセットされる（但し、第
５図においては、説明上の理由から主記憶装置２６内の
コード変換制御領域Ｃ３内のアドレス■に書き込まれる
ようにして示されている）。レジスタ４６にセットされ
たコード変換種別がデコーダ５ｏにおいてデコードされ
（第５図の（０））、前記被変換コードのためのコード
変換メモリを選択するための信号ａ、ｂ、又はＣを出力
する。出力された選択信号鉤応のゲート回路（４１，４
３，又は４５）が開かれる一方、前記出力された選択信
号は又、判別回路６０へ供給される。その選択信号に応
じて判別回路６０から出力信号が出力されてパルス発生
回路６２からパルスを出力して１ビツトフリップフロッ
プ回路５８を°“１′”にセットする。

これに続いて、被変換対象の被変換コードがプロセッサ
２０からデータバス２４へ出力される。その被変換コー
ドが２バイトコードであるか、１バイトコードであるか
に従って、その被変換コード対応のアドレスＦ及びＧ１
又はアドレスＦがアドレスバス２２へ送出され、デコー
ダ６４へ供給される。デコーダ６４から線６６、または
線６８上にパルスが出力されてデータバス２４上の被変
換コードがレジスタ（２）５４及びレジスタ（１）５６
、又はレジスタ（１）５６ヘセツトされる（但し、第５
図においては、説明上の理由から主記憶装置２６内のコ
ード変換制御領域Ｃ３内のアドレスＦ及びＧ、又はアド
レスＦに書き込まれるようにして示されている）。レジ
スタ（２）５４及びレジスタ（１）５６並びに１ビツト
フリップフロップ回路５８、若しくはレジスタ（１）５
６及び１ビツトフリップフロップ回路５８又は、レジス
タ（２）５４及びレジスタ（１）５６若しくはレジスタ
（１）５６にセットされているビット列が、書込みアド
レスとして、コード変換メモリ（１）３４．　　コード
変換メモリ（２）３６．又はコード変換メモリ（３）３
８へ供給される。この供給と同時的に、プロセッサ２０
からデータバス２４上に前記被変換コード対応の変換コ
ードが出力される。その変換コードは前記出力された選
択信号で開かれているゲート回路（４１，４３，又は４
５のいづれか１つ）を経てそのゲート回路対応のコード
変換メモリの書込みデータ入力へ供給される。該変換コ
ードは前記書込みアドレスで指定される、前記ゲート回
路対応のコード変換メモリに書き込まれる。但し、レジ
スタ（２）５４及びレジスタ（１）５６、又はレジスタ
（１）５６のビット列への１ビツトフリップフロップ回
路５８の１アドレスインクリメントとしての付加は、変
換コードが２バイトコードどなるときに生ぜしめられる
。上述のような被変換コードに対する変換コードのコー
ド変換種別対応コード変換メモリへの書込みは、各被変
換コード毎に行なわれる。

上述のようなコード変換テーブルの作成後に、回線１６
、通信制御装置１８を介して被変換コードが送り込まれ
て来ると、当該被変換コードを変換したい変換コードに
よって決まるコード変換種別が主記憶装置２６から読み
出され、その読出しアドレスがデコーダ４８へ入力され
てデコーダ４８から出力信号が発生する。この出力信号
によって、データバス２４上の前記コード変換種別がレ
ジスタ４６にセットされる（但し、第５図においては、
説明上の理由から主記憶装置２６内のコード変換制御領
域Ｃ３内のアドレス■に書き込まれるようにして示され
ている）。レジスタ４６にセットされたコード変換種別
がデコーダ５０においてデコードされ、前記被変換コー
ドのためのコード変換メモリを選択するための信号ａ、
ｂ、又はＣを出力する。出力された選択信号対応のゲー
ト回路が開かれる一方、前記出力された選択信号は又、
オア回路５１及び判別回路６０へ供給される。

その選択信号に応じて（変換コードが２バイトのとき）
判別回路６０から出力信号が出力されてパルス発生回路
６２からパルスを出力して１ビツトフリップフロップ回
路５８を１”にセットする。

被変換コードが２バイトコードであるか、１バイトコー
ドであるかに従って、その被変換コード対応にアドレス
バス２２ヘアドレスＦ及びＧ、又はアドレスＦが送出さ
れ、デコーダ６４へ供給されてそこから線６６、又は線
６８上にパルスが出力されてデータバス２４上の被変換
コードはレジスタ（２）５４及びレジスタ（１）５６、
又はレジスタ（１）５６ヘセツトされる（但し、第５図
においては、説明上の理由から主記憶装置２６内のコー
ド変換制御領域Ｃ３内のアドレスＦ及びＧ１又はアドレ
スＦに書き込まれるようにして示されている）、レジス
タ（２）５４及びレジスタ（１）５６並びに１ビツトフ
リップフロップ回路５８、若しくはレジスタ（２）５６
及び１ビツトフリップフロップ回路５８又はレジスタ（
２）５４及びレジスタ（１）５６、若しくはレジスタ（
１）５６にセットされているビット列が、読出しアドレ
スとして、コード変換メモリ（１）３４、コード変換メ
モリ（２）３６、又はコード変換メモリ（３）３８へ供
給されてそのアドレスで指定されるデータ、即ち変換コ
ードが読み出される。但し、レジスタ（２）５４及びレ
ジスタ（１）５６、若しくはレジスタ（１）５６のビッ
ト列への１ビツトフリップフロップ回路５８の１アドレ
スインクリメントとしての付加は、変換コードが２バイ
トコードとなるときに生ぜしめられる。読み出された変
換コードの内の、選択信号が印加されているゲート回路
対応の変換コードがコードバス５２へ出力される。

この変換コードがコードバス５２へ出力される時刻には
、又マルチプレクサ２日はオア回路５１の出力でコード
バス５２上のデータを主記憶装置２６の書込みデータ入
力へ供給するように切り換えられている。これに加えて
、コードバス５２へ出力された変換コードを主記憶装置
２６へ書き込むための書込みアドレスがアドレス発生回
路２７から次のようにして出力される。その書込みアド
レスの発生のために、プロセッサ２０の制御の下にアド
レスバス２２上にセットパルス発生用アドレスＨ，Ｈ＋
１、Ｈ＋２が出力される。これらのセットパルス発生用
アドレスに応答したアドレスデコーダ７２は線７４、線
７６及び線７８上に順次にセットパルスを発生する。こ
れらのセットパルスの発生とタイミングを合わせてプロ
セッサ２０の制御の下にデータバス２４上に順次に書込
みアドレスの上位アドレスビットＵ、中位アドレスビッ
トＭ及び下位アドレスビットＬが出力される。

その上位アドレスビットＵ１中位アドレスビットＭ及び
下位アドレスビットＬは、前記線７４、線７６及び線７
８上に順次に出力されて来るセットパルスに応答するア
ップカウンタ８４、アップカウンタ８２及びアップカウ
ンタ８０にセットされる（但し、第５図においては、説
明上の理由から主記憶装置２６内のコード変換制御領域
Ｃ３内のアドレスＨ１アドレスＨ＋１°及びアドレスＨ
＋２に書き込まれるようにして示されている。）。そし
て、アップカウンタ８４、アップカウンタ８２及びアッ
プカウンタ８０の出力は主記憶装置２６のアドレス入力
へ供給するように切り換えられているマルチプレクサ８
６を介して主記憶装置２６のアドレス入力へ供給され、
その書込みアドレスに上述の如くして書込みデータ入力
へ供給される変換コード（第５図の矢印■参照）は書き
込まれる（第５図の矢印■参照）、主記憶装置２６へ書
き込まれるべき変換コードが２バイトであるときに、上
述のように線７０を介してパルスがアップカウンタ８４
、アップカウンタ８２及びアップカウンタ８０のための
１カウントアツプ入力へ供給されて変換コードＵの主記
憶装置２６への書込み後に、書込みアドレスがその１カ
ウントだけカウントアツプされる。そのカウントアツプ
された書込みアドレスに、コード変換メモリ（１）３４
゜コード変換メモリ（２）３６．又はコード変換メモリ
（３）３８から読み出され、ゲート回路４０゜ゲート回
路４２．又はゲート回路４４、コードバス５２、そして
マルチプレクサ２８を介して主記憶装置２６の書込み入
力へ入力される変換コードＬは書き込まれる。なお、書
込みアドレスで指定し得るアドレス空間は、第５図にお
いてはアドレスＣからアドレスＤまでとして示されてい
る。

アドレス発生回路へのアドレスのセット後の上述の動作
が各被変換コード毎に生ぜしめられることにより、入力
された被変換コードの変換コードへの変換が終了する。

なお、前記実施例においては、コード変換メモリ　（１
）３４、コード変換メモリ　（２）３６、コード変換メ
モリ（３）３８を、上述の如き別個のコード変換メモリ
のとする例について説明したが、上述実施例説明の中に
示唆しているように、主記憶装置２６の一部を使用する
構成にしてもよい。

又、前記別個のコード変換メモリはＲＯＭとしてよいこ
とは言うまでもないし、その数には制限はない、又、被
変換コードを一旦、主記憶装置を格納した後に、上述の
処理を行なうようにしてもよい。

〔発明の効果］ 以上述べたところから明らかなように本発明によれば、
被変換コードから変換コードへの変換においてその被変
換コード毎に処理ステップ数を多く要するソフトウェア
処理を行なわないので、各種のコード系を取り扱う情報
処理装置のＣＰＵの処理負担の軽減が図れ、情報処理装
置における性能向上が図れる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はデコーダ３０及びレジスタ回路３２の詳細構成
図、 第４図はアドレス発生回路の詳細構成図、第５図はコー
ド変換態様を模式的に示す図、第６図は従来のコード変
換方式を示す図である。 第１図乃至第４図において、 ２は被変換コード入力手段（回線１６、通信制御装置１
８、プロセッサ２０、データバス２４）、４はレジスタ
（レジスタ（２）５４、レジスタ（１）５６）、 ６アドレス出力手段（プロセッサ２０）、８はアドレス
検出回路（デコーダ６４）、ｌＯは判別回路（デコーダ
５０）、 １２はコード変換テーブル（コード変換メモリ（１）３
４．　コード変換メモリ　（２）３６．　　コード変換
メモリ（３）３Ｂ）である。

Claims (2)

【特許請求の範囲】
1. （１）コード変換対象の被変換コードのコード変換種別
   、及び被変換コードのためのアドレスを検出し、 検出されたアドレス対応に前記被変換コードを格納し、 検出されたコード変換種別対応のコード変換テーブルを
   、前記格納された被変換コードで索引して変換されたコ
   ードを出力し、 その変換されたコードをコード格納域に格納することを
   特徴とするコード変換方法。
2. （２）複数種類のコードを取り扱うシステムにおいて、 被変換コード入力手段（２）と、 該被変換コード入力手段（２）からの被変換コードをセ
   ットするレジスタ（４）と、 前記システムで用いられるアドレス空間のアドレスを出
   力するアドレス出力手段（６）と、前記レジスタ（４）
   のための前記アドレス出力手段（６）から出力されたア
   ドレスを検出するアドレス検出回路（８）と、 前記被変換コードのためのコード変換種別を判別する判
   別回路（１０）と、 該判別回路（１０）の出力で指定され、前記レジスタ（
   ４）の内容及び判別回路（１０）の出力を基にして索引
   されるコード変換種別毎のコード変換テーブル（１２）
   とを設け、 該コード変換テーブル（１２）の出力を前記システム内
   のコード利用構成要素へ供給せしめることを特徴とする
   コード変換装置。