JPH0784932A - データ転送制御装置及び方法 - Google Patents
データ転送制御装置及び方法Info
- Publication number
- JPH0784932A JPH0784932A JP25368293A JP25368293A JPH0784932A JP H0784932 A JPH0784932 A JP H0784932A JP 25368293 A JP25368293 A JP 25368293A JP 25368293 A JP25368293 A JP 25368293A JP H0784932 A JPH0784932 A JP H0784932A
- Authority
- JP
- Japan
- Prior art keywords
- data
- peripheral device
- memory
- system memory
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】システムメモリのメモリ領域の先頭アドレスが
４の倍数でない場合にも処理性能の低下なしにＦＩＦＯ
メモリとの間のデータ転送を行なうデータ転送処理装置
及び方法の提供。 【構成】ＦＩＦＯメモリへのデータ格納先頭位置をシス
テムメモリのデータ格納領域の先頭位置に対応してバイ
ト単位で指定するデータ位置指定手段を備え、周辺装置
からシステムメモリへのデータ読み出し時に周辺装置制
御手段から転送されたデータをデータ位置指定手段でポ
イントされる先頭位置からＦＩＦＯメモリに格納し、シ
ステムメモリから周辺装置へのデータ書き込み時にシス
テムメモリからＦＩＦＯメモリに格納されたデータをデ
ータ位置指定手段でポイントされる先頭位置から周辺装
置制御手段に転送する。
４の倍数でない場合にも処理性能の低下なしにＦＩＦＯ
メモリとの間のデータ転送を行なうデータ転送処理装置
及び方法の提供。 【構成】ＦＩＦＯメモリへのデータ格納先頭位置をシス
テムメモリのデータ格納領域の先頭位置に対応してバイ
ト単位で指定するデータ位置指定手段を備え、周辺装置
からシステムメモリへのデータ読み出し時に周辺装置制
御手段から転送されたデータをデータ位置指定手段でポ
イントされる先頭位置からＦＩＦＯメモリに格納し、シ
ステムメモリから周辺装置へのデータ書き込み時にシス
テムメモリからＦＩＦＯメモリに格納されたデータをデ
ータ位置指定手段でポイントされる先頭位置から周辺装
置制御手段に転送する。
Description
【０００１】
【産業上の利用分野】本発明は、磁気ディスク装置、ス
トリーマ、ネットワーク等の周辺装置を制御し、周辺装
置とシステムメモリとの間のデータの送受信を実行する
場合の、データ転送制御装置及び方法に関し、特に、デ
ータ転送に３２ビット幅のファースト・イン・ファース
ト・アウト型メモリ（以下、「ＦＩＦＯメモリ」と略記
する）を用いたデータ転送制御装置及び方法に関する。
トリーマ、ネットワーク等の周辺装置を制御し、周辺装
置とシステムメモリとの間のデータの送受信を実行する
場合の、データ転送制御装置及び方法に関し、特に、デ
ータ転送に３２ビット幅のファースト・イン・ファース
ト・アウト型メモリ（以下、「ＦＩＦＯメモリ」と略記
する）を用いたデータ転送制御装置及び方法に関する。
【０００２】
【従来の技術】従来の周辺装置コントローラとそのシス
テムの構成例を図３乃至図５を参照して以下に説明す
る。
テムの構成例を図３乃至図５を参照して以下に説明す
る。
【０００３】図３乃至図５において、符号30はＣＰＵ
（中央処理装置）、符号31はシステムメモリ、符号32は
周辺装置コントローラ、符号33はデバイス制御回路34と
ＦＩＦＯメモリ35との間のデータ転送を制御するデータ
転送制御回路、符号34はハードディスク装置（ＨＤ
Ｄ）、ストリーマ、又はネットワーク等の周辺装置を直
接制御するデバイス制御回路、符号35は周辺装置コント
ローラ32と周辺装置の間のデータ転送速度と周辺装置コ
ントローラ32とシステムメモリ31の間のデータ転送速度
との差を吸収するために設けられた32ビット幅のＦＩＦ
Ｏメモリを示している。
（中央処理装置）、符号31はシステムメモリ、符号32は
周辺装置コントローラ、符号33はデバイス制御回路34と
ＦＩＦＯメモリ35との間のデータ転送を制御するデータ
転送制御回路、符号34はハードディスク装置（ＨＤ
Ｄ）、ストリーマ、又はネットワーク等の周辺装置を直
接制御するデバイス制御回路、符号35は周辺装置コント
ローラ32と周辺装置の間のデータ転送速度と周辺装置コ
ントローラ32とシステムメモリ31の間のデータ転送速度
との差を吸収するために設けられた32ビット幅のＦＩＦ
Ｏメモリを示している。
【０００４】また、同図において、符号301，302，30
3，304はシステムメモリ31と周辺装置コントローラ32等
を接続する32ビット幅のシステムバスの下位からそれぞ
れ第１，２，３，４番目の各バイトが送受される信号線
群を示し、符号305はＦＩＦＯメモリ35とデバイス制御
回路34の間で送受される８ビット幅のデータ、符号306
はデバイス制御回路34と周辺装置の間で送受されるデー
タを示している。
3，304はシステムメモリ31と周辺装置コントローラ32等
を接続する32ビット幅のシステムバスの下位からそれぞ
れ第１，２，３，４番目の各バイトが送受される信号線
群を示し、符号305はＦＩＦＯメモリ35とデバイス制御
回路34の間で送受される８ビット幅のデータ、符号306
はデバイス制御回路34と周辺装置の間で送受されるデー
タを示している。
【０００５】図３に示すように、従来のデータ転送制御
装置において、ハードディスク装置（ＨＤＤ）、ストリ
ーマ、又はネットワーク等の周辺装置からシステムメモ
リ31にデータを転送する際には、周辺装置から出力され
たデータ306はデバイス制御回路34で受信され、必要な
らばデバイス制御回路34でシリアル−パラレル変換され
た後に、データ転送制御回路33によってバイト単位で32
ビット幅のＦＩＦＯメモリ35に常に最下位バイトから順
に書き込まれていた。
装置において、ハードディスク装置（ＨＤＤ）、ストリ
ーマ、又はネットワーク等の周辺装置からシステムメモ
リ31にデータを転送する際には、周辺装置から出力され
たデータ306はデバイス制御回路34で受信され、必要な
らばデバイス制御回路34でシリアル−パラレル変換され
た後に、データ転送制御回路33によってバイト単位で32
ビット幅のＦＩＦＯメモリ35に常に最下位バイトから順
に書き込まれていた。
【０００６】そして、ＦＩＦＯメモリ35に格納されたデ
ータは一旦ＣＰＵ30によって読み出された後にシステム
メモリ31に書き込まれる。
ータは一旦ＣＰＵ30によって読み出された後にシステム
メモリ31に書き込まれる。
【０００７】また、図４に示すように、システムメモリ
31から周辺装置へデータが転送される際には、ＣＰＵ30
がシステムメモリ31からデータを読み出した後にＦＩＦ
Ｏメモリ35にデータを書き込み、ＦＩＦＯメモリ35にデ
ータが書き込まれると、データ転送制御回路33によって
バイト単位で常に32ビット幅のＦＩＦＯメモリ35の最下
位バイトから順にデバイス制御回路34に転送されてい
た。その後、必要ならばデバイス制御回路34でパラレル
−シリアル変換された後、周辺装置に転送されていた。
31から周辺装置へデータが転送される際には、ＣＰＵ30
がシステムメモリ31からデータを読み出した後にＦＩＦ
Ｏメモリ35にデータを書き込み、ＦＩＦＯメモリ35にデ
ータが書き込まれると、データ転送制御回路33によって
バイト単位で常に32ビット幅のＦＩＦＯメモリ35の最下
位バイトから順にデバイス制御回路34に転送されてい
た。その後、必要ならばデバイス制御回路34でパラレル
−シリアル変換された後、周辺装置に転送されていた。
【０００８】
【発明が解決しようとする課題】図６に、ＣＰＵのメモ
リの入出力サイクルの典型的なタイミング図の一例を示
す。図６（Ａ）はリードサイクルを、図６（Ｂ）はライ
トサイクルをそれぞれ示している。なお、図６（Ｂ）の
ライトサイクルでは、クロック（ＣＬＫ）及びＲＥＡＤ
Ｙ，Ｍ／ＩＯ，ＡＤＳ等の入出力制御信号のタイミング
は図６（Ａ）のリードサイクルのタイミングと同一であ
る。また、ＣＰＵの入出力制御信号の詳細は本発明の主
旨と係わりないのでその説明は省く。
リの入出力サイクルの典型的なタイミング図の一例を示
す。図６（Ａ）はリードサイクルを、図６（Ｂ）はライ
トサイクルをそれぞれ示している。なお、図６（Ｂ）の
ライトサイクルでは、クロック（ＣＬＫ）及びＲＥＡＤ
Ｙ，Ｍ／ＩＯ，ＡＤＳ等の入出力制御信号のタイミング
は図６（Ａ）のリードサイクルのタイミングと同一であ
る。また、ＣＰＵの入出力制御信号の詳細は本発明の主
旨と係わりないのでその説明は省く。
【０００９】図６に示すタイミング図は、メモリのスピ
ードが十分に速いものとし、ウエイトステートを挿入す
る必要がないことを前提としている。このため、同図に
示すように、リードサイクル及びライトサイクルともＴ
1，Ｔ2サイクルで終了している。すなわち４基準クロッ
クで１つのリードサイクル及びライトサイクルを終了す
ることができ、データを32ビット単位（４バイト）にこ
のスピードで転送することができる。
ードが十分に速いものとし、ウエイトステートを挿入す
る必要がないことを前提としている。このため、同図に
示すように、リードサイクル及びライトサイクルともＴ
1，Ｔ2サイクルで終了している。すなわち４基準クロッ
クで１つのリードサイクル及びライトサイクルを終了す
ることができ、データを32ビット単位（４バイト）にこ
のスピードで転送することができる。
【００１０】再び図３を参照して、32ビット幅のＦＩＦ
Ｏメモリ35からシステムメモリ31にデータを転送する場
合を説明する。
Ｏメモリ35からシステムメモリ31にデータを転送する場
合を説明する。
【００１１】通常、ＦＩＦＯメモリ35はその最下位バイ
トが４の倍数アドレスになるように、ＣＰＵ30のアドレ
ス空間にマッピングされるため、ＣＰＵ30は上記のメモ
リリードサイクルと同じタイミングで32ビット幅のＦＩ
ＦＯメモリ35からデータを読み出すことができる。
トが４の倍数アドレスになるように、ＣＰＵ30のアドレ
ス空間にマッピングされるため、ＣＰＵ30は上記のメモ
リリードサイクルと同じタイミングで32ビット幅のＦＩ
ＦＯメモリ35からデータを読み出すことができる。
【００１２】また、図３に示すように、システムメモリ
31上のデータ書き込み先頭アドレスが４の倍数であれ
ば、ＣＰＵ30は上記のスピードで32ビット幅のデータを
システムメモリ31に書き込むことができる。
31上のデータ書き込み先頭アドレスが４の倍数であれ
ば、ＣＰＵ30は上記のスピードで32ビット幅のデータを
システムメモリ31に書き込むことができる。
【００１３】図７（Ａ）に、システムメモリ31上のデー
タ書き込み先頭アドレスが４の倍数である時の周辺コン
トローラ32内のＦＩＦＯメモリ35からシステムメモリ31
へのデータ転送のタイミング図を示す。
タ書き込み先頭アドレスが４の倍数である時の周辺コン
トローラ32内のＦＩＦＯメモリ35からシステムメモリ31
へのデータ転送のタイミング図を示す。
【００１４】同図に示すように、４基準クロックでＦＩ
ＦＯメモリ35からの32ビット幅データのリードサイクル
を終了し、４基準クロックでリード・データのシステム
メモリ31へのライトサイクルを終了しており、データ転
送上の処理性能を何等低下させることなく、ＦＩＦＯメ
モリ35とシステムメモリ31との間でデータを転送するこ
とができる。
ＦＯメモリ35からの32ビット幅データのリードサイクル
を終了し、４基準クロックでリード・データのシステム
メモリ31へのライトサイクルを終了しており、データ転
送上の処理性能を何等低下させることなく、ＦＩＦＯメ
モリ35とシステムメモリ31との間でデータを転送するこ
とができる。
【００１５】また、図４に示すように、システムメモリ
31から周辺装置にデータを転送する場合、システムメモ
リ31上のデータ読み出しアドレスの先頭が４の倍数であ
れば、同様の処理性能でデータを転送することができ
る。
31から周辺装置にデータを転送する場合、システムメモ
リ31上のデータ読み出しアドレスの先頭が４の倍数であ
れば、同様の処理性能でデータを転送することができ
る。
【００１６】しかしながら、従来のデータ転送制御装置
においては、例えば図５に示すように、システムメモリ
31上のデータの書き込みアドレス、又はデータ読み出し
アドレスの先頭が４の倍数でない場合、ＣＰＵ30はシス
テムメモリにアクセスするのに余分なバスサイクルを必
要とする。
においては、例えば図５に示すように、システムメモリ
31上のデータの書き込みアドレス、又はデータ読み出し
アドレスの先頭が４の倍数でない場合、ＣＰＵ30はシス
テムメモリにアクセスするのに余分なバスサイクルを必
要とする。
【００１７】図５を参照して、32ビット幅のＦＩＦＯメ
モリ35からシステムメモリ31にデータを転送する場合を
説明する。
モリ35からシステムメモリ31にデータを転送する場合を
説明する。
【００１８】ＣＰＵ30は最初にＦＩＦＯメモリ35から32
ビット幅のデータ０，１，２，３を読み出す。次にこの
データをシステムメモリ31に書き込もうとするが、この
場合書き込みアドレスが４の倍数でないため、32ビット
幅のデータを書き込む場合には２つのメモリライトサイ
クルが必要になる。
ビット幅のデータ０，１，２，３を読み出す。次にこの
データをシステムメモリ31に書き込もうとするが、この
場合書き込みアドレスが４の倍数でないため、32ビット
幅のデータを書き込む場合には２つのメモリライトサイ
クルが必要になる。
【００１９】即ち、ＣＰＵ30は最初のライトサイクルで
２，３のデータをシステムメモリ31に書き込み、次のラ
イトサイクルで０，１のデータをシステムメモリ31に書
き込むという動作を行なう。従って、図７（Ｂ）のタイ
ミング図に示すように、32ビットデータの転送に１２基
準クロックを要する。
２，３のデータをシステムメモリ31に書き込み、次のラ
イトサイクルで０，１のデータをシステムメモリ31に書
き込むという動作を行なう。従って、図７（Ｂ）のタイ
ミング図に示すように、32ビットデータの転送に１２基
準クロックを要する。
【００２０】図５に示す例では、２番目以降の32ビット
データも同様の方法を用いてシステムメモリ31に書き込
む必要があるため、先頭アドレスが４の倍数である場合
と比較すると、転送時間は３／２倍となり、データ転送
の処理性能は２／３に低下する。
データも同様の方法を用いてシステムメモリ31に書き込
む必要があるため、先頭アドレスが４の倍数である場合
と比較すると、転送時間は３／２倍となり、データ転送
の処理性能は２／３に低下する。
【００２１】同様に、システムメモリ31から周辺装置に
データを転送する場合、システムメモリ上31の読み出し
先頭アドレスが４の倍数でない時には、ＣＰＵ30がシス
テムメモリ31からデータを読み出すのに２つのバスサイ
クルが必要とされるため、システムメモリ31上の先頭ア
ドレスが４の倍数である場合と比較して、データ転送の
処理性能は２／３に低下する。
データを転送する場合、システムメモリ上31の読み出し
先頭アドレスが４の倍数でない時には、ＣＰＵ30がシス
テムメモリ31からデータを読み出すのに２つのバスサイ
クルが必要とされるため、システムメモリ31上の先頭ア
ドレスが４の倍数である場合と比較して、データ転送の
処理性能は２／３に低下する。
【００２２】以上述べたように従来のデータ転送制御装
置では、システムメモリ上のメモリ領域のデータ読み出
しアドレス又は書き込みアドレスの先頭が４の倍数でな
い場合、必然的にデータ転送の処理性能が２／３に低下
してしまうという問題があった。
置では、システムメモリ上のメモリ領域のデータ読み出
しアドレス又は書き込みアドレスの先頭が４の倍数でな
い場合、必然的にデータ転送の処理性能が２／３に低下
してしまうという問題があった。
【００２３】したがって、本発明の目的は、システムメ
モリのメモリ領域の先頭アドレスが４の倍数でない場合
にも、処理性能の低下なしにＦＩＦＯメモリとシステム
メモリ間のデータ転送を実行するデータ転送処理装置及
び制御方法を提供することにある。
モリのメモリ領域の先頭アドレスが４の倍数でない場合
にも、処理性能の低下なしにＦＩＦＯメモリとシステム
メモリ間のデータ転送を実行するデータ転送処理装置及
び制御方法を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、磁気ディスク等の周辺装置を制御し前記
周辺装置との間でデータの転送を行う周辺装置制御手段
と、前記周辺装置制御手段に接続されると共にシステム
メモリとバスを介してデータの送受信を行なう少なくと
も32ビット幅のＦＩＦＯメモリと、前記周辺装置制御手
段と前記ＦＩＦＯメモリとの間のデータ転送を制御する
データ転送制御手段と、を備えたデータ転送制御装置に
おいて、更に、前記ＦＩＦＯメモリのデータ格納先頭位
置をバイト単位で指定するデータ位置指定手段を備え、
前記周辺装置から前記システムメモリへのデータ読み出
し時には、前記データ転送制御手段は、前記周辺装置制
御手段から転送されたデータを前記データ位置指定手段
でポイントされる先頭位置から前記ＦＩＦＯメモリに格
納し、前記システムメモリから前記周辺装置へのデータ
書き込み時には、前記データ転送制御手段は、前記シス
テムメモリから前記ＦＩＦＯメモリに格納されたデータ
を前記データ位置指定手段でポイントされる先頭位置か
ら前記周辺装置制御手段に転送するように構成されたこ
とを特徴とするデータ転送制御装置を提供する。
め、本発明は、磁気ディスク等の周辺装置を制御し前記
周辺装置との間でデータの転送を行う周辺装置制御手段
と、前記周辺装置制御手段に接続されると共にシステム
メモリとバスを介してデータの送受信を行なう少なくと
も32ビット幅のＦＩＦＯメモリと、前記周辺装置制御手
段と前記ＦＩＦＯメモリとの間のデータ転送を制御する
データ転送制御手段と、を備えたデータ転送制御装置に
おいて、更に、前記ＦＩＦＯメモリのデータ格納先頭位
置をバイト単位で指定するデータ位置指定手段を備え、
前記周辺装置から前記システムメモリへのデータ読み出
し時には、前記データ転送制御手段は、前記周辺装置制
御手段から転送されたデータを前記データ位置指定手段
でポイントされる先頭位置から前記ＦＩＦＯメモリに格
納し、前記システムメモリから前記周辺装置へのデータ
書き込み時には、前記データ転送制御手段は、前記シス
テムメモリから前記ＦＩＦＯメモリに格納されたデータ
を前記データ位置指定手段でポイントされる先頭位置か
ら前記周辺装置制御手段に転送するように構成されたこ
とを特徴とするデータ転送制御装置を提供する。
【００２５】また、本発明は、メモリ領域の先頭アドレ
スが４の倍数でない前記システムメモリに前記周辺装置
からデータを読み出す際には、前記周辺装置制御手段か
ら転送されるデータを前記システムメモリに対応する位
置から前記ＦＩＦＯメモリに格納し、メモリ領域の先頭
アドレスが４の倍数でない前記システムメモリから前記
周辺装置にデータを書き込む際には、前記ＦＩＦＯメモ
リの前記システムメモリに対応する位置からデータを前
記周辺装置制御手段へ転送することを特徴とするデータ
転送制御装置を提供する。
スが４の倍数でない前記システムメモリに前記周辺装置
からデータを読み出す際には、前記周辺装置制御手段か
ら転送されるデータを前記システムメモリに対応する位
置から前記ＦＩＦＯメモリに格納し、メモリ領域の先頭
アドレスが４の倍数でない前記システムメモリから前記
周辺装置にデータを書き込む際には、前記ＦＩＦＯメモ
リの前記システムメモリに対応する位置からデータを前
記周辺装置制御手段へ転送することを特徴とするデータ
転送制御装置を提供する。
【００２６】さらに、本発明は、磁気ディスク等の周辺
装置を制御し前記周辺装置との間でデータの転送を行う
周辺装置制御手段と、前記周辺装置制御手段に接続され
ると共にシステムメモリとの間でバスを介してデータの
送受信を行う少なくとも32ビット幅のＦＩＦＯメモリ
と、前記周辺装置制御手段と前記ＦＩＦＯメモリとの間
のデータ転送を制御するデータ転送制御手段と、を備え
て成るデータ転送制御の方法において、更に、前記ＦＩ
ＦＯメモリのデータ格納先頭位置をバイト単位で指定す
るデータ位置指定手段を備え、前記システムメモリのデ
ータ格納領域の先頭位置に対応して前記ＦＩＦＯメモリ
のデータ格納先頭位置を前記データ位置指定手段に設定
し、メモリ領域の先頭アドレスが４の倍数でない前記シ
ステムメモリに前記周辺装置からデータを読み出す際に
は、前記周辺装置制御手段から転送されるデータを前記
システムメモリに対応する位置から前記ＦＩＦＯメモリ
に順次格納し、メモリ領域の先頭アドレスが４の倍数で
ない前記システムメモリから前記周辺装置にデータを書
き込む際には、前記ＦＩＦＯメモリから前記周辺装置制
御手段へ転送するデータを前記システムメモリに対応す
る位置から転送させるように制御することを特徴とする
データ転送制御方法を提供する。
装置を制御し前記周辺装置との間でデータの転送を行う
周辺装置制御手段と、前記周辺装置制御手段に接続され
ると共にシステムメモリとの間でバスを介してデータの
送受信を行う少なくとも32ビット幅のＦＩＦＯメモリ
と、前記周辺装置制御手段と前記ＦＩＦＯメモリとの間
のデータ転送を制御するデータ転送制御手段と、を備え
て成るデータ転送制御の方法において、更に、前記ＦＩ
ＦＯメモリのデータ格納先頭位置をバイト単位で指定す
るデータ位置指定手段を備え、前記システムメモリのデ
ータ格納領域の先頭位置に対応して前記ＦＩＦＯメモリ
のデータ格納先頭位置を前記データ位置指定手段に設定
し、メモリ領域の先頭アドレスが４の倍数でない前記シ
ステムメモリに前記周辺装置からデータを読み出す際に
は、前記周辺装置制御手段から転送されるデータを前記
システムメモリに対応する位置から前記ＦＩＦＯメモリ
に順次格納し、メモリ領域の先頭アドレスが４の倍数で
ない前記システムメモリから前記周辺装置にデータを書
き込む際には、前記ＦＩＦＯメモリから前記周辺装置制
御手段へ転送するデータを前記システムメモリに対応す
る位置から転送させるように制御することを特徴とする
データ転送制御方法を提供する。
【００２７】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２８】
【実施例１】図１は本発明の第１の実施例に係る周辺装
置のデータ転送制御装置とそのシステムの構成例であ
る。
置のデータ転送制御装置とそのシステムの構成例であ
る。
【００２９】図１において、符号10はＣＰＵ、符号11は
システムメモリ、符号12は周辺装置コントローラ、符号
13はデバイス制御回路14とＦＩＦＯメモリ15の間のデー
タ転送を制御するデータ転送制御回路、符号14はハード
ディスク装置（ＨＤＤ）、ストリーマ、又はネットワー
ク等の周辺装置を直接制御するデバイス制御回路、符号
15は周辺装置コントローラ12と周辺装置の間のデータ転
送速度と周辺装置コントローラ12とシステムメモリ11の
間のデータ転送速度との差を吸収するための32ビット幅
のＦＩＦＯメモリを示している。
システムメモリ、符号12は周辺装置コントローラ、符号
13はデバイス制御回路14とＦＩＦＯメモリ15の間のデー
タ転送を制御するデータ転送制御回路、符号14はハード
ディスク装置（ＨＤＤ）、ストリーマ、又はネットワー
ク等の周辺装置を直接制御するデバイス制御回路、符号
15は周辺装置コントローラ12と周辺装置の間のデータ転
送速度と周辺装置コントローラ12とシステムメモリ11の
間のデータ転送速度との差を吸収するための32ビット幅
のＦＩＦＯメモリを示している。
【００３０】符号16は周辺装置とシステムメモリの間で
転送されるデータの最初の１バイトをＦＩＦＯメモリ15
のどの位置に格納するかを指定するデータ位置指定ポイ
ンタを示し、符号101，102，103，104はＣＰＵ10、シス
テムメモリ11、周辺装置コントローラ12等を接続する32
ビットのシステムバスの下から第１，２，３，４番目の
バイトが送受される信号線群を示し、符号105はＦＩＦ
Ｏメモリ15とデバイス制御回路14の間で送受される８ビ
ット幅のデータ、符号106はデバイス制御回路14と周辺
装置のあいだで送受されるデータをそれぞれ示してい
る。
転送されるデータの最初の１バイトをＦＩＦＯメモリ15
のどの位置に格納するかを指定するデータ位置指定ポイ
ンタを示し、符号101，102，103，104はＣＰＵ10、シス
テムメモリ11、周辺装置コントローラ12等を接続する32
ビットのシステムバスの下から第１，２，３，４番目の
バイトが送受される信号線群を示し、符号105はＦＩＦ
Ｏメモリ15とデバイス制御回路14の間で送受される８ビ
ット幅のデータ、符号106はデバイス制御回路14と周辺
装置のあいだで送受されるデータをそれぞれ示してい
る。
【００３１】本実施例においてデータは周辺装置からシ
ステムメモリ11に転送される。
ステムメモリ11に転送される。
【００３２】周辺装置から伝達されたデータ106は、デ
バイス制御回路14で受信され、必要ならばデバイス制御
回路14でシリアル−パラレル変換された後にバイト単位
でデータ転送制御回路13によってＦＩＦＯメモリ15に書
き込まれる。
バイス制御回路14で受信され、必要ならばデバイス制御
回路14でシリアル−パラレル変換された後にバイト単位
でデータ転送制御回路13によってＦＩＦＯメモリ15に書
き込まれる。
【００３３】この時、データ転送制御回路13は、予めＣ
ＰＵ10によってセットされたデータ位置指定ポインタ16
を参照することにより、最初の１バイトをＦＩＦＯメモ
リ15のどの位置に格納するかを決定する。図１ではデー
タ位置指定ポインタ16には、２進表示の１０がセットさ
れているため、ＦＩＦＯメモリ15の第３番目の位置（ア
ドレス２）に最初の１バイトを格納する。
ＰＵ10によってセットされたデータ位置指定ポインタ16
を参照することにより、最初の１バイトをＦＩＦＯメモ
リ15のどの位置に格納するかを決定する。図１ではデー
タ位置指定ポインタ16には、２進表示の１０がセットさ
れているため、ＦＩＦＯメモリ15の第３番目の位置（ア
ドレス２）に最初の１バイトを格納する。
【００３４】デバイス制御回路14からの後続データは、
データ転送制御回路13によりＦＩＦＯメモリ15に順次格
納される。
データ転送制御回路13によりＦＩＦＯメモリ15に順次格
納される。
【００３５】ＣＰＵ10は、ＦＩＦＯメモリ15からシステ
ムメモリ11にデータを転送する際、最初の１サイクルの
みは、ＦＩＦＯメモリ15から読み出した32ビットデータ
の、データ位置指定ポインタ16の値以下のバイトデータ
を捨て、残りのバイトのみをシステムメモリ11の所定の
アドレスに書き込む。
ムメモリ11にデータを転送する際、最初の１サイクルの
みは、ＦＩＦＯメモリ15から読み出した32ビットデータ
の、データ位置指定ポインタ16の値以下のバイトデータ
を捨て、残りのバイトのみをシステムメモリ11の所定の
アドレスに書き込む。
【００３６】図１に示す例では、32ビットデータの下位
16ビット（２バイト）を捨て、上位16ビットのみをシス
テムメモリ11の所定のアドレスに書き込む。
16ビット（２バイト）を捨て、上位16ビットのみをシス
テムメモリ11の所定のアドレスに書き込む。
【００３７】最初のサイクル以降、ＦＩＦＯメモリ15に
格納されているデータは、システムメモリ11の状態と完
全に対応しているため、通常通り32ビット単位でＦＩＦ
Ｏメモリ15から読み出され、システムメモリ11に書き込
むことができる。
格納されているデータは、システムメモリ11の状態と完
全に対応しているため、通常通り32ビット単位でＦＩＦ
Ｏメモリ15から読み出され、システムメモリ11に書き込
むことができる。
【００３８】従って、本実施例におけるデータ転送のタ
イミングは、図８（Ａ）のタイミング図に示すようなも
のとなり、本実施例によれば、ＦＩＦＯメモリ15からシ
ステムメモリ11上の４の倍数でない先頭アドレスから始
まるメモリ領域へのデータ転送を、処理性能の低下なし
に実行可能であり、前述した問題点を解決するものであ
る。本実施例では、前述した従来例と比べて1.5倍の処
理性能を向上している。
イミングは、図８（Ａ）のタイミング図に示すようなも
のとなり、本実施例によれば、ＦＩＦＯメモリ15からシ
ステムメモリ11上の４の倍数でない先頭アドレスから始
まるメモリ領域へのデータ転送を、処理性能の低下なし
に実行可能であり、前述した問題点を解決するものであ
る。本実施例では、前述した従来例と比べて1.5倍の処
理性能を向上している。
【００３９】
【実施例２】図２は本発明の第２の実施例に係る周辺装
置のデータ転送制御装置とそのシステムの構成例であ
る。
置のデータ転送制御装置とそのシステムの構成例であ
る。
【００４０】図２において、図１と同一の機能を為す構
成要素には同一の参照番号が付されている。第２の実施
例ではデータはシステムメモリ11から周辺装置に転送さ
れる。
成要素には同一の参照番号が付されている。第２の実施
例ではデータはシステムメモリ11から周辺装置に転送さ
れる。
【００４１】まず、ＣＰＵ10はシステムメモリ11から最
初の32ビットデータを読み出し、これをＦＩＦＯメモリ
15に書き込む。図２に示すように、システムメモリ11の
最下位バイトには周辺装置には転送されないデータがあ
る。
初の32ビットデータを読み出し、これをＦＩＦＯメモリ
15に書き込む。図２に示すように、システムメモリ11の
最下位バイトには周辺装置には転送されないデータがあ
る。
【００４２】ＦＩＦＯメモリ15にデータが書き込まれる
と、データ転送制御回路13はバイト単位でデータをデバ
イス制御回路14に転送する。この時、データ転送制御回
路13は、予めＣＰＵ10によってセットされたデータ位置
指定ポインタ16を参照することにより、最初の１バイト
をＦＩＦＯメモリ15のどの位置から転送するかを決定す
る。
と、データ転送制御回路13はバイト単位でデータをデバ
イス制御回路14に転送する。この時、データ転送制御回
路13は、予めＣＰＵ10によってセットされたデータ位置
指定ポインタ16を参照することにより、最初の１バイト
をＦＩＦＯメモリ15のどの位置から転送するかを決定す
る。
【００４３】図２では２進表示で０１がセットされてい
るため、ＦＩＦＯメモリ15の第２番目の位置（アドレス
１）のバイトから転送する。その後にデバイス制御回路
14へ転送される後続データは、通常の順番通りにＦＩＦ
Ｏメモリ15から転送される。
るため、ＦＩＦＯメモリ15の第２番目の位置（アドレス
１）のバイトから転送する。その後にデバイス制御回路
14へ転送される後続データは、通常の順番通りにＦＩＦ
Ｏメモリ15から転送される。
【００４４】ＣＰＵ10が最初の32ビットデータをＦＩＦ
Ｏメモリ15に書き込んだ後は、システムメモリ11の状態
とＦＩＦＯメモリ15の状態が完全に対応しているため、
ＣＰＵ10は通常通り、32ビットのデータをシステムメモ
リ11から読み出し、ＦＩＦＯメモリ15に書き込む動作を
続けることができる。
Ｏメモリ15に書き込んだ後は、システムメモリ11の状態
とＦＩＦＯメモリ15の状態が完全に対応しているため、
ＣＰＵ10は通常通り、32ビットのデータをシステムメモ
リ11から読み出し、ＦＩＦＯメモリ15に書き込む動作を
続けることができる。
【００４５】従って、本実施例におけるデータ転送のタ
イミングは図８（Ｂ）に示すタイミング図のようにな
り、本実施例を用いれば、システムメモリ11上の４の倍
数でない先頭アドレスから始まるメモリ領域からＦＩＦ
Ｏメモリ15へのデータ転送を、処理性能を何等低下する
ことなく実行できるため、前述した従来の問題点を解決
することができる。この場合も前記第１の実施例同様、
従来例と比較してデータ転送の処理性能を1.5倍向上さ
せることになる。
イミングは図８（Ｂ）に示すタイミング図のようにな
り、本実施例を用いれば、システムメモリ11上の４の倍
数でない先頭アドレスから始まるメモリ領域からＦＩＦ
Ｏメモリ15へのデータ転送を、処理性能を何等低下する
ことなく実行できるため、前述した従来の問題点を解決
することができる。この場合も前記第１の実施例同様、
従来例と比較してデータ転送の処理性能を1.5倍向上さ
せることになる。
【００４６】なお、データ位置指定ポインタ16が一個の
場合、周辺装置からの読み出し動作と周辺装置への書き
込み動作の切換え毎にＦＩＦＯメモリの先頭位置をセッ
トしなければならないが、読み出し用と書き込み用にデ
ータ位置指定ポインタを別々に設けることにより、書き
込みと読み出しの切換え毎のＦＩＦＯメモリの先頭位置
の設定動作が省略される。
場合、周辺装置からの読み出し動作と周辺装置への書き
込み動作の切換え毎にＦＩＦＯメモリの先頭位置をセッ
トしなければならないが、読み出し用と書き込み用にデ
ータ位置指定ポインタを別々に設けることにより、書き
込みと読み出しの切換え毎のＦＩＦＯメモリの先頭位置
の設定動作が省略される。
【００４７】本実施例では、32ビット幅のデータをメモ
リアクセスの一単位としているが、本実施例は64ビット
幅のデータから成るシステムにも同様に適用できる。
リアクセスの一単位としているが、本実施例は64ビット
幅のデータから成るシステムにも同様に適用できる。
【００４８】以上、本発明を前記第１，第２の実施例に
即して説明したが、本発明は上記実施例の構成に限定さ
れるものでなく本発明の原理に従う各種実施例を含む。
即して説明したが、本発明は上記実施例の構成に限定さ
れるものでなく本発明の原理に従う各種実施例を含む。
【００４９】
【発明の効果】以上説明したように、本発明のデータ転
送制御装置及び制御方法によれば、ＦＩＦＯメモリに格
納されるデータはシステムメモリの格納状態と完全に対
応しているため、ＦＩＦＯメモリとシステムメモリ間の
32ビット単位のデータ転送において、データの書き込み
時及び読み出し時ともに、システムメモリの先頭アドレ
スが４の倍数でないアドレスから始まる場合にも、デー
タ転送の処理性能を全く低下させることなく、先頭アド
レスが４の倍数から始まるデータ転送の場合と全く同等
の処理性能を達成するという顕著な効果を有する。
送制御装置及び制御方法によれば、ＦＩＦＯメモリに格
納されるデータはシステムメモリの格納状態と完全に対
応しているため、ＦＩＦＯメモリとシステムメモリ間の
32ビット単位のデータ転送において、データの書き込み
時及び読み出し時ともに、システムメモリの先頭アドレ
スが４の倍数でないアドレスから始まる場合にも、デー
タ転送の処理性能を全く低下させることなく、先頭アド
レスが４の倍数から始まるデータ転送の場合と全く同等
の処理性能を達成するという顕著な効果を有する。
【００５０】また、本発明の効果を定量的に評価すれ
ば、データ格納領域であるシステムメモリの先頭アドレ
スが４の倍数でないアドレスから始まるデータ転送の場
合に、本発明は従来例のデータ転送制御装置及び制御方
法の転送時間の２／３とし、したがってデータ転送の処
理性能を1.5倍も向上させている。
ば、データ格納領域であるシステムメモリの先頭アドレ
スが４の倍数でないアドレスから始まるデータ転送の場
合に、本発明は従来例のデータ転送制御装置及び制御方
法の転送時間の２／３とし、したがってデータ転送の処
理性能を1.5倍も向上させている。
【図１】本発明の第１の実施例に係る周辺装置コントロ
ーラとそのシステムの構成を示す説明図である。
ーラとそのシステムの構成を示す説明図である。
【図２】本発明の第２の実施例に係る周辺装置コントロ
ーラとそのシステムの構成を示す説明図である。
ーラとそのシステムの構成を示す説明図である。
【図３】従来の周辺装置コントローラとそのシステムの
構成を示す説明図である。
構成を示す説明図である。
【図４】従来の周辺装置コントローラとそのシステムの
構成を示す説明図である。
構成を示す説明図である。
【図５】従来の周辺装置コントローラとそのシステムの
構成を示す説明図である。
構成を示す説明図である。
【図６】（Ａ） ＣＰＵのリードサイクルの典型例のタ
イミング図である。 （Ｂ） ＣＰＵのライトサイクルの典型例のタイミング
図である。
イミング図である。 （Ｂ） ＣＰＵのライトサイクルの典型例のタイミング
図である。
【図７】（Ａ） 従来のＦＩＦＯメモリとシステムメモ
リとの間のデータ転送のタイミング図である（先頭アド
レスが４の倍数の場合）。 （Ｂ） 従来のＦＩＦＯメモリとシステムメモリとの間
のデータ転送のタイミング図である（先頭アドレスが４
の倍数でない場合）。
リとの間のデータ転送のタイミング図である（先頭アド
レスが４の倍数の場合）。 （Ｂ） 従来のＦＩＦＯメモリとシステムメモリとの間
のデータ転送のタイミング図である（先頭アドレスが４
の倍数でない場合）。
【図８】（Ａ） 本発明の第１の実施例のタイミング図
である。 （Ｂ） 本発明の第２の実施例のタイミング図である。
である。 （Ｂ） 本発明の第２の実施例のタイミング図である。
10，30 ＣＰＵ 11，31 システムメモリ 12，32 周辺装置コントローラ 13，33 データ転送制御回路 14，34 デバイス制御回路 15，35 ＦＩＦＯメモリ 16 データ位置指定ポインタ 101，102，103，104 32ビットバスの下から第1〜4番目
のバイトを送受する信号線群 302，302，303，304 32ビットバスの下から第1〜4番目
のバイトを送受する信号線群 105，305 ＦＩＦＯメモリとデバイス制御回路の間で送
受される８ビット幅のデータ 106，306 デバイス制御回路と周辺装置の間で送受され
るデータ
のバイトを送受する信号線群 302，302，303，304 32ビットバスの下から第1〜4番目
のバイトを送受する信号線群 105，305 ＦＩＦＯメモリとデバイス制御回路の間で送
受される８ビット幅のデータ 106，306 デバイス制御回路と周辺装置の間で送受され
るデータ
Claims (4)
- 【請求項１】磁気ディスク等の周辺装置を制御し前記周
辺装置との間でデータの転送を行う周辺装置制御手段
と、 前記周辺装置制御手段に接続されると共にシステムメモ
リとバスを介してデータの送受信を行なう少なくとも32
ビット幅のＦＩＦＯメモリと、 前記周辺装置制御手段と前記ＦＩＦＯメモリとの間のデ
ータ転送を制御するデータ転送制御手段と、を備えたデ
ータ転送制御装置において、 更に、前記ＦＩＦＯメモリのデータ格納先頭位置をバイ
ト単位で指定するデータ位置指定手段を備え、 前記周辺装置から前記システムメモリへのデータ読み出
し時には、前記データ転送制御手段は、前記周辺装置制
御手段から転送されたデータを前記データ位置指定手段
でポイントされる先頭位置から前記ＦＩＦＯメモリに格
納し、 前記システムメモリから前記周辺装置へのデータ書き込
み時には、前記データ転送制御手段は、前記システムメ
モリから前記ＦＩＦＯメモリに格納されたデータを前記
データ位置指定手段でポイントされる先頭位置から前記
周辺装置制御手段に転送するように構成されたことを特
徴とするデータ転送制御装置。 - 【請求項２】メモリ領域の先頭アドレスが４の倍数でな
い前記システムメモリに前記周辺装置からデータを読み
出す際には、前記周辺装置制御手段から転送されるデー
タを前記システムメモリに対応する位置から前記ＦＩＦ
Ｏメモリに格納し、 メモリ領域の先頭アドレスが４の倍数でない前記システ
ムメモリから前記周辺装置にデータを書き込む際には、
前記ＦＩＦＯメモリの前記システムメモリに対応する位
置からデータを前記周辺装置制御手段へ転送することを
特徴とする請求項１記載のデータ転送制御装置。 - 【請求項３】前記データ位置指定手段をデータの読み出
し及び書き込み用に二つ設けたことを特徴とする請求項
１又は２記載のデータ転送制御装置。 - 【請求項４】磁気ディスク等の周辺装置を制御し前記周
辺装置との間でデータの転送を行う周辺装置制御手段
と、 前記周辺装置制御手段に接続されると共にシステムメモ
リとの間でバスを介してデータの送受信を行う少なくと
も32ビット幅のＦＩＦＯメモリと、 前記周辺装置制御手段と前記ＦＩＦＯメモリとの間のデ
ータ転送を制御するデータ転送制御手段と、を備えて成
るデータ転送制御の方法において、 更に、前記ＦＩＦＯメモリのデータ格納先頭位置をバイ
ト単位で指定するデータ位置指定手段を備え、 前記システムメモリのデータ格納領域の先頭位置に対応
して前記ＦＩＦＯメモリのデータ格納先頭位置を前記デ
ータ位置指定手段に設定し、 メモリ領域の先頭アドレスが４の倍数でない前記システ
ムメモリに前記周辺装置からデータを読み出す際には、
前記周辺装置制御手段から転送されるデータを前記シス
テムメモリに対応する位置から前記ＦＩＦＯメモリに順
次格納し、 メモリ領域の先頭アドレスが４の倍数でない前記システ
ムメモリから前記周辺装置にデータを書き込む際には、
前記ＦＩＦＯメモリから前記周辺装置制御手段へ転送す
るデータを前記システムメモリに対応する位置から転送
させるように制御することを特徴とするデータ転送制御
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253682A JP2570986B2 (ja) | 1993-09-17 | 1993-09-17 | データ転送制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253682A JP2570986B2 (ja) | 1993-09-17 | 1993-09-17 | データ転送制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784932A true JPH0784932A (ja) | 1995-03-31 |
| JP2570986B2 JP2570986B2 (ja) | 1997-01-16 |
Family
ID=17254692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253682A Expired - Fee Related JP2570986B2 (ja) | 1993-09-17 | 1993-09-17 | データ転送制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570986B2 (ja) |
-
1993
- 1993-09-17 JP JP5253682A patent/JP2570986B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570986B2 (ja) | 1997-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58154054A (ja) | 外部記憶装置制御用回路 | |
| JPH0792779B2 (ja) | データ転送制御装置 | |
| JP2001344187A (ja) | ホストインタフェース回路 | |
| JP2004127305A (ja) | メモリ制御装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| US6625711B1 (en) | Method and/or architecture for implementing queue expansion in multiqueue devices | |
| EP0382342B1 (en) | Computer system DMA transfer | |
| US20010002481A1 (en) | Data access unit and method therefor | |
| JP3304395B2 (ja) | データ転送装置及びデータ転送方法 | |
| JP2849804B2 (ja) | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 | |
| JPH076093A (ja) | 記憶制御装置 | |
| JP3063945B2 (ja) | 時分割スイッチ制御方式 | |
| JPH0381180B2 (ja) | ||
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP2581144B2 (ja) | バス制御装置 | |
| KR20020089886A (ko) | 피시아이 인터페이스를 이용한 데이터 저장장치 | |
| JPH04247540A (ja) | メモリ間ブロック転送方式 | |
| JPS61184655A (ja) | デ−タ転送方式 | |
| JPH05334223A (ja) | チャネル装置およびそのフレーム送受信方法 | |
| JPS61193230A (ja) | 磁気デイスク制御装置 | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPH05143524A (ja) | カウンタ制御方式 | |
| JPH0263396A (ja) | 映像信号用時間軸補正装置 | |
| JPH05314059A (ja) | メモリアクセス制御回路 | |
| JPH0520165A (ja) | システムバス制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960903 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |