JPH0792779B2 - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH0792779B2 JPH0792779B2 JP63252902A JP25290288A JPH0792779B2 JP H0792779 B2 JPH0792779 B2 JP H0792779B2 JP 63252902 A JP63252902 A JP 63252902A JP 25290288 A JP25290288 A JP 25290288A JP H0792779 B2 JPH0792779 B2 JP H0792779B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置におけるデータ転送制御装置に
関し，特にベクトルデータの主記憶装置からベクトルデ
ータ処理装置への転送を制御するデータ転送制御装置に
関する。
関し，特にベクトルデータの主記憶装置からベクトルデ
ータ処理装置への転送を制御するデータ転送制御装置に
関する。
科学技術計算に用いられる高速のベクトル計算機におい
ては，高速のベクトル演算に対応した大量のデータを高
速に供給する能力が求められている。この高速大量デー
タ供給能力を満たすために，たとえば，米国特許4,128,
880号に開示されている如く，独立に動作可能なバンク
数を増やして，毎クロックサイクルベクトルデータの各
要素を読出してベクトルレジスタに供給し，最初の要素
がベクトルレジスタに供給されるとベクトル演算を開始
するというベクトル処理装置が知られている。
ては，高速のベクトル演算に対応した大量のデータを高
速に供給する能力が求められている。この高速大量デー
タ供給能力を満たすために，たとえば，米国特許4,128,
880号に開示されている如く，独立に動作可能なバンク
数を増やして，毎クロックサイクルベクトルデータの各
要素を読出してベクトルレジスタに供給し，最初の要素
がベクトルレジスタに供給されるとベクトル演算を開始
するというベクトル処理装置が知られている。
上述した従来のベクトル処理装置では，毎クロックサイ
クルにベクトルデータの１要素ずつしかベクトルレジス
タに供給されないため,2つのベクトルデータ間の演算を
行なう場合には,2つ目のベクトルデータがベクトルレジ
スタに供給され始めるまで，ベクトル演算を開始するこ
とができない。この欠点を解消するために,2つのベクト
ルデータの各要素を同時に，すなわち２要素を同時にメ
モリから読出すという方法もあるが,2つの相異なるベク
トルデータのバンクビジー管理を行わねばならず，制御
が煩雑になるという欠点がある。
クルにベクトルデータの１要素ずつしかベクトルレジス
タに供給されないため,2つのベクトルデータ間の演算を
行なう場合には,2つ目のベクトルデータがベクトルレジ
スタに供給され始めるまで，ベクトル演算を開始するこ
とができない。この欠点を解消するために,2つのベクト
ルデータの各要素を同時に，すなわち２要素を同時にメ
モリから読出すという方法もあるが,2つの相異なるベク
トルデータのバンクビジー管理を行わねばならず，制御
が煩雑になるという欠点がある。
本発明によるデータ転送制御装置は、第１の装置から第
２の装置への複数要素から成るベクトルデータの転送を
制御するデータ転送制御装置であって、 前記第１の装置と前記第２の装置の間に位置し、前記第
１の装置から送られてくるベクトルデータを順次格納す
る記憶手段と、 前記第１の装置から前記記憶手段に対してベクトルデー
タを順に転送させる書込み制御手段と、 前記記憶手段から前記第２の装置に対して、それぞれが
１つのベクトルデータを時分割で読出すよう制御するｎ
（ｎは２以上の整数）個の読出し制御手段と、 前記ｎ個の読出し制御手段に対応し、各対応した読出し
制御手段により制御される、前記記憶手段と前記第２の
装置との間のｎ本のデータ転送パスと を含むことを特徴としている。
２の装置への複数要素から成るベクトルデータの転送を
制御するデータ転送制御装置であって、 前記第１の装置と前記第２の装置の間に位置し、前記第
１の装置から送られてくるベクトルデータを順次格納す
る記憶手段と、 前記第１の装置から前記記憶手段に対してベクトルデー
タを順に転送させる書込み制御手段と、 前記記憶手段から前記第２の装置に対して、それぞれが
１つのベクトルデータを時分割で読出すよう制御するｎ
（ｎは２以上の整数）個の読出し制御手段と、 前記ｎ個の読出し制御手段に対応し、各対応した読出し
制御手段により制御される、前記記憶手段と前記第２の
装置との間のｎ本のデータ転送パスと を含むことを特徴としている。
次に，本発明について図面を参照して詳細に説明する。
本発明の一実施例を示す第１図において，主記憶装置１
はクロックサイクル毎に16バイトを読出すことが可能
で，読出されたデータはアライン回路２を経てデータバ
ッファ３に供給される。データバッファ３は，第２図に
示されるように,16バイトのデータが32ワードずつの２
ブロックに分けられ，各ブロックに１つのベクトルデー
タが格納され，データバッファ３の１ワードに８バイト
の各要素が２要素ずつ格納される。
はクロックサイクル毎に16バイトを読出すことが可能
で，読出されたデータはアライン回路２を経てデータバ
ッファ３に供給される。データバッファ３は，第２図に
示されるように,16バイトのデータが32ワードずつの２
ブロックに分けられ，各ブロックに１つのベクトルデー
タが格納され，データバッファ３の１ワードに８バイト
の各要素が２要素ずつ格納される。
データバッファ３の書込みアドレスは，書込みアドレス
カウンタ12から結線114を介して，読出しアドレスは，
読出しアドレスカウンタ13ならびに14の値で最下位ビッ
トを除いた値が切替回路15によって切替えられて結線12
2を介して供給される。
カウンタ12から結線114を介して，読出しアドレスは，
読出しアドレスカウンタ13ならびに14の値で最下位ビッ
トを除いた値が切替回路15によって切替えられて結線12
2を介して供給される。
データバッファ３から読出されたデータの内で，上位８
バイトは結線103を通じて切替回路５ならびに６に，下
位８バイトはレジスタ４で１クロックサイクル遅らされ
て切替回路５ならびに６に結線105を通じて供給され
る。切替回路５ならびに６は，データバッファ３の同一
ワードに保持されているデータの上位８バイトの要素と
下位８バイトの要素を選択してベクトルレジスタ群７に
供給する回路で，選択はそれぞれ読出しアドレスカウン
タ13ならびに14の最下位ビットによって行なわれ，いず
れも“1"の時に結線105を介して供給される下位８バイ
トの要素が選択される。
バイトは結線103を通じて切替回路５ならびに６に，下
位８バイトはレジスタ４で１クロックサイクル遅らされ
て切替回路５ならびに６に結線105を通じて供給され
る。切替回路５ならびに６は，データバッファ３の同一
ワードに保持されているデータの上位８バイトの要素と
下位８バイトの要素を選択してベクトルレジスタ群７に
供給する回路で，選択はそれぞれ読出しアドレスカウン
タ13ならびに14の最下位ビットによって行なわれ，いず
れも“1"の時に結線105を介して供給される下位８バイ
トの要素が選択される。
ベクトルレジスタ群７は,1つ以上の要素から成るベクト
ルデータを保持するベクトルレジスタを２つ以上有して
いる。ベクトルレジスタの個数は本発明にとって重要で
ないので省略する。
ルデータを保持するベクトルレジスタを２つ以上有して
いる。ベクトルレジスタの個数は本発明にとって重要で
ないので省略する。
書込みアドレスカウンタ12は，データバッファ３の書込
みアドレスを保持する６ビットから成るカウンタで，バ
ッファ制御回路11から供給される書込み開始指示信号11
3によって初期アドレス112をセットし，以後，毎クロッ
クサイクル１ずつ歩進される。
みアドレスを保持する６ビットから成るカウンタで，バ
ッファ制御回路11から供給される書込み開始指示信号11
3によって初期アドレス112をセットし，以後，毎クロッ
クサイクル１ずつ歩進される。
読出しアドレスカウンタ13ならびに14は，それぞれ，結
線106および107を介してベクトルレジスタ群７に供給さ
れるベクトルデータをデータバッファ３から読出すため
のアドレスを保持する７ビットから成るカウンタで，そ
れぞれ，バッファ制御回路11から供給される読出し開始
指示信号116ならびに118によって，最上位ビットに書込
みアドレスカウンタ12の最上位ビットをセットし，その
他のビットを“0"にクリアする。読出しアドレスカウン
タ13ならびに14は，最下位ビットを除いた６ビットが切
替回路15によって選択され，データバッファ３に供給さ
れる。
線106および107を介してベクトルレジスタ群７に供給さ
れるベクトルデータをデータバッファ３から読出すため
のアドレスを保持する７ビットから成るカウンタで，そ
れぞれ，バッファ制御回路11から供給される読出し開始
指示信号116ならびに118によって，最上位ビットに書込
みアドレスカウンタ12の最上位ビットをセットし，その
他のビットを“0"にクリアする。読出しアドレスカウン
タ13ならびに14は，最下位ビットを除いた６ビットが切
替回路15によって選択され，データバッファ３に供給さ
れる。
切替回路15は読出しアドレスカウンタ13の最下位ビット
により選択され，読出しアドレスカウンタ13の内容が偶
数の時に読出しアドレスカウンタ13を，奇数の時読出し
アドレスカウンタ14が選択される。また，アドレスカウ
ンタ13および14の最下位ビットは，それぞれ，切替回路
５および６に選択信号として供給される。
により選択され，読出しアドレスカウンタ13の内容が偶
数の時に読出しアドレスカウンタ13を，奇数の時読出し
アドレスカウンタ14が選択される。また，アドレスカウ
ンタ13および14の最下位ビットは，それぞれ，切替回路
５および６に選択信号として供給される。
バッファ制御回路11は，データバッファ３の読出しおよ
び書込みの制御を行なう回路で，詳細なブロック図が第
３図で示されている。
び書込みの制御を行なう回路で，詳細なブロック図が第
３図で示されている。
第３図を参照して，結線111−１を介して書込み指示信
号が，結線111−２を介して書込み要素数がバッファ制
御回路11に供給されると，それぞれ，フリップフロップ
201およびレジスタ202にセットされる。フリップフロッ
プ201がセットされると，データバッファ３のブロック
アドレスを保持するフリップフロップ204の値が反転
し，データバッファの書込みごとに異なるブロックがア
サインされる。また，フリップフロップ201によって，
書込みアドレスカウンタ12にフリップフロップ204に保
持されているブロックアドレスがセットされる。さら
に，フリップフロップ201の内容は，結線113により読出
し開始指示回路209に供給され，また，フリップフロッ
プ203で１クロックサイクル遅らせて，結線302により読
出し開始指示回路209に供給される。
号が，結線111−２を介して書込み要素数がバッファ制
御回路11に供給されると，それぞれ，フリップフロップ
201およびレジスタ202にセットされる。フリップフロッ
プ201がセットされると，データバッファ３のブロック
アドレスを保持するフリップフロップ204の値が反転
し，データバッファの書込みごとに異なるブロックがア
サインされる。また，フリップフロップ201によって，
書込みアドレスカウンタ12にフリップフロップ204に保
持されているブロックアドレスがセットされる。さら
に，フリップフロップ201の内容は，結線113により読出
し開始指示回路209に供給され，また，フリップフロッ
プ203で１クロックサイクル遅らせて，結線302により読
出し開始指示回路209に供給される。
読出し開始指示回路209の論理は，第４図に示される。
フリップフロップ205および207は，それぞれ，読出しア
ドレスカウンタ13および14によりデータバッファ３を読
出し中であることを示すフラグで，それぞれ，読出し開
始指示信号307および308によりセットされ，読出し残要
素数カウンタ206および208の値が“0"になることを検出
することによりリセットされる。
ドレスカウンタ13および14によりデータバッファ３を読
出し中であることを示すフラグで，それぞれ，読出し開
始指示信号307および308によりセットされ，読出し残要
素数カウンタ206および208の値が“0"になることを検出
することによりリセットされる。
読出し残要素数カウンタ206および208は，フリップフロ
ップ205および207と同様に，それぞれ読出し開始指示信
号307および308によりレジスタ202に保持されている要
素数が初期値としてセットされ，毎クロックサイクル１
ずつ減じられる。
ップ205および207と同様に，それぞれ読出し開始指示信
号307および308によりレジスタ202に保持されている要
素数が初期値としてセットされ，毎クロックサイクル１
ずつ減じられる。
結線119および120からは，それぞれ，読出しアドレスカ
ウンタ13および14の最下位ビットが読出し開始タイミン
グの調整のために読出し開始指示回路209に供給され
る。
ウンタ13および14の最下位ビットが読出し開始タイミン
グの調整のために読出し開始指示回路209に供給され
る。
読出し開始指示信号は，フリップフロップ210および211
で１クロックサイクル遅らされて，それぞれ結線116お
よび118を介して送出され，それぞれ読出しアドレスカ
ウンタ13および14に初期値を設定する。
で１クロックサイクル遅らされて，それぞれ結線116お
よび118を介して送出され，それぞれ読出しアドレスカ
ウンタ13および14に初期値を設定する。
なお，本実施例では，データバッファ３に対して毎クロ
ックサイクル16バイトずつしか書込みを行わないとする
が、そのことは決して本発明の趣旨を限定するものでは
なく，たとえば，特開昭59-205645号公報に開示されて
いるような手法を用いれば，データバッファ３に対する
書込みがいかに行なわれようと，読出し開始指示が行な
えることは，当業者にとって明白であろう。
ックサイクル16バイトずつしか書込みを行わないとする
が、そのことは決して本発明の趣旨を限定するものでは
なく，たとえば，特開昭59-205645号公報に開示されて
いるような手法を用いれば，データバッファ３に対する
書込みがいかに行なわれようと，読出し開始指示が行な
えることは，当業者にとって明白であろう。
以上のような構成で，本実施例の動作例について，第５
図のタイムチャートを参照して説明する。
図のタイムチャートを参照して説明する。
時刻Ｔ0の１クロックサイクル前に，結線111から書込み
指示信号と書込み要素数が送られてくると，フリップフ
ロップ201がセットされ，レジスタ202に書込み要素数が
セットされる。本動作例では，要素数を10とする。
指示信号と書込み要素数が送られてくると，フリップフ
ロップ201がセットされ，レジスタ202に書込み要素数が
セットされる。本動作例では，要素数を10とする。
フリップフロップ201がセットされると，時刻Ｔ0で結線
113が“1"になり，結線112により与えられるブロックア
ドレス“0"およびブロック内アドレス“0"が，書込みア
ドレスカウンタ12にセットされる。すなわち，時刻Ｔ1
では書込みアドレスカウンタ12は“0"になっており，時
刻Ｔ1から毎クロックサイクルに16バイトずつ，すなわ
ち２要素ずつ５クロックサイクル続けて,8要素の書込み
が行なわれる。
113が“1"になり，結線112により与えられるブロックア
ドレス“0"およびブロック内アドレス“0"が，書込みア
ドレスカウンタ12にセットされる。すなわち，時刻Ｔ1
では書込みアドレスカウンタ12は“0"になっており，時
刻Ｔ1から毎クロックサイクルに16バイトずつ，すなわ
ち２要素ずつ５クロックサイクル続けて,8要素の書込み
が行なわれる。
時刻Ｔ0で，読出しアドレスカウンタ13および14によっ
てデータバッファ３の読出しが行なわれていないとする
と，フリップフロップ205および207はいずれも“0"であ
るから，第４図の論理により結線309が“1"になり，フ
リップフロップ210がセットされ，時刻Ｔ1で読出しアド
レスカウンタ13に，時刻Ｔ1で書込みアドレスカウンタ1
2で保持されているブロックアドレス“0"がセットさ
れ，また，ブロック内アドレスが“0"にクリアされる。
てデータバッファ３の読出しが行なわれていないとする
と，フリップフロップ205および207はいずれも“0"であ
るから，第４図の論理により結線309が“1"になり，フ
リップフロップ210がセットされ，時刻Ｔ1で読出しアド
レスカウンタ13に，時刻Ｔ1で書込みアドレスカウンタ1
2で保持されているブロックアドレス“0"がセットさ
れ，また，ブロック内アドレスが“0"にクリアされる。
読出しアドレスカウンタ13は，時刻Ｔ2では“0"で，以
降毎クロックサイクル歩進されるが，データバッファ３
に供給されるのは読出しアドレスカウンタ13が偶数のタ
イミングで，時刻Ｔ2,T4,T6,T8およびＴ10で，最下位ビ
ットを除く６ビットがデータバッファ３に供給され，そ
れぞれデータバッファ３の０番地,1番地,2番地,3番地,4
番地に格納されているデータを読出す。
降毎クロックサイクル歩進されるが，データバッファ３
に供給されるのは読出しアドレスカウンタ13が偶数のタ
イミングで，時刻Ｔ2,T4,T6,T8およびＴ10で，最下位ビ
ットを除く６ビットがデータバッファ３に供給され，そ
れぞれデータバッファ３の０番地,1番地,2番地,3番地,4
番地に格納されているデータを読出す。
読出しアドレスカウンタ13の最下位ビットは切替回路５
に供給され，アドレスカウンタ13が偶数のタイミング，
すなわちアドレスカウンタ13の最下位ビットが“0"のタ
イミングで，結線103により供給される上位８バイト
が，奇数のタイミング，すなわち最下位ビットが“1"の
タイミングで，結線105により供給される１クロックサ
イクル遅らされた下位８バイトが選択され，切替回路５
からは，時刻Ｔ2から毎クロックサイクル８バイトずつ1
0クロックサイクル続けて，すなわち10要素が連続して
ベクトルレジスタ群７に転送される。
に供給され，アドレスカウンタ13が偶数のタイミング，
すなわちアドレスカウンタ13の最下位ビットが“0"のタ
イミングで，結線103により供給される上位８バイト
が，奇数のタイミング，すなわち最下位ビットが“1"の
タイミングで，結線105により供給される１クロックサ
イクル遅らされた下位８バイトが選択され，切替回路５
からは，時刻Ｔ2から毎クロックサイクル８バイトずつ1
0クロックサイクル続けて，すなわち10要素が連続して
ベクトルレジスタ群７に転送される。
実際，読出しアドレスカウンタ13が偶数のタイミング
は，時刻Ｔ2,T4,T6,T8およびＴ10であり，これらのタイ
ミングでデータバッファ３から読出された16バイトデー
タの上位８バイトが切替回路５で選択され，下位８バイ
トはレジスタ４にセットされ，次のクロックサイクル，
すなわち時刻Ｔ3,T5,T7,T9およびＴ11ではそれぞれ時刻
Ｔ2,T4,T6,T8,T10でデータバッファ３から読出された16
バイトデータの下位８バイトが切替回路５で選択され，
結果的に毎クロックサイクルデータバッファ３からベク
トルレジスタ群７に結線106を通じて８バイトずつ，す
なわち,1要素ずつ供給されることになる。
は，時刻Ｔ2,T4,T6,T8およびＴ10であり，これらのタイ
ミングでデータバッファ３から読出された16バイトデー
タの上位８バイトが切替回路５で選択され，下位８バイ
トはレジスタ４にセットされ，次のクロックサイクル，
すなわち時刻Ｔ3,T5,T7,T9およびＴ11ではそれぞれ時刻
Ｔ2,T4,T6,T8,T10でデータバッファ３から読出された16
バイトデータの下位８バイトが切替回路５で選択され，
結果的に毎クロックサイクルデータバッファ３からベク
トルレジスタ群７に結線106を通じて８バイトずつ，す
なわち,1要素ずつ供給されることになる。
さて，データバッファ３に対する書込みは,5クロックサ
イクルで終わるので，次のデータの書込みは，先行する
データの書込みから５クロックサイクル以上後になって
行なわれる。今，ちょうど前のデータの５クロックサイ
クル後に次のデータの書込み指示が結線111を通じてあ
ったとすると，フリップフロップ201で１クロックサイ
クル遅れて時刻Ｔ5で書込みアドレスカウンタに結線113
を通じて書込みアドレスカウンタ12の初期アドレスのセ
ット指示信号が送出される。
イクルで終わるので，次のデータの書込みは，先行する
データの書込みから５クロックサイクル以上後になって
行なわれる。今，ちょうど前のデータの５クロックサイ
クル後に次のデータの書込み指示が結線111を通じてあ
ったとすると，フリップフロップ201で１クロックサイ
クル遅れて時刻Ｔ5で書込みアドレスカウンタに結線113
を通じて書込みアドレスカウンタ12の初期アドレスのセ
ット指示信号が送出される。
時刻Ｔ0で，フリップフロップ204の値は論理“1"に反転
されており，時刻Ｔ5ではブロックアドレスとして“1"
が結線112を通じて書込みアドレスカウンタ12に供給さ
れる。書込みのブロック内アドレスは結線112により
“0"にクリアされる。したがって,6ビットの書込みアド
レスカウンタ12は，時刻Ｔ6で“32"になり，以降毎クロ
ックサイクル歩進されて，データバッファ３に対する書
込みアドレスを供給する。
されており，時刻Ｔ5ではブロックアドレスとして“1"
が結線112を通じて書込みアドレスカウンタ12に供給さ
れる。書込みのブロック内アドレスは結線112により
“0"にクリアされる。したがって,6ビットの書込みアド
レスカウンタ12は，時刻Ｔ6で“32"になり，以降毎クロ
ックサイクル歩進されて，データバッファ３に対する書
込みアドレスを供給する。
時刻Ｔ5では，読出しアドレスカウンタ13は動作中であ
り，フリップフロップ205は“1"にセットされている。
しかし，読出しアドレスカウンタ14は使用されていない
ので，フリップフロップ207の状態は“0"で，また読出
しアドレスカウンタ13の値は“3"で最下位ビット“1"が
読出し開始指示回路209に供給されるため，第４図の論
理にしたがって，読出し開始指示信号が送出され，フリ
ップフロップ211で１クロックサイクル遅れて時刻Ｔ6で
読出しアドレスカウンタ14に初期アドレスセット指示が
結線118を通じてなされる。
り，フリップフロップ205は“1"にセットされている。
しかし，読出しアドレスカウンタ14は使用されていない
ので，フリップフロップ207の状態は“0"で，また読出
しアドレスカウンタ13の値は“3"で最下位ビット“1"が
読出し開始指示回路209に供給されるため，第４図の論
理にしたがって，読出し開始指示信号が送出され，フリ
ップフロップ211で１クロックサイクル遅れて時刻Ｔ6で
読出しアドレスカウンタ14に初期アドレスセット指示が
結線118を通じてなされる。
時刻Ｔ6では，書込みアドレスカウンタ12のブロックア
ドレスは“1"であるため，読出しアドレスカウンタ14に
はブロックアドレス“1",ブロック内アドレス“0",すな
わち“64"がセットされる。以降は，先行するデータの
読出しと同様に，毎クロックサイクル読出しアドレスカ
ウンタ14は歩進される。データバッファ３に読出しアド
レスカウンタ14からアドレスが供給されて読出されるタ
イミングは，読出しアドレスカウンタ13の値が奇数であ
るタイミング，すなわち時刻Ｔ7,T9,T11，…で，これら
のタイミングでデータバッファ３から16バイトのデータ
が読出され，これらのタイミングでは，読出しアドレス
カウンタ14の値は64,66,68,…というようにすべて偶数
であるから，切替回路６でデータバッファ３から読出さ
れたデータの上位８バイトが選択され，次のタイミング
すなわち時刻Ｔ8,T10,T12…では，それぞれ時刻Ｔ7,T9,
T11…で読出されたデータの下位８バイトが選択され
て，ベクトルレジスタ群７に結線107を介して供給され
る。
ドレスは“1"であるため，読出しアドレスカウンタ14に
はブロックアドレス“1",ブロック内アドレス“0",すな
わち“64"がセットされる。以降は，先行するデータの
読出しと同様に，毎クロックサイクル読出しアドレスカ
ウンタ14は歩進される。データバッファ３に読出しアド
レスカウンタ14からアドレスが供給されて読出されるタ
イミングは，読出しアドレスカウンタ13の値が奇数であ
るタイミング，すなわち時刻Ｔ7,T9,T11，…で，これら
のタイミングでデータバッファ３から16バイトのデータ
が読出され，これらのタイミングでは，読出しアドレス
カウンタ14の値は64,66,68,…というようにすべて偶数
であるから，切替回路６でデータバッファ３から読出さ
れたデータの上位８バイトが選択され，次のタイミング
すなわち時刻Ｔ8,T10,T12…では，それぞれ時刻Ｔ7,T9,
T11…で読出されたデータの下位８バイトが選択され
て，ベクトルレジスタ群７に結線107を介して供給され
る。
時刻Ｔ7〜Ｔ11では，結線106および107を通じて２つの
データが同時にベクトルレジスタ群７に供給されてお
り，本動作例では述べないが，たとえば時刻Ｔ9で書込
み指示があったとすると，上述の説明と同様にして，時
刻Ｔ12からデータバッファ３から結線106および107を通
じてデータが毎クロックサイクルベクトルレジスタ群７
に供給されることが当業者には容易に理解できよう。
データが同時にベクトルレジスタ群７に供給されてお
り，本動作例では述べないが，たとえば時刻Ｔ9で書込
み指示があったとすると，上述の説明と同様にして，時
刻Ｔ12からデータバッファ３から結線106および107を通
じてデータが毎クロックサイクルベクトルレジスタ群７
に供給されることが当業者には容易に理解できよう。
以上説明したように本発明は，主記憶装置（第１の装
置）とベクトルレジスタ群（第２の装置）の間にデータ
バッファ（記憶手段）および複数のベクトルデータを同
時にデータバッファからベクトルレジスタ群に転送する
パスを設けることにより，簡単な制御でベクトルデータ
をベクトルレジスタに高速に供給でき,1つ目のベクトル
データの転送終了を持つことなく,2つ目のベクトルデー
タの転送を開始できるので，ベクトル演算の開始を早め
ることができる。
置）とベクトルレジスタ群（第２の装置）の間にデータ
バッファ（記憶手段）および複数のベクトルデータを同
時にデータバッファからベクトルレジスタ群に転送する
パスを設けることにより，簡単な制御でベクトルデータ
をベクトルレジスタに高速に供給でき,1つ目のベクトル
データの転送終了を持つことなく,2つ目のベクトルデー
タの転送を開始できるので，ベクトル演算の開始を早め
ることができる。
第１図は本発明の一実施例によるデータ転送制御装置の
構成を示すブロック図，第２図は第１図のデータバッフ
ァ３のブロック割付けを示す図，第３図は第１図のバッ
ファ制御回路11の詳細ブロック図，第４図は第３図の読
出し開始指示回路209の論理を示す真理値表，第５図は
動作例を示すタイムチャートである。 １……主記憶装置,2……アライン回路,3……データバッ
ファ,4……レジスタ,5,6……切替回路,7……ベクトルレ
ジスタ群,11……バッファ制御回路,12……書込みアドレ
スカウンタ,13,14……読出しアドレスカウンタ,15……
切替回路,201,203,210,211……フリップフロップ,202…
…レジスタ,205,207……データバッファ読出し中フラ
グ,206,208……読出し残要素数カウンタ,209……読出し
開始指示回路。
構成を示すブロック図，第２図は第１図のデータバッフ
ァ３のブロック割付けを示す図，第３図は第１図のバッ
ファ制御回路11の詳細ブロック図，第４図は第３図の読
出し開始指示回路209の論理を示す真理値表，第５図は
動作例を示すタイムチャートである。 １……主記憶装置,2……アライン回路,3……データバッ
ファ,4……レジスタ,5,6……切替回路,7……ベクトルレ
ジスタ群,11……バッファ制御回路,12……書込みアドレ
スカウンタ,13,14……読出しアドレスカウンタ,15……
切替回路,201,203,210,211……フリップフロップ,202…
…レジスタ,205,207……データバッファ読出し中フラ
グ,206,208……読出し残要素数カウンタ,209……読出し
開始指示回路。
Claims (1)
- 【請求項１】第１の装置から第２の装置への複数要素か
ら成るベクトルデータの転送を制御するデータ転送制御
装置であって、 前記第１の装置と前記第２の装置の間に位置し、前記第
１の装置から送られてくるベクトルデータを順次格納す
る記憶手段と、 前記第１の装置から前記記憶手段に対してベクトルデー
タを順に転送させる書込み制御手段と、 前記記憶手段から前記第２の装置に対して、それぞれが
１つのベクトルデータを時分割で読出すよう制御するｎ
（ｎは２以上の整数）個の読出し制御手段と、 前記ｎ個の読出し制御手段に対応し、各対応した読出し
制御手段により制御される、前記記憶手段と前記第２の
装置との間のｎ本のデータ転送パスと を含むことを特徴とするデータ転送制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252902A JPH0792779B2 (ja) | 1988-10-08 | 1988-10-08 | データ転送制御装置 |
| CA002000145A CA2000145C (en) | 1988-10-08 | 1989-10-04 | Data transfer controller |
| DE68924041T DE68924041T2 (de) | 1988-10-08 | 1989-10-05 | Vektordatenübertragungssteuerung. |
| EP89118534A EP0367995B1 (en) | 1988-10-08 | 1989-10-05 | Vector data transfer controller |
| US07/418,215 US5201058A (en) | 1988-10-08 | 1989-10-06 | Control system for transferring vector data without waiting for transfer end of the previous vector data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252902A JPH0792779B2 (ja) | 1988-10-08 | 1988-10-08 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100737A JPH02100737A (ja) | 1990-04-12 |
| JPH0792779B2 true JPH0792779B2 (ja) | 1995-10-09 |
Family
ID=17243763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252902A Expired - Lifetime JPH0792779B2 (ja) | 1988-10-08 | 1988-10-08 | データ転送制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5201058A (ja) |
| EP (1) | EP0367995B1 (ja) |
| JP (1) | JPH0792779B2 (ja) |
| CA (1) | CA2000145C (ja) |
| DE (1) | DE68924041T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5669013A (en) * | 1993-10-05 | 1997-09-16 | Fujitsu Limited | System for transferring M elements X times and transferring N elements one time for an array that is X*M+N long responsive to vector type instructions |
| US5689653A (en) * | 1995-02-06 | 1997-11-18 | Hewlett-Packard Company | Vector memory operations |
| WO1998006042A1 (en) * | 1996-08-07 | 1998-02-12 | Sun Microsystems, Inc. | Wide instruction unpack method and apparatus |
| US5889985A (en) * | 1996-08-07 | 1999-03-30 | Elbrus International | Array prefetch apparatus and method |
| US5961628A (en) * | 1997-01-28 | 1999-10-05 | Samsung Electronics Co., Ltd. | Load and store unit for a vector processor |
| US6665749B1 (en) * | 1999-08-17 | 2003-12-16 | Nec Electronics, Inc. | Bus protocol for efficiently transferring vector data |
| US6591361B1 (en) | 1999-12-28 | 2003-07-08 | International Business Machines Corporation | Method and apparatus for converting data into different ordinal types |
| US6701424B1 (en) * | 2000-04-07 | 2004-03-02 | Nintendo Co., Ltd. | Method and apparatus for efficient loading and storing of vectors |
| US6857061B1 (en) | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
| JP3855270B2 (ja) * | 2003-05-29 | 2006-12-06 | ソニー株式会社 | アンテナ実装方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| US4166289A (en) * | 1977-09-13 | 1979-08-28 | Westinghouse Electric Corp. | Storage controller for a digital signal processing system |
| JPS6042984B2 (ja) * | 1979-12-21 | 1985-09-26 | 富士通株式会社 | パイプライン演算装置 |
| JPS6042985B2 (ja) * | 1979-12-21 | 1985-09-26 | 富士通株式会社 | リンクした命令の並列実行制御方式 |
| JPS5757372A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Pipeline operating device |
| US4438493A (en) * | 1981-07-06 | 1984-03-20 | Honeywell Information Systems Inc. | Multiwork memory data storage and addressing technique and apparatus |
| JPS58144272A (ja) * | 1982-02-19 | 1983-08-27 | Sony Corp | デイジタル信号処理装置 |
| US4717912A (en) * | 1982-10-07 | 1988-01-05 | Advanced Micro Devices, Inc. | Apparatus for producing any one of a plurality of signals at a single output |
| JPS5975365A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | ベクトル処理装置 |
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS60134974A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | ベクトル処理装置 |
| JPS621067A (ja) * | 1985-02-25 | 1987-01-07 | Hitachi Ltd | ベクトル処理装置 |
| US4760518A (en) * | 1986-02-28 | 1988-07-26 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
-
1988
- 1988-10-08 JP JP63252902A patent/JPH0792779B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-04 CA CA002000145A patent/CA2000145C/en not_active Expired - Fee Related
- 1989-10-05 DE DE68924041T patent/DE68924041T2/de not_active Expired - Fee Related
- 1989-10-05 EP EP89118534A patent/EP0367995B1/en not_active Expired - Lifetime
- 1989-10-06 US US07/418,215 patent/US5201058A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0367995A2 (en) | 1990-05-16 |
| US5201058A (en) | 1993-04-06 |
| DE68924041D1 (de) | 1995-10-05 |
| CA2000145C (en) | 1996-10-29 |
| DE68924041T2 (de) | 1996-01-25 |
| EP0367995B1 (en) | 1995-08-30 |
| EP0367995A3 (en) | 1990-12-05 |
| JPH02100737A (ja) | 1990-04-12 |
| CA2000145A1 (en) | 1990-04-08 |
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