JP2917290B2 - レジスタ制御回路 - Google Patents
レジスタ制御回路Info
- Publication number
- JP2917290B2 JP2917290B2 JP1094004A JP9400489A JP2917290B2 JP 2917290 B2 JP2917290 B2 JP 2917290B2 JP 1094004 A JP1094004 A JP 1094004A JP 9400489 A JP9400489 A JP 9400489A JP 2917290 B2 JP2917290 B2 JP 2917290B2
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- Japan
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- register
- signal
- input
- data
- bus
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタ制御回路に関する。
従来のレジスタ制御回路は、バスに接続されたレジス
タ群を備え、ソースレジスタとして指定されたレジスタ
の内容を前記バスに出力し、少なくとも１本以上のデス
ディネーションレジスタとして指定されたレジスタが前
記バス上の前記データを拾うことで、レジスタ間のデー
タ転送を実行するレジスタ制御回路において、前記レジ
スタ群をソースレジスタか又はデスティネーションレジ
スタに指定する信号を同時に出力する。このため、ｎ個
のレジスタには2n本のレジスタ制御信号線を必要として
いた。
タ群を備え、ソースレジスタとして指定されたレジスタ
の内容を前記バスに出力し、少なくとも１本以上のデス
ディネーションレジスタとして指定されたレジスタが前
記バス上の前記データを拾うことで、レジスタ間のデー
タ転送を実行するレジスタ制御回路において、前記レジ
スタ群をソースレジスタか又はデスティネーションレジ
スタに指定する信号を同時に出力する。このため、ｎ個
のレジスタには2n本のレジスタ制御信号線を必要として
いた。
その動作を第４図のタイミング波形図に示す。クロッ
クに同期して、ソースレジスタ指定、デスティネーショ
ンレジスタ指定の信号が出力され、レジスタは動作を開
始する。ソースレジスタが指定されると、ソースレジス
タよりバス上にデータが出力される。バス上のデータは
回路の物理的遅延によって、遅れて決定される。デステ
ィネーションレジスタは、デスティネーション指定の信
号の立ち下がりでデータをデータバスにより入力する。
クに同期して、ソースレジスタ指定、デスティネーショ
ンレジスタ指定の信号が出力され、レジスタは動作を開
始する。ソースレジスタが指定されると、ソースレジス
タよりバス上にデータが出力される。バス上のデータは
回路の物理的遅延によって、遅れて決定される。デステ
ィネーションレジスタは、デスティネーション指定の信
号の立ち下がりでデータをデータバスにより入力する。
従来のレジスタ制御回路は、レジスタ制御の配線数が
レジスタの個数ｎに対して、2n本必要である。従来技術
でLSIを構成すると配線量が大きくなり、配線量が制限
されたLSIでは問題となる。
レジスタの個数ｎに対して、2n本必要である。従来技術
でLSIを構成すると配線量が大きくなり、配線量が制限
されたLSIでは問題となる。
本発明のレジスタ制御回路は、データ転送用のバス
と、前記バスに接続されクロック信号に同期してデータ
の入出力を行い前記バスへのデータの読み出しを制御す
る読み出し制御信号入力と前記バスからのデータの書き
込みを制御する書き込み制御信号入力とを有する複数の
レジスタと、前記複数のレジスタのそれぞれに対応して
設けられデータ出力が前記読み出し制御信号入力に接続
されるとともに全てのクロック入力が共通線にて互いに
接続された複数のフリップフロップと、前記複数のレジ
スタのそれぞれに対応して設けられ出力が前記書き込み
制御信号入力に接続された複数の論理積ゲートと、前記
複数のフリップフロップのそれぞれのデータ入力に対し
出力を接続したレジスタ選択デコーダとを設け、前記複
数のレジスタのそれぞれに対応して前記フリップフロッ
プのデータ入力及びクロック入力を前記論理ゲートの入
力に接続し、前記共通線にはクロック信号の前半サイク
ルでは前記レジスタ選択デコーダの出力の状態を保持し
前記クロック信号の後半サイクルでは前記複数のレジス
タの書き込みを制御する信号が供給されるとともに、前
記レジスタ選択デコーダの出力には前記前半サイクルで
はソースレジスタを指定し前記後半サイクルではデステ
ィネーションレジスタを指定する信号が送出されること
を特徴とする。
と、前記バスに接続されクロック信号に同期してデータ
の入出力を行い前記バスへのデータの読み出しを制御す
る読み出し制御信号入力と前記バスからのデータの書き
込みを制御する書き込み制御信号入力とを有する複数の
レジスタと、前記複数のレジスタのそれぞれに対応して
設けられデータ出力が前記読み出し制御信号入力に接続
されるとともに全てのクロック入力が共通線にて互いに
接続された複数のフリップフロップと、前記複数のレジ
スタのそれぞれに対応して設けられ出力が前記書き込み
制御信号入力に接続された複数の論理積ゲートと、前記
複数のフリップフロップのそれぞれのデータ入力に対し
出力を接続したレジスタ選択デコーダとを設け、前記複
数のレジスタのそれぞれに対応して前記フリップフロッ
プのデータ入力及びクロック入力を前記論理ゲートの入
力に接続し、前記共通線にはクロック信号の前半サイク
ルでは前記レジスタ選択デコーダの出力の状態を保持し
前記クロック信号の後半サイクルでは前記複数のレジス
タの書き込みを制御する信号が供給されるとともに、前
記レジスタ選択デコーダの出力には前記前半サイクルで
はソースレジスタを指定し前記後半サイクルではデステ
ィネーションレジスタを指定する信号が送出されること
を特徴とする。
第１図は、本発明の第１の実施例を示すレジスタの制
御回路のブロック図である。
御回路のブロック図である。
第１図に示すように、バスＡはマイクロプロセッサの
内部のデータ信号の転送に使用される信号線である。
R1,R2,…,Rn（但しｎは自然数）はレジスタで、読み出
し制御信号と、書き込み制御信号とを入力とし、データ
信号をバスＡから入力し、記憶し、またバスＡへデータ
信号を出力する。レジスタR1,R2,…,Rnは、入力された
書き込み制御信号が活性化された場合、入力されたデー
タ信号を記憶する。また、入力された読み出し制御信号
が活性化された場合、記憶していたデータを出力する。
X1,X2,…,Xnは、ソースレジスタ、デスティネーション
レジスタを指定する信号を時分割で送出する信号であ
る。レジスタ選択デコーダは、制御コードを入力とし、
信号X1,X2,…,Xnを出力する。SDSは、信号X1,X2,…,Xn
がソースを示すときに活性化される信号で、図示しない
が命令デコーダより出力される。FF1,FF2,…,FFnはＤ形
フリップフロップで、クロック入力は信号SDSを、デー
タ入力は信号X1,X2,…,Xnを、入力とする。フリッフフ
ロップFF1,FF2,…,FFnの出力は、レジスタR1,R2,…,Rn
の読み出し制御信号となる。AND1,AND2,…,ANDnは一方
の入力を正論理、もう一方の入力を負論理とする２入力
ANDゲートで、正論理の入力には信号X1,X2,…,Xnを、負
論理の入力には信号SDSを入力する。ゲートAND1,AND2,
…,ANDnの出力はレジスタR1,R2,…,Rnの書き込み制御信
号となる。
内部のデータ信号の転送に使用される信号線である。
R1,R2,…,Rn（但しｎは自然数）はレジスタで、読み出
し制御信号と、書き込み制御信号とを入力とし、データ
信号をバスＡから入力し、記憶し、またバスＡへデータ
信号を出力する。レジスタR1,R2,…,Rnは、入力された
書き込み制御信号が活性化された場合、入力されたデー
タ信号を記憶する。また、入力された読み出し制御信号
が活性化された場合、記憶していたデータを出力する。
X1,X2,…,Xnは、ソースレジスタ、デスティネーション
レジスタを指定する信号を時分割で送出する信号であ
る。レジスタ選択デコーダは、制御コードを入力とし、
信号X1,X2,…,Xnを出力する。SDSは、信号X1,X2,…,Xn
がソースを示すときに活性化される信号で、図示しない
が命令デコーダより出力される。FF1,FF2,…,FFnはＤ形
フリップフロップで、クロック入力は信号SDSを、デー
タ入力は信号X1,X2,…,Xnを、入力とする。フリッフフ
ロップFF1,FF2,…,FFnの出力は、レジスタR1,R2,…,Rn
の読み出し制御信号となる。AND1,AND2,…,ANDnは一方
の入力を正論理、もう一方の入力を負論理とする２入力
ANDゲートで、正論理の入力には信号X1,X2,…,Xnを、負
論理の入力には信号SDSを入力する。ゲートAND1,AND2,
…,ANDnの出力はレジスタR1,R2,…,Rnの書き込み制御信
号となる。
第２図は本発明の第１の実施例の動作を説明するため
のタイミング波形図である。ソースレジスタがｊ番目、
デスティネーションレジスタがｋ番目のレジスタの場合
である。T1,T2はタイミングを示す。タイミングT1にお
いては、信号SDS、信号Xjは活性化し、フリップフロッ
プFFjはセットされ、レジスタRjの読み出し制御信号は
活性化され、レジスタRjは記憶していたデータをデータ
バスに出力する。信号SDSが活性、ゲートANDjの出力が
非活性なので、レジスタRjの書き込み制御信号は非活性
である。信号Xkが非活性なのでフリップフロップFFkは
リセットされ、レジスタRkはバスＡにはデータ信号を出
力しない。信号Xkが非活性、ゲートANDkの出力が非活性
なので、レジスタRkの書き込み制御信号は非活性であ
る。タイミングT2に、命令デコーダは信号SDSを非活
性、レジスタ選択デコーダは信号XJを非活性、信号Xkを
活性にする。信号SDSが非活性なのですべてのフリップ
フロップはタイミングT1の状態を保持する。したがっ
て、レジスタRjは記憶していたデータをバスＡに出力し
続ける。信号Xjが非活性なので、レジスタRjの書き込み
制御信号は非活性である。信号Xkが活性、信号SDSが非
活性、ゲートANDkの出力が活性なので、レジスタRkの書
き込み制御信号は活性であり、また、タイミングT2では
バスＡ上のデータは決定されているので、レジスタR
kは、バスＡ上のデータの書き込み動作をおこなう。レ
ジスタRkはデータの読み出し動作はおこなわない。
のタイミング波形図である。ソースレジスタがｊ番目、
デスティネーションレジスタがｋ番目のレジスタの場合
である。T1,T2はタイミングを示す。タイミングT1にお
いては、信号SDS、信号Xjは活性化し、フリップフロッ
プFFjはセットされ、レジスタRjの読み出し制御信号は
活性化され、レジスタRjは記憶していたデータをデータ
バスに出力する。信号SDSが活性、ゲートANDjの出力が
非活性なので、レジスタRjの書き込み制御信号は非活性
である。信号Xkが非活性なのでフリップフロップFFkは
リセットされ、レジスタRkはバスＡにはデータ信号を出
力しない。信号Xkが非活性、ゲートANDkの出力が非活性
なので、レジスタRkの書き込み制御信号は非活性であ
る。タイミングT2に、命令デコーダは信号SDSを非活
性、レジスタ選択デコーダは信号XJを非活性、信号Xkを
活性にする。信号SDSが非活性なのですべてのフリップ
フロップはタイミングT1の状態を保持する。したがっ
て、レジスタRjは記憶していたデータをバスＡに出力し
続ける。信号Xjが非活性なので、レジスタRjの書き込み
制御信号は非活性である。信号Xkが活性、信号SDSが非
活性、ゲートANDkの出力が活性なので、レジスタRkの書
き込み制御信号は活性であり、また、タイミングT2では
バスＡ上のデータは決定されているので、レジスタR
kは、バスＡ上のデータの書き込み動作をおこなう。レ
ジスタRkはデータの読み出し動作はおこなわない。
以上の動作により、レジスタRjのデータを、レジスタ
Rkへ転送することができる。
Rkへ転送することができる。
第３図は、本発明の第２の実施例を示すレジスタの制
御回路のブロック図である。
御回路のブロック図である。
第３図の実施例では、ソースレジスタよりバスに出力
されたデータを、デスティネーションレジスタがデータ
を拾うまで、バスに接続された容量で保持する。
されたデータを、デスティネーションレジスタがデータ
を拾うまで、バスに接続された容量で保持する。
第３図はレジスタ数が多数ある場合を示し、第３図に
は１番目、２番目、ｎ番目のみ示している。動作のタイ
ミング波形は、第１の実施例の第２図とまったく同じで
ある。R1,R2,…,Rnはレジスタで、入力されたデータを
記憶し、出力する。BI1,BI2,…,BIn、BO1,BO2,…,BOnは
制御入力付きバッファで、制御入力が活性化された場合
入力された信号を出力する。バスＢはマイクロプロセッ
サの内部のデータ信号の転送に使用される信号線であ
る。Ｃは容量でバスＢに接続され、データ信号を保持す
る。レジスタR1,R2,…,Rnはその出力をバッファBO1,B
O2,…,BOnに入力する。バッファBO1,BO2,…,BOnの出力
はバスＢに接続する。バッファBI1,BI2,…,BInはバスＢ
を入力とし、レジスタR1,R2,…,Rnに出力する。バッフ
ァB1,B2,…,BOnには、容量Ｃを充電、或は放電するため
の、十分なドライブ能力が必要である。制御コードは、
図示しないが命令デコーダから出力される。X1,X2,…,X
nはソースレジスタ、デスティネーションレジスタを指
定する信号を時分割で送出する信号である。レジスタ選
択デコーダは、制御コードを入力とし、信号X1,X2,…,X
nを出力する。SDSは、信号X1,X2,…,Xnがソースを示す
ときに活性化される信号で、図示しないが命令デコーダ
より出力される。GI1,GI2,…,GInは一方の入力は正論理
の“1"で活性化し、もう一方の入力は正論理の“0"で活
性化する２入力ANDゲートで、“1"で活性化する入力に
は信号X1,X2,…,Xnを、“0"で活性化する入力には信号S
DSを入力する。ゲートGI1,GI2,…,GInの出力はバッファ
BI1,BI2,…,BInの制御入力に入力される。GO1,GO2,…,G
Onは２入力ANDゲートで、一方の入力に信号SDSと、もう
一方の入力に信号X1,X2,…,Xnを入力する。ゲートの出
力はバッファBO1,BO2,…,BOnの制御入力に入力される。
は１番目、２番目、ｎ番目のみ示している。動作のタイ
ミング波形は、第１の実施例の第２図とまったく同じで
ある。R1,R2,…,Rnはレジスタで、入力されたデータを
記憶し、出力する。BI1,BI2,…,BIn、BO1,BO2,…,BOnは
制御入力付きバッファで、制御入力が活性化された場合
入力された信号を出力する。バスＢはマイクロプロセッ
サの内部のデータ信号の転送に使用される信号線であ
る。Ｃは容量でバスＢに接続され、データ信号を保持す
る。レジスタR1,R2,…,Rnはその出力をバッファBO1,B
O2,…,BOnに入力する。バッファBO1,BO2,…,BOnの出力
はバスＢに接続する。バッファBI1,BI2,…,BInはバスＢ
を入力とし、レジスタR1,R2,…,Rnに出力する。バッフ
ァB1,B2,…,BOnには、容量Ｃを充電、或は放電するため
の、十分なドライブ能力が必要である。制御コードは、
図示しないが命令デコーダから出力される。X1,X2,…,X
nはソースレジスタ、デスティネーションレジスタを指
定する信号を時分割で送出する信号である。レジスタ選
択デコーダは、制御コードを入力とし、信号X1,X2,…,X
nを出力する。SDSは、信号X1,X2,…,Xnがソースを示す
ときに活性化される信号で、図示しないが命令デコーダ
より出力される。GI1,GI2,…,GInは一方の入力は正論理
の“1"で活性化し、もう一方の入力は正論理の“0"で活
性化する２入力ANDゲートで、“1"で活性化する入力に
は信号X1,X2,…,Xnを、“0"で活性化する入力には信号S
DSを入力する。ゲートGI1,GI2,…,GInの出力はバッファ
BI1,BI2,…,BInの制御入力に入力される。GO1,GO2,…,G
Onは２入力ANDゲートで、一方の入力に信号SDSと、もう
一方の入力に信号X1,X2,…,Xnを入力する。ゲートの出
力はバッファBO1,BO2,…,BOnの制御入力に入力される。
次に、第２の実施例の動作を第２図を参照しながら説
明する。ソースがｊ番目、デスティネーションがｋ番目
のレジスタの場合である。T1,T2はタイミングを示す。
第２の実施例では、バスに接続された容量でデータを保
持するので、タイミングT1,T2は、容量がデータを保持
できるような、十分短い時間でなければならない。タイ
ミングT1においては、信号SDS、信号Xjは活性化、これ
によりゲートGOjが活性化し、さらにバッファBOjの制御
入力が活性化し、バッファBOjはレジスタRejのデータを
バスに掃出す。バスＢ上のデータは、バスＢに接続され
た容量Ｃの充電、或は放電のためにタイミングT1よりも
遅れて決定される。タイミングT2において、信号SDS、
信号Xjは非活性となる。信号SDSにより、バッファBOjは
閉じるが、バスの容量がバス上のデータを保持している
ので、タイミングT2においても、バス上のデータは有効
である。タイミングT2では、信号Xkが活性化、信号SDS
は非活性なので、ゲートGIkにより、バッファBIkの制御
入力は活性となり、バッファBIkはバスＢ上のデータを
レジスタRkに入力し、レジスタRkはデータを記憶する。
明する。ソースがｊ番目、デスティネーションがｋ番目
のレジスタの場合である。T1,T2はタイミングを示す。
第２の実施例では、バスに接続された容量でデータを保
持するので、タイミングT1,T2は、容量がデータを保持
できるような、十分短い時間でなければならない。タイ
ミングT1においては、信号SDS、信号Xjは活性化、これ
によりゲートGOjが活性化し、さらにバッファBOjの制御
入力が活性化し、バッファBOjはレジスタRejのデータを
バスに掃出す。バスＢ上のデータは、バスＢに接続され
た容量Ｃの充電、或は放電のためにタイミングT1よりも
遅れて決定される。タイミングT2において、信号SDS、
信号Xjは非活性となる。信号SDSにより、バッファBOjは
閉じるが、バスの容量がバス上のデータを保持している
ので、タイミングT2においても、バス上のデータは有効
である。タイミングT2では、信号Xkが活性化、信号SDS
は非活性なので、ゲートGIkにより、バッファBIkの制御
入力は活性となり、バッファBIkはバスＢ上のデータを
レジスタRkに入力し、レジスタRkはデータを記憶する。
以上説明したように、本発明のレジスタ制御回路は、
各レジスタに対してソース、デスティネーションを規定
する信号と、全レジスタに対してソース、デスティネー
ションを判別する信号が必要である。
各レジスタに対してソース、デスティネーションを規定
する信号と、全レジスタに対してソース、デスティネー
ションを判別する信号が必要である。
従って、レジスタｎ個に対して制御信号はｎ＋１本必
要で、従来の技術に比較してｎ−１本制御信号を減らす
ことができる。
要で、従来の技術に比較してｎ−１本制御信号を減らす
ことができる。
本発明を応用した回路でLSIを構成すると配線量が減
り、配線量が制限されたLSIにおいて効果がある。
り、配線量が制限されたLSIにおいて効果がある。
第１図は本発明の第１の実施例を示すレジスタの制御回
路のブロック図、第２図は本発明のレジスタ制御回路の
動作を示す波形図、第３図は本発明の第２の実施例を示
すレジスタの制御回路のブロック図、第４図は従来のレ
ジスタ制御回路のレジスタ指定タイミングを示す波形図
である。 X1,X2,…,Xn……レジスタ指定信号、SDS……ソース又は
デスティネーションを区別するための信号、R1,R2,…,R
n……レジスタ、FF1,FF2,…,FFn……Ｄ形フリップフロ
ップ、AND1,AND2,…,ANDn……２入力ANDゲート、BO1,BO
2,…,BOn、BI1,BI2,…,BIn……制御入力付きバッファ、
GO1,GO2,…,GOn,GI1,GI2,…,GIn……２入力ANDゲート、
A,B……バス。
路のブロック図、第２図は本発明のレジスタ制御回路の
動作を示す波形図、第３図は本発明の第２の実施例を示
すレジスタの制御回路のブロック図、第４図は従来のレ
ジスタ制御回路のレジスタ指定タイミングを示す波形図
である。 X1,X2,…,Xn……レジスタ指定信号、SDS……ソース又は
デスティネーションを区別するための信号、R1,R2,…,R
n……レジスタ、FF1,FF2,…,FFn……Ｄ形フリップフロ
ップ、AND1,AND2,…,ANDn……２入力ANDゲート、BO1,BO
2,…,BOn、BI1,BI2,…,BIn……制御入力付きバッファ、
GO1,GO2,…,GOn,GI1,GI2,…,GIn……２入力ANDゲート、
A,B……バス。
Claims (1)
- 【請求項１】データ転送用のバスと、前記バスに接続さ
れクロック信号に同期してデータの入出力を行い前記バ
スへのデータの読み出しを制御する読み出し制御信号入
力と前記バスからのデータの書き込みを制御する書き込
み制御信号入力とを有する複数のレジスタと、前記複数
のレジスタのそれぞれに対応して設けられデータ出力が
前記読み出し制御信号入力に接続されるとともに全ての
クロック入力が共通線にて互いに接続された複数のフリ
ップフロップと、前記複数のレジスタのそれぞれに対応
して設けられ出力が前記書き込み制御信号入力に接続さ
れた複数の論理積ゲートと、前記複数のフリップフロッ
プのそれぞれのデータ入力に対し出力を接続したレジス
タ選択デコーダとを設け、前記複数のレジスタのそれぞ
れに対応して前記フリップフロップのデータ入力及びク
ロック入力を前記論理ゲートの入力に接続し、前記共通
線にはクロック信号の前半サイクルでは前記レジスタ選
択デコーダの出力の状態を保持し前記クロック信号の後
半サイクルでは前記複数のレジスタの書き込みを制御す
る信号が供給されるとともに、前記レジスタ選択デコー
ダの出力には前記前半サイクルではソースレジスタを指
定し前記後半サイクルではデスティネーションレジスタ
を指定する信号が送出されることを特徴とするレジスタ
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094004A JP2917290B2 (ja) | 1989-04-12 | 1989-04-12 | レジスタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094004A JP2917290B2 (ja) | 1989-04-12 | 1989-04-12 | レジスタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271441A JPH02271441A (ja) | 1990-11-06 |
| JP2917290B2 true JP2917290B2 (ja) | 1999-07-12 |
Family
ID=14098279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094004A Expired - Lifetime JP2917290B2 (ja) | 1989-04-12 | 1989-04-12 | レジスタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917290B2 (ja) |
-
1989
- 1989-04-12 JP JP1094004A patent/JP2917290B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271441A (ja) | 1990-11-06 |
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