JP2584205B2

JP2584205B2 - デ−タ出力回路

Info

Publication number: JP2584205B2
Application number: JP59162248A
Authority: JP
Inventors: 猛瀧谷
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1984-07-31
Filing date: 1984-07-31
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPS6140654A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、複数ビットから成る内部データを外部接続
された回路にシリアルに転送出力するデータ出力回路に
関し、特に、マイクロコンピュータの入出力端子に設け
られたシリアルデータ出力機能を有するデータ出力回路
に関する。

（ロ）従来の技術例えば、マイクロコンピュータでは外部回路とデータ
の送受を行う入出力端子が多数設けられてあり、これら
の入出力端子は４ビットあるいは８ビット単位等のよう
に、複数個単位でパラレルにデータの出力あるいは入力
を行っている。更に、このようなマイクロコンピュータ
に於いては、シリアル入力によってデータを取り込む外
部回路を接続する場合のために、データをシリアルで送
出する機能が設けられている。このことは、昭和52年６
月30日にオーム社より発行された「マイクロコンピュー
タ入門」の第89頁、図４、２に記載されている。

従来、データをシリアルに出力するための出力回路
は、例えば４ビットの場合、第４図に示される如く、デ
ータバス（１）に４個のＤ−FF（２）から成るシフトレ
ジスタ（３）が接続され、出力端子（４）に出力が接続
された出力ラッチ回路（５）の入力にシフトレジスタ
（３）の出力が接続されて成り、シフトレジスタ（３）
を制御する内部クロックCLKは出力端子（６）から外部
に同期信号として出力されると共にシリアルデータの転
送中であることを示す信号ENA/DISは出力端子（７）か
ら出力される。第４図によれば、シリアルデータのプリ
セット命令によってデータバス（１）に送出された４ビ
ットのデータは制御信号DSETによりシフトレジスタ
（３）にプリセットされ、次いで、内部クロックCLKに
よりプリセットされたデータが順次出力端子（４）から
出力され、同時に、内部クロックCLKが同期信号として
出力端子（６）から出力されるのである。

（ハ）発明が解決しようとする問題点前述の如く、マイクロコンピュータにシリアルデータ
出力機能を設けた場合には、シフトレジスタ（３）を余
分に内蔵し、更に、データをシリアルに出力するための
出力端子（４）、同期信号を出力する出力端子（６）、
及び、シリアルデータの出力中を示す信号ENA/DISを出
力する出力端子（７）が、他のデータ出力端子とは独立
して専用に設けなければならないので、マイクロコンピ
ュータの内部回路の増加と端子数の増加となる欠点があ
った。

（ニ）問題点を解決するための手段本発明は上述した点に鑑みて為されたものであり、複
数ビットから成るデータバスからデータを受け取って記
憶し、前記複数の出力端子に記憶内容を出力する複数の
ラッチ回路を備えたデータ出力回路に於いて、データの
シリアル出力を指示する命令に基いて作成される制御信
号と、この制御信号に基いて制御され、複数のラッチ回
路のうち第１のラッチ回路にデータのシリアル出力中を
指示する信号を記憶させるゲート回路と、データのシリ
アル出力を指示する命令の実行時に第２のラッチ回路を
強制的に所定値にする信号路と、所定の出力端子に外部
から印加された信号により、所定値にセットされた第２
のラッチ回路をリセットする信号路とを設けることによ
り、通常数ビット単位でパラレルにデータを出力する出
力端子を用いて、シリアルデータの出力、及び、制御用
信号の出力を行うものである。

（ホ）作用前述の手段によれば、データのシリアル出力を指示す
る命令に基いて作成された制御信号によってゲート回路
が第１のラッチ回路にデータのシリアル出力中を指示す
る信号を記憶させるので、第１のラッチ回路に対応する
出力端子がデータのシリアル出力中を示す信号出力端子
となり、また、データのシリアル出力を指示する命令の
実行時に第２のラッチ回路を所定値にセットし、外部回
路がデータを受け取ったとき所定出力端子に印加される
信号で第２のラッチ回路をリセットすることにより、第
２のラッチ回路には、シリアルデータの各ビットの出力
状態と外部回路がデータを受け取ったか否かを示す信号
が記憶され、対応する出力端子はその信号の出力端子と
なり、更に、データのシリアル出力命令の実行時にデー
タバスに送出されたデータを記憶する他のラッチ回路に
対応する出力端子はデータのシリアル出力となるため、
パラレルにデータを出力するための出力端子及び出力回
路を用いて、非同期型の外部回路にシリアルにデータを
送ることが可能となる。

（ヘ）実施例第１図は本発明の実施例を示すブロック図であり、４
ビットのマイクロコンピュータの場合を示す。データバ
ス（８）はDBUS0〜DBUS3の４ビットから成り、データバ
ス（８）にはデータを多数記憶するメモリ（RAM）
（９）と、演算を行う演算回路（ALU）（10）と、デー
タを一時記憶するアキュームレータ（ACC）（11）とが
接続されており、これらRAM（９）、ALU（10）、及び、
ACC（11）間のデータ転送はすべて４ビット単位で為さ
れる。

一方、（12）（13）（14）（15）はマイクロコンピュ
ータから外部回路等にデータを出力するための出力端子
であり、４ビットのデータをパラレルに出力する出力ポ
ートである。この各出力端子（12）（13）（14）（15）
には、出力すべきデータを記憶するラッチ回路（16）
（17）（18）（19）が設けられてあり、ラッチ回路（1
6）（17）（18）（19）の各クロック端子φには、制御
信号CN1及びタイミング信号Ｔが印加されたANDゲート
（20）の出力CKが印加されている。制御信号CN1は、通
常のパラレル出力命令が実行されたとき、及び、シリア
ル出力命令が実行されたとき、“1"となる信号であり、
タイミング信号Ｔは、マイクロコンピュータの命令を実
行する１マシンサイクルの所定タイミング、例えば、１
マシンサイクルがT1〜T4の４つのタイミングから成る場
合の４つ目のタイミングT4で“1"となる信号である。従
って、ラッチ回路（16）（17）（18）（19）のラッチ動
作は、パラレル出力命令あるいはシリアル出力命令の実
行中のT4のタイミングで為されるのである。また、ラッ
チ回路（16）（17）の入力Ｌはデータバス（８）の下位
２ビットDBUS0、DBUS1に各々接続され、ラッチ回路（1
9）の入力ＬはDBUS3に接続されるが、ラッチ回路（18）
の入力ＬにはORゲート（21）の出力が接続されている。
ORゲート（21）の入力には２つのANDゲート（22）（2
3）が設けられてあり、ANDゲート（22）の入力には、デ
ータバス（８）のDBUS2、及び、通常のパラレル出力命
令の実行時に“1"、シリアル出力命令の実行時に“0"と
なる制御信号CN2が印加され、ANDゲート（23）の入力に
は、制御信号CN2の反転信号▲▼、及び、シリア
ル出力命令が実行されたときに“1"となる制御信号CN3
が印加されている。従って、シリアル出力命令が実行さ
れたときには、DBUS2は遮断され、ANDゲート（23）の出
力“1"がラッチ回路（18）に印加されることになり、T4
のタイミングのラッチ動作により、ラッチ回路（18）は
“1"を記憶する。これにより、出力端子（14）から出力
されるシリアル出力中か否かを示す信号ENA/DISは“1"
となり、シリアル出力中であることが示される。

また、ラッチ回路（16）は、シリアル出力命令が実行
されたとき、データバス（８）のDBUS0に送出されたデ
ータを記憶し、出力端子（12）から出力するものであ
り、出力端子（12）はデータのシリアル出力端子として
用いられる。更に、ラッチ回路（17）の出力Ｑと出力端
子（13）との間には、シリアル出力期間中“1"となる制
御信号I/Oで制御されるトランスミッションゲート（2
4）が設けられてあり、シリアル出力期間は、ラッチ回
路（17）と出力端子（13）とが切断される。また、出力
端子（13）は制御信号I/Oで制御されるANDゲート（25）
の入力にも接続されており、シリアル出力期間中に外部
から出力端子（13）に印加される信号は、ANDゲート（2
5）を介してラッチ回路（19）のリセット端子Ｒに印加
される。即ち、出力端子（13）は外部に接続される回路
がシリアルデータを受け取ったことを示す信号READYの
入力端子として用いられ、ANDゲート（25）及びその出
力はラッチ回路（19）をリセットする信号路となる。更
に、ラッチ回路（19）はANDゲート（25）の出力が印加
されるリセット端子Ｒとセット端子Ｓとが設けられ、セ
ット端子ＳにはANDゲート（20）の出力CK、制御信号▲
▼、及び、クロックCLが印加されたANDゲート（2
6）の出力CKLが印加された信号路が設けられる。クロッ
クCLはタイミング信号Ｔのパルス幅を１周期とするパル
スであり、出力CKLは、シリアル出力命令が実行された
マシンサイクル中のT4のタイミングの後半に“1"となる
パルスであり、この出力CKLによりラッチ回路（19）は
強制的に“1"にセットされる。従って、ラッチ回路（1
9）の出力に接続された出力端子（15）は、シリアル出
力命令の実行によりデータが出力端子（12）から出力さ
れたことを示す信号CLKの出力端子として用いられる。
更に、ラッチ回路（19）の出力はトランスミッションゲ
ート（27）を介してデータバス（８）のDBUS3に接続さ
れ、ラッチ回路（19）の出力を判定するビット判定命令
の実行時に出力される制御信号CN4により、ラッチ回路
（19）の出力はデータバス（８）に送出され、ビット判
定が可能となる。

第１図の如く構成されたデータ出力回路は、データを
パラレルに出力する機能と、シリアルに出力する機能と
が設けられたものであり、特に、シリアルにデータを出
力する場合、外部に接続されるデータを受け取る回路
は、自分の内部クロックを用いる、所謂、非同期型の回
路であり、また、データを送出するマイクロコンピュー
タの動作速度より遅いもの、あるいは、早いものが用い
られる。

そこで、第１図に於いて、データをパラレルに出力す
る場合には、出力端子（12）（13）（14）（15）を指定
したパラレル出力命令を実行する。パラレル出力命令が
実行されると制御信号CN1及びCN2が“1"となるため、ラ
ッチ回路（18）の入力ＬにはDBUS2が接続されたことに
なり、T4のタイミングで信号CKが“1"となると、ラッチ
回路（16）（17）（18）（19）はデータバス（８）にRA
M（９）あるいはACC（11）等から送出されたデータを取
り込み記憶する。このとき、制御信号I/Oは“0"である
ため、ラッチ回路（17）と出力端子（13）は接続され、
各出力端子（12）（13）（14）（15）からはラッチ回路
（16）（17）（18）（19）に記憶されたデータが出力さ
れる。

一方、シリアルにデータを出力する場合、特に、外部
回路の動作速度が遅い場合の動作を第２図を参照して説
明する。

先ず、第２図に示されたマシンサイクルMC1の前のマ
シンサイクルに於いて、シリアルに出力すべき４ビット
のデータをRAM（９）からACC（11）に転送しておく。そ
して次のマシンサイクルMC1に於いて、ACC（11）のデー
タを出力端子（12）（13）（14）（15）を指定するシリ
アル出力命令を実行する。シリアル出力命令の実行によ
り、制御信号CN1及びCN3は“1"、CN2は“0"となり、デ
ータバス（８）にはT2、T3、T4のタイミングでACC（1
1）のデータが送出される。このとき、タイミング信号
ＴがT4のタイミングで“1"となるとANDゲート（20）の
出力CKが“1"となり、ラッチ回路（16）（17）（18）
（19）は入力を取り込む。従って、DBUS0に送出された
データの最下位ビットBit0はラッチ回路（16）に記憶さ
れ、出力端子（12）から出力される。また、ラッチ回路
（18）には、制御信号▲▼及びCN3が共に“1"と
なることによって出力が“1"となったANDゲート（23）
の出力が記憶され、出力端子（14）から出力される信号
ENA/DISは“1"となり、シリアル出力中であることが示
される。一方、ラッチ回路（17）にもDBUS1に送出され
たデータが記憶されるが、制御信号I/Oが“1"となるた
め、ラッチ回路（17）の出力はトランスミッションゲー
ト（24）により遮断され、出力端子（13）からは出力さ
れない。次いで、T4のタイミングの後半に於いて、AND
ゲート（26）の出力CKLが“1"となると、ラッチ回路（1
9）は、入力Ｌに印加されたDBUS3の内容に拘わらず、強
制的に“1"にセットされ、出力端子（15）から出力され
るCLKは“1"となる。この信号CLKは外部回路にデータの
取り込みを許可する信号となるのであるが、外部回路は
内部クロックを用い、且つ、速度が遅いため、データを
いつ取り込むのか不明である。そこで、マイクロコンピ
ュータは常時あるいは定期的にラッチ回路（19）の出力
のビット判定命令を行う。ビット判定命令を実行すると
制御信号CN4が“1"となり、ラッチ回路（19）の出力が
トランスミッションゲート（27）を介してDBUS3に送出
され、ALU（10）に於いて、DBUS3のビット判定が行われ
る。このとき、外部回路はデータの取り込みを終了する
と、出力端子（13）に“1"のパルスとなる信号READYを
印加する。この信号READYは、制御信号I/O“1"が印加さ
れたANDゲート（25）を介してラッチ回路（19）をリセ
ットする。従って、ラッチ回路（19）がリセットされた
後に、マシンサイクルMCn−２で実行されたビット判定
命令により、ラッチ回路（19）がリセットされたことが
判定されると、マイクロコンピュータは次のマシンサイ
クルMCn−１に於いて、ACC（11）のデータを下位方向に
シフトするシフト命令を実行する。更に、次のマシンサ
イクルMCnに於いて、シリアル出力命令を実行する。す
ると前述と同様に、ラッチ回路（16）には出力すべきデ
ータの第２ビットBit1が記憶され、出力端子（12）から
出力され、ラッチ回路（19）は“1"にセットされる。従
って、出力端子（15）の信号CLKが再び“1"となること
によって次のデータが出力されたことが外部回路に示さ
れる。以下、同様の動作を行うことにより、データの第
４ビットまで出力端子（12）から出力する。データの第
４ビットの送出が終了すると、ACC（11）をクリアした
後、ACC（11）の内容を出力端子（12）（13）（14）（1
5）に出力するパラレル出力命令を実行する。パラレル
出力命令によりラッチ回路（16）（17）（18）（19）に
はACC（11）の内容、即ち“0"が記憶され、出力端子（1
2）（13）（14）（15）の信号はすべて“0"となり、信
号ENA/DIS“0"によりシリアルデータの終了が指示され
る。

一方、外部回路の動作速度が十分速い場合の動作を第
３図を参照して説明する。前述と同様に、マシンサイク
ルMC1でシリアル出力命令を実行する前に、ACC（11）に
RAM（９）から出力すべきデータを転送しておく。そし
て、マシンサイクルMC1に於いて、出力端子（12）（1
3）（14）（15）にACC（11）の内容を出力するシリアル
出力命令を実行すると、前述の如く、出力端子（12）に
はデータの第１ビットBit0が出力され、出力端子（14）
の信号ENA/DISは“1"となり、出力端子（15）の信号CLK
は“1"となる。そして、次のマシンサイクルMC2に於い
て、ACC（11）のデータを下位方向に１ビットシフトす
るシフト命令を実行し、更に、次のマシンサイクルMC3
に於いて、シリアル出力命令を実行する。ここで、外部
回路の速度が速いため、信号CLKが“1"となってデータ
の取り込みを許可すると、外部回路は、マシンサイクル
MC2のシフト命令が終了する間に、出力端子（12）に送
出されたデータの取り込みを終了し、同時に、“1"のパ
ルスとなる信号READYを出力端子（13）に印加する。こ
の信号READYはANDゲート（25）を介してラッチ回路（1
9）をリセットするので、出力端子（15）の信号CLKは
“0"となる。そして、次にマシンサイクルMC3でシリア
ル出力命令が実行されたとき、再び信号CLKが“1"とな
ることによって、出力端子（12）からデータの第２ビッ
トBit1が出力されたことを指示する。このように、シリ
アル出力命令とシフト命令を繰り返えすことにより、４
ビットのデータが出力端子（12）から出力される。そし
て、データの出力が終了したら、ACC（11）をクリアし
た後、マシンサイクルMCnに於いて、ACC（11）を出力端
子（12）（13）（14）（15）に出力するパラレル出力命
令を実行する。これにより、出力端子（12）（13）（1
4）（15）は“0"となり、“0"となった信号ENA/DISによ
ってシリアルデータの転送終了が示される。このよう
に、動作速度が速い外部回路の場合には、マイクロコン
ピュータ側に於いて、ラッチ回路（19）の出力をトラン
スミッションゲート（27）を介してDBUS3に取り込み、
ビット判定する必要は無い。

（ト）発明の効果上述の如く、本発明によれば、パラレルにデータを出
力するための出力端子及びラッチ回路を共通に用いて、
シリアルにデータを出力することが可能となり、マイク
ロコンピュータ等にデータのシリアル出力機能を設ける
場合に、出力端子を増加することもなく、また、内部回
路の素子数もそれほど増加しないため、従来と同じ大き
さのチップサイズでありながら高機能を実現することが
できるのである。更に、シリアルにデータを受け取る外
部回路は非同期型の動作速度の速いもの、あるいは、遅
いもののいずれも使用することができる利点を有してい
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図及び
第３図は第１図に示された実施例の動作を示すタイミン
グ図、第４図は従来例を示すブロック図である。（８）……データバス、（９）……メモリ、（10）……
演算回路、（11）……アキュームレータ、（12）（13）
（14）（15）……出力端子、（16）（17）（18）（19）
……ラッチ回路、（20）（22）（23）（25）（26）……
ANDゲート、（21）……ORゲート、（24）（27）……ト
ランスミッションゲート。

Claims

(57)【特許請求の範囲】

【請求項１】複数ビットから成る内部データを、外部接
続された回路に転送するための複数の出力端子と、複数
ビットから成るデータバスからデータを受け取って記憶
し、前記複数の出力端子に記憶内容を出力する複数のラ
ッチ回路とを備えたデータ出力回路に於いて、データの
シリアル出力を指示する命令に基いて作成される複数の
制御信号と、該制御信号によって制御され、前記複数の
ラッチ回路のうち第１のラッチ回路にデータのシリアル
出力中を指示する信号を記憶させるゲート回路と、デー
タのシリアル出力を指示する命令の実行時に第２のラッ
チ回路を強制的に所定値にする信号路と、前記出力端子
の所定の出力端子に外部より印加された信号により、所
定値にセットされた前記第２のラッチ回路をリセットす
る信号路とを設け、少なくとも前記第１及び第２のラッ
チ回路の記憶内容を出力する前記出力端子を制御用端子
とし、データのシリアル出力を指示する命令の実行時に
前記データバスの信号を記憶するラッチ回路に対応する
出力端子をシリアルデータの出力端子とすることを特徴
とするデータ出力回路。