JPH06168048A - パルス波形生成回路 - Google Patents
パルス波形生成回路Info
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- JPH06168048A JPH06168048A JP4320513A JP32051392A JPH06168048A JP H06168048 A JPH06168048 A JP H06168048A JP 4320513 A JP4320513 A JP 4320513A JP 32051392 A JP32051392 A JP 32051392A JP H06168048 A JPH06168048 A JP H06168048A
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Abstract
(57)【要約】
【目的】複雑なパルス信号を生成する際の比較値の書き
換え操作回数を減少し、ＣＰＵの負担を軽くすることを
目的とする。 【構成】本発明は、基本クロックをカウントして複数ビ
ットのカウント値を出力するカウント手段と、該カウン
ト値の各ビットと任意の比較値の各ビットとを比較して
ビット毎の一致を判定する判定手段と、該判定手段によ
るビット毎の判定結果のうち、指定された１つ又は複数
ビットの判定結果に基づいて出力波形の遷移タイミング
を決定する遷移タイミング決定手段と、前記判定手段に
与えるための比較値を書き換え可能に保持する比較値保
持手段と、前記遷移タイミング決定手段に与えるための
指定ビット情報を書き換え可能に保持する指定ビット情
報保持手段と、を備えたことを特徴とする。
換え操作回数を減少し、ＣＰＵの負担を軽くすることを
目的とする。 【構成】本発明は、基本クロックをカウントして複数ビ
ットのカウント値を出力するカウント手段と、該カウン
ト値の各ビットと任意の比較値の各ビットとを比較して
ビット毎の一致を判定する判定手段と、該判定手段によ
るビット毎の判定結果のうち、指定された１つ又は複数
ビットの判定結果に基づいて出力波形の遷移タイミング
を決定する遷移タイミング決定手段と、前記判定手段に
与えるための比較値を書き換え可能に保持する比較値保
持手段と、前記遷移タイミング決定手段に与えるための
指定ビット情報を書き換え可能に保持する指定ビット情
報保持手段と、を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、パルス波形生成回路に
関し、例えば、マイクロコンピュータに内蔵若しくは外
付けされるタイマ回路に適用して有効なパルス波形生成
回路に関する。一般に、各種の自動制御では、センサ部
によって測定した制御対象の物理量と目標値とに基づい
て制御対象の操作量を演算し、この操作量をアクチュエ
ータに与えて制御対象の物理量を操作するという一連の
系を構成する。
関し、例えば、マイクロコンピュータに内蔵若しくは外
付けされるタイマ回路に適用して有効なパルス波形生成
回路に関する。一般に、各種の自動制御では、センサ部
によって測定した制御対象の物理量と目標値とに基づい
て制御対象の操作量を演算し、この操作量をアクチュエ
ータに与えて制御対象の物理量を操作するという一連の
系を構成する。
【０００２】ここで、演算によって求められた操作量
は、演算要素がマイクロコンピュータであれば２進化デ
ィジタルデータであり、アクチュエータに与えるために
は、何等かの信号変換操作が必要になる。タイマ回路は
かかる信号変換操作を行うためのものである。例えば、
自動車用エンジンの燃料噴射制御系では、タイマ回路を
内蔵（若しくは外付け）したマイクロコンピュータを用
い、マイクロコンピュータによって演算された燃料噴射
量に応じたパルス幅を持つ信号をタイマ回路で生成し、
このパルス信号をアクチュエータ、すなわち入力パルス
信号がＨレベルにある間に開弁して燃料をエンジン内部
に噴射する燃料噴射弁に与えている。
は、演算要素がマイクロコンピュータであれば２進化デ
ィジタルデータであり、アクチュエータに与えるために
は、何等かの信号変換操作が必要になる。タイマ回路は
かかる信号変換操作を行うためのものである。例えば、
自動車用エンジンの燃料噴射制御系では、タイマ回路を
内蔵（若しくは外付け）したマイクロコンピュータを用
い、マイクロコンピュータによって演算された燃料噴射
量に応じたパルス幅を持つ信号をタイマ回路で生成し、
このパルス信号をアクチュエータ、すなわち入力パルス
信号がＨレベルにある間に開弁して燃料をエンジン内部
に噴射する燃料噴射弁に与えている。
【０００３】燃料噴射量の調節は、パルス信号のパルス
幅を拡げたり狭めたりすることによって行うが、加速等
の過渡運転性能を向上する際には、基本の主パルス信号
の後に、増量補正用の副パルス信号を連続させることが
あり、複雑なパルス信号を効率よく生成できるパルス波
形生成回路が求められる。
幅を拡げたり狭めたりすることによって行うが、加速等
の過渡運転性能を向上する際には、基本の主パルス信号
の後に、増量補正用の副パルス信号を連続させることが
あり、複雑なパルス信号を効率よく生成できるパルス波
形生成回路が求められる。
【０００４】
【従来の技術】この種のパルス波形生成回路の公知技術
としては、例えば、特開平１−１３７３１５号公報に記
載された「タイマ回路」がある。この公知技術によれ
ば、図９にその概略構成を示すように、基本クロックＣ
ＬＫをカウントするカウンタ１と、第１比較値Ａを格納
する第１比較レジスタ２と、第２比較値Ｂを格納する第
２比較レジスタ３と、カウンタ１のカウント値Ｃと第１
比較値Ａ及び第２比較値Ｂとを比較して、Ａ＝Ｃ又はＢ
＝Ｃのときに一致信号を出力する比較器４とを備えてい
る。なお、カウント値Ｃは所定周期（多数の基本クロッ
クＣＬＫを含む周期）ごとに発生するクリア信号ＣＬＲ
に従ってリセットされ、また、第１比較値Ａと第２比較
値ＢはＣＰＵ（central processing unit）によってい
つでも任意の値に書き換えられるようになっている。
としては、例えば、特開平１−１３７３１５号公報に記
載された「タイマ回路」がある。この公知技術によれ
ば、図９にその概略構成を示すように、基本クロックＣ
ＬＫをカウントするカウンタ１と、第１比較値Ａを格納
する第１比較レジスタ２と、第２比較値Ｂを格納する第
２比較レジスタ３と、カウンタ１のカウント値Ｃと第１
比較値Ａ及び第２比較値Ｂとを比較して、Ａ＝Ｃ又はＢ
＝Ｃのときに一致信号を出力する比較器４とを備えてい
る。なお、カウント値Ｃは所定周期（多数の基本クロッ
クＣＬＫを含む周期）ごとに発生するクリア信号ＣＬＲ
に従ってリセットされ、また、第１比較値Ａと第２比較
値ＢはＣＰＵ（central processing unit）によってい
つでも任意の値に書き換えられるようになっている。
【０００５】このような構成において、例えば、図１０
（ａ）の下段に示すようなパルス信号、すなわち、ＣＬ
Ｒ信号の発生から時間Ｔ1 後に立ち上がり、かつ時間Ｔ
1 ＋Ｔ2 経過後に立ち下がるような単一のパルス信号を
生成する場合は、Ｔ1 に相当する値を第１比較値Ａにセ
ットすると共に、Ｔ1 ＋Ｔ2 に相当する値を第２比較値
Ｂにセットすればよい。Ａ＝Ｃとなった時点ｔ1 が立上
りのタイミングであり、また、Ｂ＝Ｃとなった時点ｔ2
が立ち下がりのタイミングであるから、最初の一致信号
（Ａ＝Ｃ）の出力時点で信号をＬレベルからＨレベルへ
と遷移させ、その後の一致信号（Ｂ＝Ｃ）の発生時点で
同信号をＨレベルからＬレベルへと遷移させれば、所望
のパルス信号が得られる。
（ａ）の下段に示すようなパルス信号、すなわち、ＣＬ
Ｒ信号の発生から時間Ｔ1 後に立ち上がり、かつ時間Ｔ
1 ＋Ｔ2 経過後に立ち下がるような単一のパルス信号を
生成する場合は、Ｔ1 に相当する値を第１比較値Ａにセ
ットすると共に、Ｔ1 ＋Ｔ2 に相当する値を第２比較値
Ｂにセットすればよい。Ａ＝Ｃとなった時点ｔ1 が立上
りのタイミングであり、また、Ｂ＝Ｃとなった時点ｔ2
が立ち下がりのタイミングであるから、最初の一致信号
（Ａ＝Ｃ）の出力時点で信号をＬレベルからＨレベルへ
と遷移させ、その後の一致信号（Ｂ＝Ｃ）の発生時点で
同信号をＨレベルからＬレベルへと遷移させれば、所望
のパルス信号が得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のパルス波形生成回路にあっては、カウント値Ｃと
第１比較値Ａ及び第２比較値Ｂとを比較し、Ａ＝Ｃ又は
Ｂ＝Ｃのときを信号の遷移タイミングとして決定するも
のであったため、例えば、いくつかのパルス信号を連続
させる場合には、それぞれのパルス信号毎に第１比較値
Ａと第２比較値Ｂを書き換えなければならず、ＣＰＵの
負担が大きくなるといった問題点がある。
従来のパルス波形生成回路にあっては、カウント値Ｃと
第１比較値Ａ及び第２比較値Ｂとを比較し、Ａ＝Ｃ又は
Ｂ＝Ｃのときを信号の遷移タイミングとして決定するも
のであったため、例えば、いくつかのパルス信号を連続
させる場合には、それぞれのパルス信号毎に第１比較値
Ａと第２比較値Ｂを書き換えなければならず、ＣＰＵの
負担が大きくなるといった問題点がある。
【０００７】例えば、図１０（ｂ）に示すようなダブル
パルス信号、すなわち、ＣＬＲ信号の発生から時間Ｔ3
後に立ち上がり、かつ時間Ｔ3 ＋Ｔ4 経過後に立ち下が
る主パルスと、ＣＬＲ信号の発生から時間Ｔ5 後に立ち
上がり、かつ時間Ｔ5 ＋Ｔ6経過後に立ち下がる副パル
スとからなるパルス信号を生成する場合には、まず、Ｔ
3 に相当する値を第１比較値Ａにセットすると共に、Ｔ
3 ＋Ｔ4 に相当する値を第２比較値Ｂにセットし、その
後、Ｔ5 に相当する値を第１比較値Ａにセットすると共
に、Ｔ5 ＋Ｔ6 に相当する値を第２比較値Ｂにセットし
なければならないから、結局、各々の組み合せパルス
（ここでは主パルスと副パルスの２つ）ごとにＣＰＵに
よる第１比較値Ａと第２比較値Ｂの書き換え操作が必要
となっていた。 ［目的］そこで、本発明は、複雑なパルス信号を生成す
る際の比較値の書き換え操作回数を減少し、ＣＰＵの負
担を軽くすることを目的とする。
パルス信号、すなわち、ＣＬＲ信号の発生から時間Ｔ3
後に立ち上がり、かつ時間Ｔ3 ＋Ｔ4 経過後に立ち下が
る主パルスと、ＣＬＲ信号の発生から時間Ｔ5 後に立ち
上がり、かつ時間Ｔ5 ＋Ｔ6経過後に立ち下がる副パル
スとからなるパルス信号を生成する場合には、まず、Ｔ
3 に相当する値を第１比較値Ａにセットすると共に、Ｔ
3 ＋Ｔ4 に相当する値を第２比較値Ｂにセットし、その
後、Ｔ5 に相当する値を第１比較値Ａにセットすると共
に、Ｔ5 ＋Ｔ6 に相当する値を第２比較値Ｂにセットし
なければならないから、結局、各々の組み合せパルス
（ここでは主パルスと副パルスの２つ）ごとにＣＰＵに
よる第１比較値Ａと第２比較値Ｂの書き換え操作が必要
となっていた。 ［目的］そこで、本発明は、複雑なパルス信号を生成す
る際の比較値の書き換え操作回数を減少し、ＣＰＵの負
担を軽くすることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、基本クロッ
クをカウントして複数ビットのカウント値を出力するカ
ウント手段と、該カウント値の各ビットと任意の比較値
の各ビットとを比較してビット毎の一致を判定する判定
手段と、該判定手段によるビット毎の判定結果のうち、
指定された１つ又は複数ビットの判定結果に基づいて出
力波形の遷移タイミングを決定する遷移タイミング決定
手段と、前記判定手段に与えるための比較値を書き換え
可能に保持する比較値保持手段と、前記遷移タイミング
決定手段に与えるための指定ビット情報を書き換え可能
に保持する指定ビット情報保持手段と、を備えたことを
特徴とする。
成するためその原理図を図１に示すように、基本クロッ
クをカウントして複数ビットのカウント値を出力するカ
ウント手段と、該カウント値の各ビットと任意の比較値
の各ビットとを比較してビット毎の一致を判定する判定
手段と、該判定手段によるビット毎の判定結果のうち、
指定された１つ又は複数ビットの判定結果に基づいて出
力波形の遷移タイミングを決定する遷移タイミング決定
手段と、前記判定手段に与えるための比較値を書き換え
可能に保持する比較値保持手段と、前記遷移タイミング
決定手段に与えるための指定ビット情報を書き換え可能
に保持する指定ビット情報保持手段と、を備えたことを
特徴とする。
【０００９】
【作用】比較値を便宜的に「００１１(2) 」とすると、
カウント値が「００１１(2) 」に到達した時点で出力波
形の遷移タイミングが決定される。今、仮に、判定結果
の下位２ビットを指定すれば、カウント値＝「００１１
(2) 」に加えて、さらに、「０１１１(2) 」の時点、
「１０１１(2) 」の時点、又は「１１１１(2) 」の時点
でも遷移タイミングが決定される。すなわち、１つの比
較値から複数の遷移タイミングが決定されることにな
る。
カウント値が「００１１(2) 」に到達した時点で出力波
形の遷移タイミングが決定される。今、仮に、判定結果
の下位２ビットを指定すれば、カウント値＝「００１１
(2) 」に加えて、さらに、「０１１１(2) 」の時点、
「１０１１(2) 」の時点、又は「１１１１(2) 」の時点
でも遷移タイミングが決定される。すなわち、１つの比
較値から複数の遷移タイミングが決定されることにな
る。
【００１０】したがって、複数のパルスを連続させるよ
うな複雑なパルス信号、例えば、図１０（ｂ）に示すよ
うなダブルパルス信号を生成する場合には、上記の比較
手段、比較値保持手段、指定ビット情報保持手段及び遷
移タイミング決定手段をパルスの立上りと立ち下がりに
合わせて２つずつ設け、かつ、２つの比較値保持手段の
それぞれに「Ｔ3 」に相当する値と「Ｔ3 ＋Ｔ4 」に相
当する値とを書き込むと共に、さらに、２つの指定ビッ
ト情報保持手段のそれぞれに「Ｔ5 −Ｔ3 ＋Ｔ 4 」に相
当する値を表現するための指定ビット情報と「Ｔ5 ＋Ｔ
6 −Ｔ3 ＋Ｔ4」に相当する値を表現するための指定ビ
ット情報とを書き込めばよく、２つの比較値保持手段へ
の書き込み動作は、信号生成の開始時に１回だけ行えば
よいから、ＣＰＵの負担を軽減することができる。
うな複雑なパルス信号、例えば、図１０（ｂ）に示すよ
うなダブルパルス信号を生成する場合には、上記の比較
手段、比較値保持手段、指定ビット情報保持手段及び遷
移タイミング決定手段をパルスの立上りと立ち下がりに
合わせて２つずつ設け、かつ、２つの比較値保持手段の
それぞれに「Ｔ3 」に相当する値と「Ｔ3 ＋Ｔ4 」に相
当する値とを書き込むと共に、さらに、２つの指定ビッ
ト情報保持手段のそれぞれに「Ｔ5 −Ｔ3 ＋Ｔ 4 」に相
当する値を表現するための指定ビット情報と「Ｔ5 ＋Ｔ
6 −Ｔ3 ＋Ｔ4」に相当する値を表現するための指定ビ
ット情報とを書き込めばよく、２つの比較値保持手段へ
の書き込み動作は、信号生成の開始時に１回だけ行えば
よいから、ＣＰＵの負担を軽減することができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図８は本発明に係るパルス波形生成回路の
一実施例を示す図である。まず、構成を説明する。図２
において、１０はＣＰＵの内部クロック又は外部クロッ
ク（以下基本クロックＣＬＫ）をカウントするカウント
手段としてのｎビットのタイマカウンタ（以下カウンタ
と略す）であり、ここでは、８ビットのカウンタを想定
する。すなわち、カウンタ１０は、所定のクリア信号Ｃ
ＬＲの周期内に、基本クロックＣＬＫをカウントし、そ
のカウント値Ｃを「００００００００(2) 」から「１１
１１１１１１(2) 」まで順次に増加させるものである。
但し、クリア信号ＣＬＲの一周期が基本クロックＣＬＫ
の「１１１１１１１１(2) 」倍、すなわち２５６倍に満
たなければ、カウント値Ｃの最大値はクリア信号ＣＬＲ
の一周期を基本クロックＣＬＫの一周期で割った値に制
限される。
する。図２〜図８は本発明に係るパルス波形生成回路の
一実施例を示す図である。まず、構成を説明する。図２
において、１０はＣＰＵの内部クロック又は外部クロッ
ク（以下基本クロックＣＬＫ）をカウントするカウント
手段としてのｎビットのタイマカウンタ（以下カウンタ
と略す）であり、ここでは、８ビットのカウンタを想定
する。すなわち、カウンタ１０は、所定のクリア信号Ｃ
ＬＲの周期内に、基本クロックＣＬＫをカウントし、そ
のカウント値Ｃを「００００００００(2) 」から「１１
１１１１１１(2) 」まで順次に増加させるものである。
但し、クリア信号ＣＬＲの一周期が基本クロックＣＬＫ
の「１１１１１１１１(2) 」倍、すなわち２５６倍に満
たなければ、カウント値Ｃの最大値はクリア信号ＣＬＲ
の一周期を基本クロックＣＬＫの一周期で割った値に制
限される。
【００１２】１１はカウント値Ｃと第１比較値Ａとを比
較する第１比較器、１２は同カウント値Ｃと第２比較値
Ｂとを比較する第２比較器であり、第１比較値Ａ及び第
２比較値Ｂは、それぞれ第１比較レジスタ（比較値保持
手段）１３と第２比較レジスタ（比較値保持手段）１４
に格納されている。第１比較器１１（又は第２比較器１
２）は、カウント値Ｃの各ビットと第１比較値Ａ（又は
第２比較値Ｂ）の各ビットとを比較してビット毎の一致
を判定し、各ビット毎の判定結果のうち、指定された１
つ又は複数ビットの判定結果に基づいて出力波形の遷移
タイミングを決定するもので、何れも、発明の要旨に記
載の判定手段及び遷移タイミング決定手段の機能を併せ
持つものである。Ｔｍａは第１比較器１１から出力され
る遷移タイミング決定信号、Ｔｍｂは第２比較器１２か
ら出力される遷移タイミング決定信号である。
較する第１比較器、１２は同カウント値Ｃと第２比較値
Ｂとを比較する第２比較器であり、第１比較値Ａ及び第
２比較値Ｂは、それぞれ第１比較レジスタ（比較値保持
手段）１３と第２比較レジスタ（比較値保持手段）１４
に格納されている。第１比較器１１（又は第２比較器１
２）は、カウント値Ｃの各ビットと第１比較値Ａ（又は
第２比較値Ｂ）の各ビットとを比較してビット毎の一致
を判定し、各ビット毎の判定結果のうち、指定された１
つ又は複数ビットの判定結果に基づいて出力波形の遷移
タイミングを決定するもので、何れも、発明の要旨に記
載の判定手段及び遷移タイミング決定手段の機能を併せ
持つものである。Ｔｍａは第１比較器１１から出力され
る遷移タイミング決定信号、Ｔｍｂは第２比較器１２か
ら出力される遷移タイミング決定信号である。
【００１３】１５は第１比較器１１に与えるための第１
指定ビット情報Ｂａを保持する第１比較制御レジスタ
（指定ビット情報保持手段）、１６は第２比較器１２に
与えるための第２指定ビット情報Ｂｂを保持する第２比
較制御レジスタ（指定ビット情報保持手段）である。な
お、１７は出力制御回路、１８は出力制御レジスタであ
り、出力制御回路１７は、信号Ｔｍａ、Ｔｍｂ及び出力
制御レジスタ１８に格納された情報に従って、（１）出
力をＨレベルに遷移させるか、（２）Ｌレベルに遷移さ
せるか、（３）信号が入力される度にＨレベルとＬレベ
ルを繰り返させるか、（４）レベルを変化させないでそ
のまま維持させるかを決定し、出力パルス信号の波形を
制御するものである。
指定ビット情報Ｂａを保持する第１比較制御レジスタ
（指定ビット情報保持手段）、１６は第２比較器１２に
与えるための第２指定ビット情報Ｂｂを保持する第２比
較制御レジスタ（指定ビット情報保持手段）である。な
お、１７は出力制御回路、１８は出力制御レジスタであ
り、出力制御回路１７は、信号Ｔｍａ、Ｔｍｂ及び出力
制御レジスタ１８に格納された情報に従って、（１）出
力をＨレベルに遷移させるか、（２）Ｌレベルに遷移さ
せるか、（３）信号が入力される度にＨレベルとＬレベ
ルを繰り返させるか、（４）レベルを変化させないでそ
のまま維持させるかを決定し、出力パルス信号の波形を
制御するものである。
【００１４】カウンタ１０、第１比較値レジスタ１３、
第２比較値レジスタ１４、第１比較制御レジスタ１５、
第２比較制御レジスタ１６及び出力制御レジスタ１８
は、モジュール内バス１９及びバスインターフェース２
０を介してＣＰＵの内部バス２１に接続されており、Ｃ
ＰＵから随時にアクセスできるようになっている。すな
わち、カウント値ＣをＣＰＵに読み出したり、あるい
は、各レジスタ（１３、１４、１５、１６及び１８）の
内容を任意の書き換えたりできるようになっている。
第２比較値レジスタ１４、第１比較制御レジスタ１５、
第２比較制御レジスタ１６及び出力制御レジスタ１８
は、モジュール内バス１９及びバスインターフェース２
０を介してＣＰＵの内部バス２１に接続されており、Ｃ
ＰＵから随時にアクセスできるようになっている。すな
わち、カウント値ＣをＣＰＵに読み出したり、あるい
は、各レジスタ（１３、１４、１５、１６及び１８）の
内容を任意の書き換えたりできるようになっている。
【００１５】図３は各レジスタ（１３、１４、１５、１
６及び１８）に共通の構成例であり、この例では、レジ
スタのビット数ｎに応じた数（例えば８ビット構成であ
れば８個）のデータ保持部２２1 〜２２n を備えてい
る。ここで、図３のレジスタを第１比較制御レジスタ１
５とすると、このレジスタには、モジュール内バス１９
を介してＣＰＵからの８ビットの指定ビット情報Ｄ1 〜
Ｄn が入力され、指定ビット情報Ｄi （ｉは１〜ｎ）
は、ライト信号ＷＲのタイミングで前段ラッチ２３ i に
保持されると共に、基本クロックＣＬＫのタイミングで
後段ラッチ２４i から第１比較器１１へと出力される。
なお、リード信号ＲＤをＬレベルにすると、ノアゲート
２５i が単なるインバータゲートとして動作し、後段ラ
ッチ２４i の内容（レジスタの保持内容）に応じてトラ
ンジスタ２６i がオン／オフするから、ＣＰＵにその保
持内容を読み取らせることができる。
６及び１８）に共通の構成例であり、この例では、レジ
スタのビット数ｎに応じた数（例えば８ビット構成であ
れば８個）のデータ保持部２２1 〜２２n を備えてい
る。ここで、図３のレジスタを第１比較制御レジスタ１
５とすると、このレジスタには、モジュール内バス１９
を介してＣＰＵからの８ビットの指定ビット情報Ｄ1 〜
Ｄn が入力され、指定ビット情報Ｄi （ｉは１〜ｎ）
は、ライト信号ＷＲのタイミングで前段ラッチ２３ i に
保持されると共に、基本クロックＣＬＫのタイミングで
後段ラッチ２４i から第１比較器１１へと出力される。
なお、リード信号ＲＤをＬレベルにすると、ノアゲート
２５i が単なるインバータゲートとして動作し、後段ラ
ッチ２４i の内容（レジスタの保持内容）に応じてトラ
ンジスタ２６i がオン／オフするから、ＣＰＵにその保
持内容を読み取らせることができる。
【００１６】図４は第１比較器１１と第２比較器１２に
共通の構成例である。ここでは第１比較器１１として説
明する。第１比較器１１は、ｎ（ここではｎ＝８）個の
イクスクルーシブオア（以下、ＥＯＲ）ゲート２７1 〜
２７n と、同じくｎ個のアンドゲート２８1 〜２８
n と、１個のｎ入力ノアゲート２９とから構成されてい
る。ＥＯＲゲート２７1 〜２７n のそれぞれの一方入力
には、カウンタ１０のｎビットのカウント値Ｃがビット
毎に与えられ、他方入力には、第１比較レジスタ１３の
ｎビットの比較値（第１比較値Ａ）がビット毎に与えら
れている。また、アンドゲート２８1 〜２８n のそれぞ
れの一方入力には、ＥＯＲゲート２７1 〜２７n の出力
が与えられ、他方入力には、第１比較制御レジスタ１５
のｎビットの出力（第１指定ビット情報Ｂａ）がビット
毎に与えられている。
共通の構成例である。ここでは第１比較器１１として説
明する。第１比較器１１は、ｎ（ここではｎ＝８）個の
イクスクルーシブオア（以下、ＥＯＲ）ゲート２７1 〜
２７n と、同じくｎ個のアンドゲート２８1 〜２８
n と、１個のｎ入力ノアゲート２９とから構成されてい
る。ＥＯＲゲート２７1 〜２７n のそれぞれの一方入力
には、カウンタ１０のｎビットのカウント値Ｃがビット
毎に与えられ、他方入力には、第１比較レジスタ１３の
ｎビットの比較値（第１比較値Ａ）がビット毎に与えら
れている。また、アンドゲート２８1 〜２８n のそれぞ
れの一方入力には、ＥＯＲゲート２７1 〜２７n の出力
が与えられ、他方入力には、第１比較制御レジスタ１５
のｎビットの出力（第１指定ビット情報Ｂａ）がビット
毎に与えられている。
【００１７】ＥＯＲゲート２７1 〜２７n は、カウント
値Ｃと比較値（第１比較値Ａ）の各ビットを比較してビ
ット毎の一致を判定するもので、一致が判定されたビッ
トの出力はＬレベルになる。また、アンドゲート２８1
〜２８n は、ＥＯＲゲート２７1 〜２８n によるビット
毎の判定結果のうち、指定された１つ又は複数ビットの
判定結果を選択するものであり、さらに、ｎ入力ノアゲ
ート２９は、アンドゲート２８1 〜２８n によって選択
された判定結果の全てがＬレベルのときに、出力波形の
遷移タイミング信号Ｔｍａをアクティブ（Ｈレベル）に
するものである。
値Ｃと比較値（第１比較値Ａ）の各ビットを比較してビ
ット毎の一致を判定するもので、一致が判定されたビッ
トの出力はＬレベルになる。また、アンドゲート２８1
〜２８n は、ＥＯＲゲート２７1 〜２８n によるビット
毎の判定結果のうち、指定された１つ又は複数ビットの
判定結果を選択するものであり、さらに、ｎ入力ノアゲ
ート２９は、アンドゲート２８1 〜２８n によって選択
された判定結果の全てがＬレベルのときに、出力波形の
遷移タイミング信号Ｔｍａをアクティブ（Ｈレベル）に
するものである。
【００１８】図５は出力制御回路１７の構成例である。
出力制御回路１７は、出力信号のレベルを設定するため
のＲＳ−ＦＦ３０と、設定された出力信号のレベルを保
持するラッチ３１と、信号Ｔｍａを取り込むための第１
入力部３２と、信号Ｔｍｂを取り込むための第２入力部
３３と、出力制御レジスタ１８の内容（ここではＯＣ０
０、ＯＣ０１、ＯＣ１０、ＯＣ１１の４ビット情報）を
デコードする第１デコーダ３４及び第２デコーダ３５と
を備える。
出力制御回路１７は、出力信号のレベルを設定するため
のＲＳ−ＦＦ３０と、設定された出力信号のレベルを保
持するラッチ３１と、信号Ｔｍａを取り込むための第１
入力部３２と、信号Ｔｍｂを取り込むための第２入力部
３３と、出力制御レジスタ１８の内容（ここではＯＣ０
０、ＯＣ０１、ＯＣ１０、ＯＣ１１の４ビット情報）を
デコードする第１デコーダ３４及び第２デコーダ３５と
を備える。
【００１９】第１及び第２入力部３２、３３は、それぞ
れ、第１及び第２デコーダ３４、３５のデコード結果
〜に対応した４つのアンドゲート３６〜３９（第２入
力部３２にあっては４０〜４３）と、アンドゲート３９
（又は４３）の出力とラッチ３１の出力とのアンド論理
を取るアンドゲート４４（第２入力部３２にあっては４
５）と、アンドゲート３９（又は４３）の出力を反転す
るインバータゲート４６（第２入力部３２にあっては４
７）と、インバータゲート４６（又は４７）の出力とラ
ッチ３１の出力とのアンド論理を取るアンドゲート４８
（第２入力部３２にあっては４９）とを個別に備えると
共に、アンドゲート３７、４１、４４及び４５の出力の
オア論理を取る４入力ＯＲゲート５０と、アンドゲート
３８、４２、４８及び４９のオア論理を取る４入力オア
ゲート５１とを共通に備える。なお、５２はアンドゲー
ト３６、４０の出力のオア論理を取る２入力オアゲート
であり、この２入力オアゲート５２は、ラッチ３１の近
傍に記載したインバータゲート５３、２個のアンドゲー
ト５４、５５と共に、ラッチ３１の保持タイミングを決
定するものである。
れ、第１及び第２デコーダ３４、３５のデコード結果
〜に対応した４つのアンドゲート３６〜３９（第２入
力部３２にあっては４０〜４３）と、アンドゲート３９
（又は４３）の出力とラッチ３１の出力とのアンド論理
を取るアンドゲート４４（第２入力部３２にあっては４
５）と、アンドゲート３９（又は４３）の出力を反転す
るインバータゲート４６（第２入力部３２にあっては４
７）と、インバータゲート４６（又は４７）の出力とラ
ッチ３１の出力とのアンド論理を取るアンドゲート４８
（第２入力部３２にあっては４９）とを個別に備えると
共に、アンドゲート３７、４１、４４及び４５の出力の
オア論理を取る４入力ＯＲゲート５０と、アンドゲート
３８、４２、４８及び４９のオア論理を取る４入力オア
ゲート５１とを共通に備える。なお、５２はアンドゲー
ト３６、４０の出力のオア論理を取る２入力オアゲート
であり、この２入力オアゲート５２は、ラッチ３１の近
傍に記載したインバータゲート５３、２個のアンドゲー
ト５４、５５と共に、ラッチ３１の保持タイミングを決
定するものである。
【００２０】出力制御回路１７の動作は、第１及び第２
デコーダ３４、３５のデコード結果〜すなわち出力
制御レジスタ１８内のビット情報に依存する。例えば、
図６に示すように、ＯＣ１１とＯＣ１０（又はＯＣ０１
とＯＣ００）が共に「００」の組み合せであれば、その
出力信号をレベル固定とし、又は、「０１」であればＬ
レベルへと遷移させ、「１０」であればＨレベルへと遷
移させ、あるいは「１１」であればレベルを反転させる
ように動作する。
デコーダ３４、３５のデコード結果〜すなわち出力
制御レジスタ１８内のビット情報に依存する。例えば、
図６に示すように、ＯＣ１１とＯＣ１０（又はＯＣ０１
とＯＣ００）が共に「００」の組み合せであれば、その
出力信号をレベル固定とし、又は、「０１」であればＬ
レベルへと遷移させ、「１０」であればＨレベルへと遷
移させ、あるいは「１１」であればレベルを反転させる
ように動作する。
【００２１】上記実施例のパルス波形生成回路において
は、図１０（ｂ）に示すようなダブルパルス信号、すな
わち、ＣＬＲ信号の発生から時間Ｔ3 後に立ち上がり、
かつ時間Ｔ3 ＋Ｔ4 経過後に立ち下がる主パルスと、Ｃ
ＬＲ信号の発生から時間Ｔ5後に立ち上がり、かつ時間
Ｔ5 ＋Ｔ6 経過後に立ち下がる副パルスとからなるパル
ス信号を、ＣＰＵの負担を軽くしつつ生成できるという
作用が得られる。
は、図１０（ｂ）に示すようなダブルパルス信号、すな
わち、ＣＬＲ信号の発生から時間Ｔ3 後に立ち上がり、
かつ時間Ｔ3 ＋Ｔ4 経過後に立ち下がる主パルスと、Ｃ
ＬＲ信号の発生から時間Ｔ5後に立ち上がり、かつ時間
Ｔ5 ＋Ｔ6 経過後に立ち下がる副パルスとからなるパル
ス信号を、ＣＰＵの負担を軽くしつつ生成できるという
作用が得られる。
【００２２】すなわち、信号生成に先立ち、まず、第１
比較値レジスタ１３にＴ3 に相当する値をセットしてこ
れを第１比較値Ａとすると共に、第２比較レジスタ１４
にＴ 3 ＋Ｔ4 に相当する値をセットしてこれを第２比較
値Ｂとする。このとき、第１比較制御レジスタ１５と第
２比較制御レジスタ１６には、何れもオール「１」をセ
ットして第１指定ビット情報Ｂａと第２指定ビット情報
Ｂｂとを全ビット指定にしておく。
比較値レジスタ１３にＴ3 に相当する値をセットしてこ
れを第１比較値Ａとすると共に、第２比較レジスタ１４
にＴ 3 ＋Ｔ4 に相当する値をセットしてこれを第２比較
値Ｂとする。このとき、第１比較制御レジスタ１５と第
２比較制御レジスタ１６には、何れもオール「１」をセ
ットして第１指定ビット情報Ｂａと第２指定ビット情報
Ｂｂとを全ビット指定にしておく。
【００２３】この状態でクリア信号ＣＬＲが入力する
と、カウンタ１０のカウント値Ｃがゼロにリセットさ
れ、その後、基本クロックＣＬＫが入力する度に、カウ
ント値Ｃが逐次にカウントアップされていく。そして、
カウント値Ｃが第１比較値Ａ（時間Ｔ3 に相当する値）
に到達すると、第１比較器１１の全てのＥＯＲゲート２
７ 1 〜２７n の出力が「０」となり、かつ、第１指定ビ
ット情報Ｂａがオール「１」にセットされているから、
第１比較器１１の全てのアンドゲート２８1 〜２８ n の
出力に「０」が揃い、その結果、第１比較器１１のｎ入
力ノアゲート２９の出力が「１」となって、図１０
（ｂ）に示す主パルスの立上りを指示するＨレベルの遷
移タイミング決定信号Ｔｍａが取り出される。
と、カウンタ１０のカウント値Ｃがゼロにリセットさ
れ、その後、基本クロックＣＬＫが入力する度に、カウ
ント値Ｃが逐次にカウントアップされていく。そして、
カウント値Ｃが第１比較値Ａ（時間Ｔ3 に相当する値）
に到達すると、第１比較器１１の全てのＥＯＲゲート２
７ 1 〜２７n の出力が「０」となり、かつ、第１指定ビ
ット情報Ｂａがオール「１」にセットされているから、
第１比較器１１の全てのアンドゲート２８1 〜２８ n の
出力に「０」が揃い、その結果、第１比較器１１のｎ入
力ノアゲート２９の出力が「１」となって、図１０
（ｂ）に示す主パルスの立上りを指示するＨレベルの遷
移タイミング決定信号Ｔｍａが取り出される。
【００２４】そしてまた、カウント値Ｃが第２比較値Ｂ
（時間Ｔ3 ＋Ｔ4 に相当する値）に到達すると、第２比
較器１２の全てのＥＯＲゲート（図示を略しているので
第１比較器１１のＥＯＲゲート２７1 〜２７n を参照）
の出力が「０」となり、かつ、第２指定ビット情報Ｂｂ
がオール「１」にセットされているから、第２比較器１
２の全てのアンドゲート（図示を略しているので第１比
較器１１のアンドゲート２８1 〜２８n を参照）の出力
に「０」が揃い、その結果、第２比較器１２のｎ入力ノ
アゲート（図示を略しているので第１比較器１１のｎ入
力ノアゲート２９を参照）の出力が「１」となって、図
１０（ｂ）に示す主パルスの立ち下がりを指示するＨレ
ベルの遷移タイミング決定信号Ｔｍｂが取り出される。
（時間Ｔ3 ＋Ｔ4 に相当する値）に到達すると、第２比
較器１２の全てのＥＯＲゲート（図示を略しているので
第１比較器１１のＥＯＲゲート２７1 〜２７n を参照）
の出力が「０」となり、かつ、第２指定ビット情報Ｂｂ
がオール「１」にセットされているから、第２比較器１
２の全てのアンドゲート（図示を略しているので第１比
較器１１のアンドゲート２８1 〜２８n を参照）の出力
に「０」が揃い、その結果、第２比較器１２のｎ入力ノ
アゲート（図示を略しているので第１比較器１１のｎ入
力ノアゲート２９を参照）の出力が「１」となって、図
１０（ｂ）に示す主パルスの立ち下がりを指示するＨレ
ベルの遷移タイミング決定信号Ｔｍｂが取り出される。
【００２５】このように、主パルスの生成時において
は、第１指定ビット情報Ｂａと第２指定ビット情報Ｂｂ
を共にオール「１」とすることにより、冒頭の従来例と
同様に、カウント値Ｃと第１比較値Ａ（第２比較値Ｂ）
の全ビットの一致判定結果、すなわち全てのＥＯＲゲー
ト２７1 〜２７n の出力に基づいて、遷移タイミング信
号Ｔｍａ（Ｔｍｂ）を発生できる。
は、第１指定ビット情報Ｂａと第２指定ビット情報Ｂｂ
を共にオール「１」とすることにより、冒頭の従来例と
同様に、カウント値Ｃと第１比較値Ａ（第２比較値Ｂ）
の全ビットの一致判定結果、すなわち全てのＥＯＲゲー
ト２７1 〜２７n の出力に基づいて、遷移タイミング信
号Ｔｍａ（Ｔｍｂ）を発生できる。
【００２６】本実施例では、これに加え、第１指定ビッ
ト情報Ｂａと第２指定ビット情報Ｂｂに任意の値をセッ
トすることにより、第１比較値Ａと第２比較値Ｂの値を
書き換えることなく、主パルスの後に続けて副パルスを
出力できるという波形制御を行うことができる。図７
は、第１比較制御レジスタ１５の内容（第１指定ビット
情報Ｂａ）、第２比較制御レジスタ１６の内容（第２指
定ビット情報Ｂｂ）、第１比較レジスタ１３の内容（第
１比較値Ａ）及び第２比較レジスタ１４の内容（第２比
較値Ｂ）を示す例である。ここでは、多ビットデータの
下位６ビット分を代表的に示している。第１指定ビット
情報Ｂａと第２指定ビット情報Ｂｂは、何れも下位の２
ビットが「１」であり、これは、ビット０とビット１が
指定ビットであることを表している。また、第１比較値
Ａは少なくとも下位の６ビット分がオールゼロを有する
値、第２比較値Ｂは少なくとも下位の６ビットのうち最
下位のビットが「１」である値である。なお、これらの
各値は、あくまでも説明のための便宜値であり、例えば
図１０（ｂ）に示すダブルパルス信号とは対応していな
い。
ト情報Ｂａと第２指定ビット情報Ｂｂに任意の値をセッ
トすることにより、第１比較値Ａと第２比較値Ｂの値を
書き換えることなく、主パルスの後に続けて副パルスを
出力できるという波形制御を行うことができる。図７
は、第１比較制御レジスタ１５の内容（第１指定ビット
情報Ｂａ）、第２比較制御レジスタ１６の内容（第２指
定ビット情報Ｂｂ）、第１比較レジスタ１３の内容（第
１比較値Ａ）及び第２比較レジスタ１４の内容（第２比
較値Ｂ）を示す例である。ここでは、多ビットデータの
下位６ビット分を代表的に示している。第１指定ビット
情報Ｂａと第２指定ビット情報Ｂｂは、何れも下位の２
ビットが「１」であり、これは、ビット０とビット１が
指定ビットであることを表している。また、第１比較値
Ａは少なくとも下位の６ビット分がオールゼロを有する
値、第２比較値Ｂは少なくとも下位の６ビットのうち最
下位のビットが「１」である値である。なお、これらの
各値は、あくまでも説明のための便宜値であり、例えば
図１０（ｂ）に示すダブルパルス信号とは対応していな
い。
【００２７】図８はカウント値Ｃと出力波形の関係図で
ある。但し、カウント値Ｃは、指定ビットに対応させて
下位の２ビット分のみを記載している。これによれば、
カウント値Ｃの下位２ビットが「００」のときは、第１
比較値Ａの下位２ビット「００」と一致するので、第１
比較器１１から遷移信号Ｔｍａが出力され、また、カウ
ント値Ｃの下位２ビットが「０１」のときは、第２比較
値Ｂの下位２ビット「０１」と一致するので、第２比較
器１２から遷移信号Ｔｍｂが出力される。従って、あら
かじめ、出力制御レジスタ１８のＯＣ１１を「１」、Ｏ
Ｃ１０を「０」、ＯＣ０１を「０」、ＯＣ００を「１」
にセットしておけば（図６参照）、信号Ｔｍｂの出力時
点でＨレベルに遷移し、かつ、信号Ｔｍａの出力時点で
Ｌレベルに遷移するような出力パルス信号を生成するこ
とができる。
ある。但し、カウント値Ｃは、指定ビットに対応させて
下位の２ビット分のみを記載している。これによれば、
カウント値Ｃの下位２ビットが「００」のときは、第１
比較値Ａの下位２ビット「００」と一致するので、第１
比較器１１から遷移信号Ｔｍａが出力され、また、カウ
ント値Ｃの下位２ビットが「０１」のときは、第２比較
値Ｂの下位２ビット「０１」と一致するので、第２比較
器１２から遷移信号Ｔｍｂが出力される。従って、あら
かじめ、出力制御レジスタ１８のＯＣ１１を「１」、Ｏ
Ｃ１０を「０」、ＯＣ０１を「０」、ＯＣ００を「１」
にセットしておけば（図６参照）、信号Ｔｍｂの出力時
点でＨレベルに遷移し、かつ、信号Ｔｍａの出力時点で
Ｌレベルに遷移するような出力パルス信号を生成するこ
とができる。
【００２８】以上のように、本実施例では、カウント値
Ｃと第１比較値Ａ（第２比較値Ｂ）とをビット毎に一致
判定し、そのビット毎の判定結果のうち、第１指定ビッ
ト情報Ｂａ（第２指定ビット情報Ｂｂ）で指定された１
つ又は複数ビットの判定結果に基づいて、出力波形の遷
移タイミングを決定するようにしたので、例えば、図１
０（ｂ）に示すような複雑なパルス信号を生成する際の
第１比較値Ａと第２比較値Ｂの書き換え動作を不要にす
ることができ、ＣＰＵの負担を軽くすることができる。
勿論、第１指定ビット情報Ｂａと第２指定ビット情報Ｂ
ｂをセットするのにＣＰＵの介在を否めないが、冒頭の
従来例では、主パルスと副パルスのそれぞれ、すなわち
クリア信号ＣＬＲの周期内に２回も第１比較値Ａと第２
比較値Ｂの書き換えが必要となるのに比べ、１／２の介
在であり、ＣＰＵの負担は明らかに軽い。
Ｃと第１比較値Ａ（第２比較値Ｂ）とをビット毎に一致
判定し、そのビット毎の判定結果のうち、第１指定ビッ
ト情報Ｂａ（第２指定ビット情報Ｂｂ）で指定された１
つ又は複数ビットの判定結果に基づいて、出力波形の遷
移タイミングを決定するようにしたので、例えば、図１
０（ｂ）に示すような複雑なパルス信号を生成する際の
第１比較値Ａと第２比較値Ｂの書き換え動作を不要にす
ることができ、ＣＰＵの負担を軽くすることができる。
勿論、第１指定ビット情報Ｂａと第２指定ビット情報Ｂ
ｂをセットするのにＣＰＵの介在を否めないが、冒頭の
従来例では、主パルスと副パルスのそれぞれ、すなわち
クリア信号ＣＬＲの周期内に２回も第１比較値Ａと第２
比較値Ｂの書き換えが必要となるのに比べ、１／２の介
在であり、ＣＰＵの負担は明らかに軽い。
【００２９】
【発明の効果】本発明によれば、カウント値の各ビット
と任意の比較値の各ビットとを比較してビット毎の一致
を判定し、ビット毎の判定結果のうち、指定された１つ
又は複数ビットの判定結果に基づいて出力波形の遷移タ
イミングを決定するように構成したので、複雑なパルス
信号を生成する際の比較値の書き換え操作回数を減少で
き、ＣＰＵの負担を軽くすることができるという特有の
効果が得られる。
と任意の比較値の各ビットとを比較してビット毎の一致
を判定し、ビット毎の判定結果のうち、指定された１つ
又は複数ビットの判定結果に基づいて出力波形の遷移タ
イミングを決定するように構成したので、複雑なパルス
信号を生成する際の比較値の書き換え操作回数を減少で
き、ＣＰＵの負担を軽くすることができるという特有の
効果が得られる。
【図１】本発明の原理図である。
【図２】一実施例のブロック構成図である。
【図３】一実施例のレジスタの構成図である。
【図４】一実施例の比較器の構成図である。
【図５】一実施例の出力制御回路の構成図である。
【図６】一実施例の出力制御レジスタのビット情報とデ
コード結果の対応図である。
コード結果の対応図である。
【図７】一実施例の指定ビット情報及び比較値の一例ビ
ットフォーマット図である。
ットフォーマット図である。
【図８】一実施例のカウント値と出力波形の対応図であ
る。
る。
【図９】従来例の概念構成図である。
【図１０】従来例の信号波形図である。
Ａ：第１比較値（比較値） Ｂ：第２比較値（比較値） Ｂａ：第１指定ビット情報（指定ビット情報） Ｂｂ：第２指定ビット情報（指定ビット情報） Ｃ：カウント値 ＣＬＫ：基本クロック １０：カウンタ（カウント手段） １１：第１比較器（判定手段、遷移タイミング決定手
段） １２：第２比較器（判定手段、遷移タイミング決定手
段） １３：第１比較レジスタ（比較値保持手段） １４：第２比較レジスタ（比較値保持手段） １５：第１比較制御レジスタ（指定ビット情報保持手
段） １６：第２比較制御レジスタ（指定ビット情報保持手
段）
段） １２：第２比較器（判定手段、遷移タイミング決定手
段） １３：第１比較レジスタ（比較値保持手段） １４：第２比較レジスタ（比較値保持手段） １５：第１比較制御レジスタ（指定ビット情報保持手
段） １６：第２比較制御レジスタ（指定ビット情報保持手
段）
Claims (1)
- 【請求項１】基本クロックをカウントして複数ビットの
カウント値を出力するカウント手段と、 該カウント値の各ビットと任意の比較値の各ビットとを
比較してビット毎の一致を判定する判定手段と、 該判定手段によるビット毎の判定結果のうち、指定され
た１つ又は複数ビットの判定結果に基づいて出力波形の
遷移タイミングを決定する遷移タイミング決定手段と、 前記判定手段に与えるための比較値を書き換え可能に保
持する比較値保持手段と、 前記遷移タイミング決定手段に与えるための指定ビット
情報を書き換え可能に保持する指定ビット情報保持手段
と、を備えたことを特徴とするパルス波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320513A JPH06168048A (ja) | 1992-11-30 | 1992-11-30 | パルス波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320513A JPH06168048A (ja) | 1992-11-30 | 1992-11-30 | パルス波形生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168048A true JPH06168048A (ja) | 1994-06-14 |
Family
ID=18122290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320513A Withdrawn JPH06168048A (ja) | 1992-11-30 | 1992-11-30 | パルス波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
| JP2008035586A (ja) * | 2006-07-26 | 2008-02-14 | Sanyo Electric Co Ltd | 駆動波発生回路 |
| JP2008035587A (ja) * | 2006-07-26 | 2008-02-14 | Sanyo Electric Co Ltd | 駆動波発生回路 |
| JP2013240220A (ja) * | 2012-05-16 | 2013-11-28 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
-
1992
- 1992-11-30 JP JP4320513A patent/JPH06168048A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
| JP2008035586A (ja) * | 2006-07-26 | 2008-02-14 | Sanyo Electric Co Ltd | 駆動波発生回路 |
| JP2008035587A (ja) * | 2006-07-26 | 2008-02-14 | Sanyo Electric Co Ltd | 駆動波発生回路 |
| JP2013240220A (ja) * | 2012-05-16 | 2013-11-28 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |