JP2560068B2 - タイマ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理技術さらには出力パルス波形の制御
技術に関し、例えばマイクロコンピュータに内蔵される
タイマ回路に適用して有効な技術に関するものである。

〔従来技術〕

中央処理装置もしくはプロセッサを中心に所望の周辺
回路の内蔵して成る所謂シングルチップマイクロコンピ
ュータなどにはタイマ回路を含むものがある。

従来このようなタイマは、比較値レジスタと、クロッ
ク信号を計数するカウンタと上記比較値レジスタの設定
値とカウンタの計数値とを比較する比較器とを有し、カ
ウンタのリセットと同時に出力パルスを初期レベルに設
定しておき、このカウンタの計数値が比較値レジスタの
値に一致するときカウンタをクリアすると共に出力パル
スを反転させる。また、カウンタの値と比較値レジスタ
の値が一致したとき中央処理装置への割込みを発生して
比較値レジスタの設定値の変更などを指示することがで
きる。このようにして所望のパルス幅を有する信号を形
成することができる。

尚、タイマについて記載された文献の例としては昭和
60年９月に日立製作所発行の「日立マイクロコンピュー
タデータブック.8ビットシングルチップ」P165〜P166が
ある。

〔発明が解決しようとする課題〕

しかしながら、従来のタイマ回路のように、比較値レ
ジスタと比較器を１組しか有しておらず、比較器の一致
出力に基づいて割込みや出力パルスの変化などを全て制
御する構成では、出力パルスの変化タイミングがカウン
タのセット及びリセットタイミングに規律されるため、
単純なパルス波形しか得ることができない。しかも、出
力パルスの変化と異なるタイミングで中央処理装置への
割込みを発生することができないため、比較値レジスタ
とカウンタの値が一致したときには中央処理装置の実行
すべき処理が多数重なり、比較値レジスタの内容変更な
どの処理を行う時間的余裕が少なくなる。

本発明の目的は、複雑なパルス波形を得ることがで
き、さらにはカウンタのリセットや外部に対する割込み
などのタイミング設定の自由度を高めることができ、も
って高機能化を実現することができるタイマ回路を提供
することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、クロック信号を計数するカウンタに対し、
比較値を任意に設定可能なレジスタと、レジスタの比較
値と上記カウンタの計数値とを比較する比較器とを複数
設けると共に、条件設定手段によって指示される出力制
御条件に従い上記比較器から出力される信号の変化タイ
ミングに基づいて信号の出力制御を行う出力制御手段を
設けてタイマ回路を構成する。

このとき、出力制御手段には、複数の比較器から出力
される信号の変化タイミングが一致するときそれら個々
の信号変化に対応して割り付けられる出力制御条件に対
して優先順位を与えるための優先制御論理を含めること
ができる。

また、カウンタは、順次キャリーを伝達しながらクロ
ック信号を計数するリップル計数機能を持ち、前段ビッ
トの出力に基づいて次段ビットにキャリーを伝達するた
めのゲートを順次直列接続して成る伝達ゲート回路を複
数ビット単位で分割形成し、次段の伝達ゲート回路にお
ける初段ゲートの制御を前段の伝達ゲート回路に対応す
るキャリー・ルック・アヘッド回路の出力によって行う
ように構成することができる。

そして、リセット入力端子を有し、制御条件設定手段
によって指示されるリセット制御条件に従ってそのリセ
ット端子から供給される信号又は上記比較器から出力さ
れる信号の変化タイミングに基づいて、上記カウンタの
クリア制御を行うクリア制御回路を追加したり、さらに
は、外部クロック入力端子を有し、制御条件設定手段に
よって指示されるクロック選択制御条件に従って内部ク
ロック信号又は上記外部クロック入力端子から供給され
る外部クロック信号の１つの選択的に上記カウンタに供
給制御するクロック制御回路を追加することができる。

〔作 用〕

上記した手段によれば、複数の比較器からの一致出力
のうち任意の信号で出力パルスのレベル切り換えを行っ
たり、出力パルスのレベル切り換えタイミングと外部に
対する割込み発生タイミングとを相違させたりすること
ができ、これにより複雑なパルス出力を得ることができ
ると共に、カウンタのリセットや割込みタイミングの設
定が自由になって、タイマの高機能化を達成する。

比較器の出力信号変化タイミングが一致してタイマ出
力を規定する出力制御条件が競合する場合に、このとき
のタイマ出力に反映される出力制御条件は出力制御手段
の優先制御論理によって一義的に決定されることによ
り、出力制御条件の競合によってタイマ出力が乱れたり
不所望に変化されたりするという不確定性を完全に取り
除いてタイマ機能の信頼性向上を達成するものである。

カウンタを、キャリー・ルック・アヘッド機能を持つ
リップル計数型にすると、タイマの高機能化に従ってカ
ウンタのビット数増大が要求されても計数動作速度の低
下を招かずにそのような要求に対処可能なタイマ回路の
高機能化を達成するものである。

クリア制御回路はカウンタの対するクリア動作の多機
能化を実現することにより、出力パルスの周期設定が自
由になり、この点においてタイマ回路の高機能化を達成
する。

クロック制御回路のクロック選択機能により、同様に
出力パルスの周期設定が自由になり、この点においても
タイマ回路の高機能化を達成するものである。

〔実施例〕

第１図は本発明の一実施例であるタイマ回路のブロッ
ク図である。同図に示されるタイマ回路は、特に制限さ
れないが、所謂シングルチップマイクロコンピュータに
周辺回路として内蔵される。

第１図において１は図示しないCPU（セントラル・プ
ロセッシング・ユニット）の内部クロック又は外部クロ
ックをタイマカウントクロックTCKとして計数する例え
ば８ビットのタイマカウンタであり、2a,2bは上記タイ
マカウンタ１の計数値と比較される値を任意に設定する
ための比較値レジスタである、3aは比較値レジスタ2aに
設定された比較値とタイマカウンタ１の計数値とを常時
比較して、これが一致したときに一致信号▲▼を
アサートする比較器であり、また、3bは、同様に比較値
レジスタ2bに設定された比較値とタイマカウンタ１の計
数値とを常時比較して、これが一致したときに一致信号
▲▼をアサートする比較器である。

上記タイマカウンタ１は当該モジュール内部のバス４
に接続されており、このバス４はインタフェース５を介
して図示しないCPUにつながる内部バス６に結合され
る。タイマカウンタ１はこのインタフェース５を介して
CPUのアクセスを受けることにより、計数値の任意読み
出しや任意値を書き込み可能にされている。

上記比較値レジスタ2a,2bはモジュール内バス４に接
続され、図示しないCPUによって任意の値を設定した
り、その設定値をいつでも読み出せるようになってい
る。

上記比較器3a,3bから出力される一致信号▲
▼，▲▼はコントロールステータレジスタ７のカ
ウンタマッチフラグCMFA,CMFBに供給され、一致信号▲
▼，▲▼がアサートされることに呼応して
カウンタマッチフラグCMFA,CMFBは夫々「１」にセット
される。また、タイマカウンタ１がオーバフローを生ず
ると、コントロールステータレジスタ７のオーバフロー
フラグOVFに「１」がセットされる。

上記フラグCMFA,CMFB,OVFに「１」がセットされる
と、図示しないCPUに対する割り込み信号▲
▼，▲▼，▲▼が形成可能とされるが、
本実施例では、コントロールステータスレジスタ７とは
別に設けられた８ビットのコントロールレジスタ８にそ
れらの割込みをイネーブルにするかディスイネーブルに
するかを意味するフラグCMiAE,CMiBE,OViEが設定される
ようになっていて、このフラグの設定状態に応じて上記
割込み信号▲▼，▲▼，▲▼に
よる割込みを発生するか否かが決定される。このため、
対を成す両方のフラグからの出力を入力とするゲート回
路14,15,16が設けられ、フラグCMiAE,CMiBE,OViEとフラ
グCMFA,CMFB,OVFが共に「１」の条件を満たすときにの
み割込み信号▲▼，▲▼，▲▼
がアサートされて図示しないCPUに割込みが発生され
る。尚、上記フラグCMiAE,CMiBE,OViEなどの状態をCPU
が自由に設定できるようにするため、コントロールレジ
スタ８は上記モジュール内バス４に接続されている。同
様にコントロールステータスレジスタ７もモジュール内
バス４に接続されている。

上記コントロールレジスタ８には、タイマカウンタ１
へ供給されるタイマカウントクロックTCKの種類を指定
するための制御ビットCKS0,CKS1,CKS2が設けられ、その
状態を示す信号がクロック選択回路10に供給される。こ
れら制御ビットの組合せに応じてCPU内部のクロックφ/
8,φ/64,φ/1024又はクロック入力用外部端子17に入力
される外部クロック信号▲▼の何れか１つを選
択してタイマカウンタ１に供給したり、全部のクロック
を遮断できるようにされている。

コントロールレジスタ８には、タイマカウンタ１のク
リア信号を選択するための制御ビットCCLR0,CCLR1が設
けられており、これら制御ビットに応ずる信号はクリア
制御回路11に供給される。クリア制御回路11には、上記
比較器3a,3bから出力される一致信号▲▼，▲
▼と共に外部からタイマをリセットできるようにす
るために設けられたタイマリセット入力端子18からの外
部リセット信号▲▼が入力される。このクリア
制御回路11は、コントロールレジスタ８の制御ビットCC
LR0,CCLR1の組合せに応じて、一致信号▲▼，▲
▼又は外部リセット信号▲▼の何れによ
ってタイマカウンタ１をクリアするかあるいは何れの信
号が入力されてもクリアしないかを制御するクリア信号
▲▼をタイマカウンタ１に出力する。

上記コントロールステータスレジスタ７には、タイマ
出力端子19から出力されるタイマ出力信号TMoの状態を
決定するための制御ビットOS0,OS1,OS2,OS3が設けられ
ている。これらの制御ビットは、２つの比較器3a,3bの
夫々の一致信号▲▼，▲▼に対応して夫々
制御ビットOS0及びOS1、そしてOS2及びOS3が２ビットづ
つ対を成し、夫々４つの出力状態を決定するようになっ
ている。これら制御ビットOS0〜OS3と比較器3a,3bの一
致出力▲▼，▲▼は出力制御回路12に供給
される。

出力制御回路12は、一致信号▲▼（▲
▼）がアサートされたとき、制御ビットOS0及びOS1（OS
2及びOS3）の４通りの組合せに応じて、タイマ出力信号
TMoパルスをハイレベルに変化させるか、ローレベルに
変化させるか、一致信号がアサートされる度にハイレベ
ルとローレベルを交互に繰り返すか（トグル出力）、又
は出力パルスを変化させないでそのまま維持するかを決
定して、タイマ出力信号TMoのパルス幅、周期、レベル
変化タイミングなどを制御する。

本実施例のタイマ回路においては、第２図に示される
ように、ある外部信号（クロック）ａを基準として、あ
る信号ａのパルス上変化から任意の時間T₁遅れて所望の
パルス幅T₂を有するタイマ出力信号TMoを出力し得るよ
うな制御を行うことができる。

即ちこの場合、予め比較値レジスタ2aに上記遅れ時間
T₁に相当するカウント値n₁を、また比較値レジスタ2bに
は遅れ時間T₁にパルス幅T₂を加えた時間（T₁＋T₂）に相
当するカウント値n₂を設定する。コントロールステータ
スレジスタ７の制御ビットOS0〜OS3には比較器3aからの
一致信号▲▼がアサートされたときに出力をハイ
レベルに変化させ、また、比較器3bからの一致信号▲
▼がアサートされたときに出力をローレベルに変化
させるような組合せ状態を設定しておく。コントロール
レジスタ８の制御ビットCCLR0,CCLR1は外部端子18から
供給されるタイマリセット信号▲▼によりタイ
マカウンタ１をクリアさせる状態を設定しておく。した
がって、このタイマリセット信号▲▼が上記外
部クロックａ（周期T₀）に対応されることになる。ま
た、クロック選択回路10は制御ビットCKS0〜CKS2に従っ
て選択されるタイマカウントクロックTCKをタイマカウ
ンタ１に供給する。但し、フラグCMiAE,CMiBEは「０」
とする。

このような条件の下で外部クロックａの変化に呼応し
てクリア信号▲▼がアサートされると、タイマカ
ウンタ１はクリア状態から計数動作を開始し、時刻t₁に
この計数値が比較値レジスタ2aの設定値n₁に一致する
と、比較器3aの一致信号▲▼がアサートされ、タ
イマ出力TMoがハイレベルに変化される。さらにタイマ
カウンタ１は計数動作を継続し、次にその計数値が時刻
t₂に比較値レジスタ2bの設定値n₂に一致すると、比較器
3bの一致出力▲▼がアサートされ、これに呼応し
てタイマ出力信号TMoはローレベルに反転される。その
後タイマカウンタ１は計数動作を続け、次に外部クロッ
クａが変化されてクリア信号▲▼がアサートされ
ると再びタイマカウンタ１をクリアして上記動作を繰り
返す。

これによってタイマ回路は、周期T₀の外部クロックａ
の変化から任意時間T₁だけ遅れてパルス幅T₂を有する任
意のパルス信号を形成することができる。

本実施例のタイマ回路において、コントロールステー
タスレジスタ８のフラグCMiAEを「０」に、そしてフラ
グCMiBEを「１」に設定し、比較器3aの一致信号▲
▼をタイマ出力信号TMoのトグル出力変化タイミング
に利用すると共に、比較器3bの一致信号▲▼を割
込み信号▲▼のアサートタイミング生成に利用
すると、例えば第３図に示されるように、比較器3aの一
致信号▲▼がアサートされることに呼応して時刻
t₁にタイマ出力信号TMoがローレベルに反転された後に
所定時間T₂だけ遅れて時刻t₂に割込み信号▲▼
によって図示しないCPUに割込み指示が与えられる。

さらにタイマ回路は、外部クロック入力信号▲
▼のクロックパルススーヲタイマカウンタ１で計数
し、それが所定値になったときに割込みを発生させると
いうような外部クロックに対する計数機能、さらには外
部タイマリセット信号▲▼に基づくタイマカウ
ンタ１のクリア機能により当該外部タイマリセット信号
▲▼パルスの一周期に応ずる期間にタイマカウ
ンタ１で内部クロックを計数して当該計数値を図示しな
いCPUに読み取らせて当該リセット信号▲▼パ
ルスの幅を測定させる動作などを行わせることもでき
る。

次にタイマ回路の上記各種内部ブロックの一例を詳細
に説明する。

第４図はタイマカウンタ１の一例を示す回路図であ
る。このタイマカウンタ１は、８ビットのカウンタ部2
0、下位４ビットのキャリー・ルック・アヘッド付きの
キャリー回路部30、カウンタ部20のオバーフロー検出部
40から構成されるリップル計数型とされる。

カウンタ部20の各ビットは相互に同一の構成とされ、
ノア（NOR）ゲート23、クロックドインバータ24、イク
スクルッシブノアゲート（ENOR）25、及びクロックドイ
ンバータ26によって形成される帰還ループにデータを保
持する。保持されているデータはクロックドインバータ
27を介してモジュール内バス４を構成する信号線MDB0〜
MDB7に供給可能とされ、また、信号線MDB0〜MDB7から供
給されるデータはクロックドインバータ28を介して取り
込み可能とされる。信号線MDB0〜MDB7からのデータの書
き込みはタイマカウンタライト信号▲▼によって
制御され、信号線MDB0〜MDB7へのデータの読み出しはタ
イマカウンタリード信号▲▼によって制御され
る。各ビットに保持される情報はノアゲート23の一方の
入力端子に供給されるクリア信号▲▼がアサート
されることで一括してクリア可能とされる。スタンバイ
信号▲▼は本実施例のタイマ回路を含むシング
ルチップマイクロコンピュータのスタンバイモード即ち
低消費電力モードにおいて内部回路素子がフローティン
グ状態にならないように強制する。なお、第４図におい
て▲▼，▲▼は内部動作タイミングを規定
するためのタイミングクロックであり、上記スタンバイ
信号▲▼さらには後述のシステムのリセット信
号▲▼と共に必要に応じてその他の回路ブロック
にも供給されている。

キャリー回路部30は順次キャリーを伝達しながらクロ
ック信号を計数するリップル計数機能を達成するための
ものであり、前段ビットの出力に基づいて次段ビットに
キャリーを伝達するためのゲートG1〜G4,ゲートG5〜G8
を順次直列接続して成る１対の伝達ゲート回路31,32を
下位４ビット分及び上位４ビット分で分割形成し、上位
段の伝達ゲート回路32における初段ゲートG5の制御を下
位段の伝達ゲート回路31に対応する下位４ビットのキャ
リー・ルック・アヘッド回路33の出力によって行うよう
にされて成る。

伝達ゲート回路31,32を構成する直列接続されたゲー
トG1〜G4,ゲートG5〜G8は例えばＮチャンネル型MOSFET
によって構成され、タイミングクロックCK2に連動して
アサートされるプリチャージ信号PCGによってスイッチ
制御されるＰチャンネル型プリチャージMOSFET Q1を介
して予め夫々のゲートG1〜G8のドレイン電極が電源電圧
Vddレベルにプリチャージされる。カウントクロクTCKの
入力によりタイマカウンタ１の計数動作が開始される
と、プリチャージ信号PCGはネゲートされ、これに応じ
てオン状態にスイッチ制御されるＮチャンネル型ディス
チャージMOSFETQ2を介して、ゲートG1〜G4,ゲートG5〜G
8のドレイン電極はそのスイッチ状態に応じて順番にデ
ィスチャージされ、このディスチャージによってキャリ
ーを上位ビットに伝達していく。

キャリー・ルック・アヘッド回路33は下位４ビットの
カウタ出力TC0〜TC3を４入力とするナンド論理を構成
し、キャリーが最下位から４ビット目に伝達されたとこ
ろで次のカウントクロックTCKの変化に同期して第５ビ
ット目にキャリーを伝達する。したがって、キャリーを
一連に順次下位から上位に伝達する単なるリップルカウ
ンタに比べ、キャリーの伝達が高速化されて、計数応差
の高速化を達成するものである。

オバーフロー検出部40は８ビットのカウタ出力TC0〜T
C7を８入力とするナンド論理を構成し、最上位までキャ
リーが伝達されるのを検出してオーバーフロー検出信号
▲▼をアサートする。このオーバーフロー検出信号
▲▼はカウンタクロックTCKの反転信号とノア論理
が採られ、タイミングクロック▼でその出力タイ
ミングが制御されてオーバフローパルスOVERがアサート
されるようになっている。

第５図は第４図のタイマカウンタ１の代表的な動作タ
イミングを示す。

カウンタ出力TC0,▲▼〜TC7,▲▼はカウ
ントクロックTCKのパルス毎に１つづつ更新される。タ
イマカウンタ１のカウンタ部20が＄FFになると、オーバ
フロー検出信号▲▼がアサートされ、その後カウン
タ出力が＄FFから＄00に変化されるタイミングをもって
オーバフローパルスOVERがアサートされる。

なお、第５図のように本実施例における各種タイミン
グチャートにおける全ての信号は便宜上ハイレベルをイ
ネーブルレベル即ちアサートレベルとするトゥルー信号
として示されるが、各回路図やブロック図に示される▲
▼や▲▼などのようなローレベルをイネーブ
ルレベルとするバー信号に関しては、タイミングチャー
トに便宜的に示されるトゥルー信号のレベルを反転させ
た信号レベルが実際の回路論理に適合した信号レベルと
される。

第６図は比較値レジスタ2a及び比較器3aの一例を示す
回路図である。

比較値レジスタ2aの各ビットは相互に同一に構成さ
れ、例えばナンド（NAND）ゲート50とクロックドリンバ
ータ51によって構成される帰還ループに情報を保持す
る。これに保持されたデータはクロックドインバータ53
を介してモジュール内バス４を構成する信号線MDB0〜MD
B7に供給可能とされ、また、信号線MDB0〜MDB7から供給
されるデータはクロックドインバータ54を介して採り込
み可能とされる。信号線MDB0〜MDB7からのデータの書き
込みはレジスタライト信号▲▼によって制御さ
れ、信号線MDB0〜MDB7へのあデータの読み出しはレジス
タリード信号▲▼によって制御される。各ビッ
トに保持されているデータは２入力ナンドゲート50の一
方の入力端子に供給されるリセット信号▲▼がア
サートされることで一括にクリア可能とされる。

比較器3aは、比較値レジスタ2aのレジスタ出力COA0,
▲▼〜COA7,▲▼とタイマカウンタ１
の出力TC0,▲▼〜TC7,▲▼とをビット対応
で夫々比較するイクスクルッシブノアゲート55を備え、
上位及び下位４ビットづつを単位として一致信号▲
▼，▲▼を得るようになっていて、両信号▲
▼，▲▼は２入力ノアゲート56に供給される。この
ノアゲート56の出力は、これと共にカウントクロックTC
K及びレジスタライト信号▲▼が供給される３
入力ナンドゲート58により、カウントクロックTCKのパ
ルス幅に波形成型され、且つ、比較値レジスタ2aの書き
込み動作期間中はディスイネーブルにされて、一致信号
▲▼に変化され、さらに、タイミングクロック▲
▼によって出力タイミングが規定されて上記一致信
号▲▼とされる。尚、比較器3aはその比較動作開
始前に内部の所定ノードがプリチャージ信号PCGによっ
て予め電源電圧Vddレベルにプリチャージされる。

例えば比較値レジスタ2aの設定値が＄FEのとき、一致
信号▲▼及び▲▼のアサートタイミングは第
５図に示されるように、タイマカウンタ１の計数値が＄
FEから＄FFにカウントアップされるタイミングで一致信
号▲▼がアサートされ、次いでタイミングクロック
▲▼のパルス変化に同期して一致信号▲▼
がアサートされる。

尚、比較値レジスタ2b及び比較器3bも第６図と同様に
構成することができる。

第７図はコントロールステータスレジスタ７及びコン
トロールレジスタ８の一例を示す回路図である。

コントロールレジスタ８の各ビットは相互に同じ構成
とされ、例えばノアゲート60とクロックドインバータ61
によって構成される帰還ループに情報を保持する。これ
に保持されたデータはクロックドインバータ62を介して
モジュール内バス４を構成する信号線MDB0〜MDB7に供給
可能とされ、また、信号線MDB0〜MDB7から供給されるデ
ータはクロックドインバータ63を介して採り込み可能と
される。信号線MDB0〜MDB7からのデータの書き込みはコ
ントロールレジスタライト信号▲▼によって制御
され、信号線MDB0〜MDB7へのデータの読み出しはコント
ロールレジスタリード信号▲▼によって制御され
る。各ビットに保持されているデータは２入力ノアゲー
ト60の一方の入力端子に供給されるリセット信号▲
▼がアサートされることで一括にクリア可能とされ
る。

コントロールステータスレジスタ７のうち制御ビット
OS0〜OS3を格納するための４ビットは上記同様に構成さ
れ、例えばノアゲート64とクロックドインバータ65によ
って構成される帰還ループに情報を保持する。これに保
持されたデータはクロックドインバータ66を介してモジ
ュール内バス４を構成する信号線MDB0〜MDB3に供給可能
とされ、また、信号線MDB0〜MDB3から供給されるデータ
はクロックドインバータ67を介して取り込み可能とされ
る。信号線MDB0〜MDB3からのデータの書き込みはコント
ロールステータスレジスタライト信号▲▼によっ
て制御され、信号線MDB0〜MDB3へのデータの読み出しは
コントロールステータスレジスタリード信号▲▼
によって制御される。各ビットに保持されているデータ
は２入力ノアゲート64の一方の入力端子に供給されるリ
セット信号RESがアサートされることで一括にクリア可
能とされる。

コントロールステータスレジスタ７のうちフラグOVF,
CMFA,CMFBに夫々対応される残り３ビットは、例えばセ
ット・リセット型フリップフロップ68を主体として、こ
れに保持されたデータはクロックドインバータ69を介し
てモジュール内バス４を構成する信号線MDB5〜MDB7にも
供給可能とされる。したがって、フラグOVF,CMFA,CMFB
の状態は信号線MDB5〜MDB7を介するデータの書き込みに
よって行われず、各セット・リセット型フリップフロッ
プ68のセット信号OVS,CMAS,CMBS及びリセット信号OVR,C
MAR,CMBRによって行われる。

第８図は上記３個のフリップフロップ68のセット・リ
セット制御を行うための回路図である。

第８図において70a,70b,70cは、夫々タイマカウンタ
１のオーバーフロー信号OVER,比較器3aから出力される
一致信号▲▼，比較器3bから出力される一致信号
▲▼のアサートに基づいてフリップフロップ68の
セット信号OVS,CMAS,CMBSをアサートするセット回路で
ある。

第８図において71a,71b,71cはフリップフロップ68の
リセット信号OVR,CMAR,CMBRを形成するリセット回路で
ある。これらリセット回路はその詳細が代表的に示され
るリセット回路71aと相互に同一の構成とされる。即
ち、オーバーフロー信号OVERがアサートされてフラグOV
Fが「１」にセットされた後、図示しないCPUがコントロ
ールステータスレジスタリード信号▲▼に基づい
て当該フラグOVFをリードすることによりテンポラリフ
リップフロップ72がセットされ、次いでCPUがフラグOVF
を「０」に書き換えるためにコントロールステータスレ
ジスタライト信号▲▼をアサートすると共に信号
線MDB5にビット「０」を供給する。この状態は３入力ノ
アゲート73で検出され、これに基づいてリセット信号OV
Rがアサートされるようになっている。このように所定
のレジスタに「０」を書き込むような命令の実行に基づ
いてリセット信号OVRをアサートするという論理を経る
ことにより、フラグOVFが誤ってリセットされる虞は皆
無に等しくされる。リセットのための論理は他の２つの
リセット回路71b,71cについても同様に適用されてい
る。尚、第８図において、74で示される回路部分は、外
部制御信号によって直接リセット信号をアサートするた
めの論理である。

第９図はオーバーフローフラグOVFについてのセット
・リセットタイミングを示すタイムチャートである。

タイマカウンタ１にオーバーフローが生ずると、タイ
ミングクロックCK2のパルス変化に同期して時刻t₀にオ
ーバーフローフラグOVFがセットされる。コントロール
ステータスレジスタリード信号▲▼がアサートさ
れると、これに従って時刻t₁にテンポラリフリップフロ
ップ72がセットされて、その出力▲▼にセット状
態のレベルが得られる。次に、コントロールステータス
レジスタライト信号▲▼がアサートされ、且つ、
信号線MDB5にローレベル即ち論理「０」のデータビット
が供給されることにより、時刻t₂にオーバーフローフラ
グOVFがリセットされると共に、テンポラリフリップフ
ロップ72がリセットされる。尚、他のフラグCMFA,CMFB
についても同様の手順でセット・リセット動作が行われ
る。

第10図は上記ゲート回路14,15,16の一例を示す回路図
である。各ゲート回路はその詳細が代表的に示されるゲ
ート回路16と相互に同一の構成とされる。即ち、タイミ
ングクロックCK2で入力タイミングが調整されたビットO
ViEの正転レベル信号とオーバーフローフラグOVFのナン
ド論理の結果がタイミングクロックCK2で出力タイミン
グ調整されて割込み信号▲▼を形成するようにな
っている。その他の回路も同様の論理を採って割込み信
号▲▼，▲▼を形成する。

第11図は上記クロック選択回路10の一例を示す回路図
である。

第11図に示されるクロック選択回路10は第12図に示さ
れるようにコントロールレジスタ８の３ビットCKS0〜CK
S2によって８種類のクロック選択状態を採り得るように
なっている。即ち、第11図において80は２ビットの制御
ビットCKS0,CKS1により３種類のクロックφ/8,φ/64,φ
/1024（特に制限されないが、何れもデューティは50
％）からいずれを選択するかを決定するためのクロック
セレクタであり、このクロックセレクタ80で選択された
クロックはエッジ検出器81でそのエッジが検出される。
エッジ検出器81は、立ち下がりエッジの検出に呼応して
タイマカウントクロックTCKを発生する。このタイマカ
ウントクロックTCKの発生タイミングの一例は第13図に
示される。

第11図において82は外部から供給される非同期クロッ
ク▲▼の同期化回路であり、タイミングクロッ
クCK1,CK2の周期に従って同期化を行う。同期化された
相補出力は動作エッジの選択回路83を経てタイマカウン
トクロックTCKとされる。例えば、立ち上がり／立ち下
がりエッジ動作を選択した場合におけるタイマカウント
クロックTCKの出力動作を第14図に従って説明すると、
外部から非同期クロックを同期化回路82が受け取ると、
その出力段のフリップフロップから得られる相補的な同
期出力f,はエッジ選択回路83を通り、立ち上がり及び
立ち下がりの両エッジでパルス変化するタイマカウント
クロックTCKとされる。

第15図は上記クリア制御回路11の一例を示す回路図で
ある。

第15図に示されるクリア制御回路11は第16図に示され
るようにコントロールレジスタ８の２ビットの制御ビッ
トCCLR0,CCLR1によってタイマカウンタ１に対する４種
類のクリア制御状態を取り得るようになっている。即
ち、このクリア制御回路11は２ビットCCLR0,CCLR1のレ
ベルの組合せに応じて、比較器3aの一致信号▲
▼，比較器3bの一致信号▲▼，外部リセット入力
信号▲▼をパルス化して得られる信号▲
▼の何れか１つを選択してクリア信号▲▼とする
クリアモード選択回路90を備える。外部リセット入力信
号▲▼は同期化回路91によってタイミングクロ
ックCK1,CK2に同期化され、これによって同期化された
相補出力はエッジ検出回路92に供給される。エッジ検出
回路92は、検出エッジから上記信号▲▼を生成し
てこれをクリアモード選択回路90に供給する。

第17図は比較回路3aから出力される一致信号▲
▼のアサートに応じてカウンタクリア信号▲▼を
アサートする場合のタイムチャートである。これによれ
ば、一致信号▲▼がアサートされることによりカ
ウンタクリア信号▲▼がアサートされると、タイ
マカウンタ１のカウント出力TC0〜TC7はそのときのカウ
ント値＄nnから＄00に戻される。

第18図は外部リセット信号▲▼によるクリア
動作を示すタイムチャートである。これによれば、外部
リセット信号▲▼が同期化されると共にエッジ
検出されて信号▲▼が生成されると、タイマカウ
ンタ１のカウト出力TC0〜TC7はそのときのカウント値＄
nnから＄00に戻される。

第19図は出力制御回路12の一例を示す回路図である。

この出力制御回路12において100はタイマ出力選択回
路であり、上記コントロールステータスレジスタ７の制
御ビットOS0とOS1のレベルの組合せによって比較器3aの
一致信号▲▼がアサートされた場合のタイマ出力
モードを基本的に決定すると共に、制御ビットOS2とOS3
のレベルの組合せに従って比較器3bの一致信号▲
▼がアサートされた場合のタイマ出力モードを基本的に
決定するためのモード選択論理101と、一致信号▲
▼，▲▼のアサートタイミングが一致する場合
に、制御ビットOS0とOS1のレベルの組合せによって決定
されるタイマ出力モードと制御ビットOS2とOS3のレベル
の組合せによつて決定されるタイマ出力モードとが相互
に異なる場合にタイマ出力モードの優先順位に従って当
該モードの競合を排して優先度の高い１つの動作モード
を選択可能とする優先制御論理102と、優先制御論理102
の出力をタイミングクロックCK2で同期出力調整して、
次段の出力ラッチ回路104のためのセットパルスＳ、リ
セットパルスR,トグルパルスＴを出力する出力論理103
とによって構成される。

ここで、セットパルスＳはその変化タイミングに比較
的短い期間だけハイレベルに変化するパルスであり、リ
セットパルスＲはその変化タイミングに比較的短い期間
だけローレベルに変化するパルスであり、トグルパルス
Ｔはハイレベルとローレベルをその変化タイミング毎に
交互に繰り返すパルスである。

第20図（Ａ）には一致信号▲▼がアサートされ
た場合において、制御ビットOS0,OS1のレベルの組合せ
に応じたタイマ出力選択回路100の出力対応が示され、
また、第20図（Ｂ）には一致信号▲▼がアサート
された場合において、制御ビットOS2,OS3のレベルの組
合せに応じたタイマ出力選択回路100の出力対応が示さ
れる。また、本実施例において優先制御論理102による
優先制御態様は特に制限されないが第21図に示される内
容とされる。第21図において優先順位１〜４はその数字
が小さいほど優先順位が高いものとされる。例えば一致
信号▲▼に関してはリセットパルスＲのアサート
がプログラムされ、また、一致信号▲▼に関して
はセットパルスＳのアサートがプログラムされていると
すると、両一致信号▲▼，▲▼のアサート
タイミングが同じ場合には優先度の高いセットパルスＳ
のアサートが選択される。

上記出力ラッチ回路104は、セット・リセット型フリ
ップフロップによって構成され、上記セットパルスS,リ
セットパルスR,トグルパルスＴの変化に従った状態に保
持してこれをタイマ出力信号TMoとして外部に出力す
る。尚、出力制御回路12には、本実施例のタイマ回路を
含むシングルチップマイクロコンピュータLSIの外部に
タイマ出力信号TMoを出力するかどうかを制御するため
の制御信号TMoEを形成する出力制御部105が含まれてい
る。

第22図は出力制御回路12の動作の一例を示すタイミン
グチャートである。

第22の動作は、例えば一致信号▲▼に関しては
セットパルスＳのアサートがプログラムされ、また、一
致信号▲▼に関してはリセットパルスＲのアサー
トがプログラムされている状態において、双方の一致信
号▲▼，▲▼のアサートタイミングが異な
る場合を一例としている。即ち、一致信号▲▼が
アサートされると、タイミングクロックCK2のパルス変
化に同期してセットパルスＳがアサートされ、これに従
って時刻t₁にタイマ出力信号TMoがハイレベルに変化さ
れる。次に一致信号▲▼がアサートされると、タ
イミングクロックCK2のパルス変化に同期してリセット
パルスＲがアサートされ、これに従って時刻t₂にタイマ
出力信号TMoがローレベルに反転される。そして、再び
一致信号▲▼がアサートされると、タイミングク
ロックCK2のパルス変化に同期してセットパルスＳがア
サートされ、これに従って時刻t₃にタイマ出力信号TMo
がハイレベルに変化される。

上記実施例によれば以下の作用効果を得るものであ
る。

（１）クロック信号を計数するタイマカウンタ１に対
し、比較値を任意に設定可能な比較値レジスタ2a,2b
と、このレジスタの比較値と上記タイマカウンタ１の計
数値とを比較する比較器3a,3bとを複数組設けると共
に、コントロールステータスレジスタ７の制御ビットOS
0〜OS3によって指示される出力制御条件に従い上記比較
器3a,3bから出力される信号の変化タイミングに基づい
てタイマ出力信号TMoの出力制御を行う出力制御回路12
を設けてタイマ回路が構成されることにより、複数の比
較器3a,3bからの一致出力▲▼，▲▼のう
ち任意の信号でタイマ出力信号TMoのレベル切り換えを
行ったり、当該出力信号TMoのレベル切り換えタイミン
グと外部に対する割込み発生タイミングとを相違させた
りすることができ、これにより複雑なパルス出力を得る
ことができると共に、タイマカウンタ１のリセットや割
込みタイミングの設定が自由になって、タイマ回路の高
機能化を達成することができる。

（２）出力制御回路12には、複数の比較器3a,3bから出
力される一致信号▲▼，▲▼信号の変化タ
イミングが一致するときそれら個々の信号変化に対応し
て割り付けられる出力制御条件に対して優先順位に与え
るための優先制御論理102が含まれていることにより出
力制御条件の競合によってタイマ出力信号TMoが乱れた
り不所望に変化されたりするという不確定性を完全に取
り除いてタイマ機能の信頼性向上を達成することができ
る。

（３）タイマカウンタ１は、順次キャリーを伝達しなが
らクロック信号を計数するリップル計数機能を持ち、前
段ビットの出力に基づいて次段ビットにキャリーを伝達
するためのゲートを順次直列接続して成る伝達ゲート回
路31,32を下位４ビット及び上位４ビットに対応させて
分割形成し、次段の伝達ゲート回路32における初段ゲー
トG5の制御を前段の伝達ゲート回路31に対応するキャリ
ー・ルック・アヘッド回路33の出力によって行うように
されて成ることにより、タイマ回路の高機能化に従って
タイマカウンタのビット数増大が要求されても計数動作
速度の低下を招かずにそのような要求に対処可能なタイ
マ回路の高機能化を達成することができる。

（４）外部リセット信号▲▼のための入力端子
を有し、コントロールレジスタ８によって指示されるリ
セット制御条件に従って上記リセット端子から供給され
る信号又は比較器3a,3bから出力される一致信号▲
▼，▲▼の変化タイミングに基づいて、タイマ
カウンタ１のクリア制御を行うクリア制御回路11を備え
ることにより、タイマカウンタ１に対するクリア動作の
多機能化を実現することができて、タイマ出力信号TMo
のパルス周期設定が自由になり、この点においてもタイ
マ回路の高機能化を達成することができる。

（５）外部クロック信号▲▼のための入力端子
を有し、コントロールレジスタ８によって指示されるク
ロック選択制御条件に従って内部クロック信号又は上記
外部クロック入力端子から供給される外部クロック信号
の１つを選択的に上記タイマカウンタ１に供給制御する
クロック選択回路10を備えることにより、上記作用効果
（４）と同様にタイマ出力信号TMoのパルス周期設定が
自由になり、この点においてもタイマ回路の高機能化を
達成することができる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。

例えば上記実施例では、比較値レジスタと比較器を２
組設けたが、これを３組以上設けたり、また、比較器を
１つとし且つ比較値レジスタを２個以上設け、各比較値
レジスタの値をマルチプレクサにより選択的に比較器に
供給してその一致を判定させるようにしてもよい。

また、タイマカウンタは８ビットに限定されず、さら
にキャリーを伝達するための伝達ゲート回路の分割数や
キャリー・ルック・アヘッド回路の数もタイマカウンタ
のビット構成に応じて適宜変更することができる。

そして、出力制御回路のための出力制御条件の内容、
さらには出力制御回路における優先制御論理による優先
度決定論理や、その他動作モード全般などについては種
々変更することができる。

以上の説明では主として本発明者によってなされた発
明のその背景となった利用分野であるシングルチップマ
イクロコンピュータに内蔵されるタイマ回路に適用した
場合について説明したが、本発明はそれに限定されず、
プロセツサや周辺コントローラなどのデータ諸利用LSI
一般さらにはタイマ回路単体としても適用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、複雑なパルス出力を得ることができると共
に、カウンタのリセットや割込みタイミングの設定が自
由になって、タイマの高機能化を達成することができる
という効果の他に、出力制御手段の優先制御論理によ
り、出力制御条件の競合によってタイマ出力が乱れたり
不所望に変化されたりするという不確定性を完全に取り
除いてタイマ機能の信頼性向上を達成することができ、
また、キャリー・ルック・アヘッド機能を持つリップル
計数型のカウンタにより、タイマ回路の高機能化に従っ
てカウンタのビット数増大が要求されても計数動作速度
の低下を招かずにそのような要求に対処可能なタイマ回
路の高機能化を達成することができるという効果があ
る。

さらに、カウンタに対するクリア動作の多機能化を実
現するクリア制御回路、カウンタのためのクロック選択
機能を実現するクロック制御回路により、出力パルスの
周期設定が自由になり、この点においてもタイマ回路の
高機能化を実現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるタイマ回路のブロック
図、 第２図はタイマ出力パルスを制御する場合の制御タイミ
ングの一例を示すタイミングチャート、 第３図はタイマ出力パルスと割込み信号のタイミングを
ずらす制御の一例を示すタイミングチャート、 第４図はタイマカウンタの一例を示す回路図、 第５図は第４図のタイマカウンタなどの動作の一例を示
すタイミングチャート、 第６図は比較値レジスタ及び比較器の一例を示す回路
図、 第７図はコントロールステータスレジスタ及びコントロ
ールレジスタの一例を示す回路図、 第８図はコントロールステータスレジスタに含まれる所
定のフラグビットをセット・リセット制御するための回
路構成の一例を示す回路図、 第９図は第８図の回路動作の一例を示すタイミングチャ
ート、 第10図はゲート回路の一例を示す回路図、 第11図はクロック選択回路の一例を示す回路図、 第12図はクロック選択モードを示す説明図、 第13図は内部クロックからタイマカウントクロックを生
成する動作を説明するためのタイムチャート、 第14図は外部クロックからタイマカウントクロックを生
成する動作を説明するためのタイムチャート、 第15図はクリア制御回路の一例を示す回路図、 第16図はカウンタクリア制御モードを示す説明図、 第17図は比較器の一致信号に基づいてタイマカウンタの
ためのクリア信号を生成する動作の一例を示すタイミン
グチャート、 第18図は外部リセット信号に基づいてタイマカウンタの
ためのクリア信号を生成する動作の一例を示すタイミン
グチャート、 第19図は出力制御回路の一例を示す回路図、 第20図はタイマ出力信号のための選択制御モードを示す
説明図であり、（Ａ）は一致信号▲▼に関するモ
ード説明図、（Ｂ）は一致信号▲▼に関するモー
ド説明図、 第21図は優先制御論理による優先度を示す説明図、 第22図は出力制御回路による出力制御動作の一例を示す
タイミングチャートである。 １……タイマカウンタ、2a,2b……比較値レジスタ、3a,
3b……比較器、７……コントロールステータスレジス
タ、８……コントロールレジスタ、10……クロック選択
回路、11……クリア制御回路、12……出力制御回路、▲
▼……外部クリア信号、▲▼……外部
リセット信号、TMo……タイマ出力信号、▲
▼，▲▼，▲▼……割込み信号、▲
▼，▲▼……一致信号、TCK……タイマカウン
トクロック、▲▼……クリア信号、20……カウン
タ部、30……キャリー回路部、31,32……伝達ゲート回
路、G1〜G8……ゲート、33……キャリー・ルック・アヘ
ッド回路、70a〜70c……セット回路、71a〜71c……リセ
ット回路、80……クロックセレクタ,81……エッジ検出
器、82……同期化回路、83……選択回路、90……クリア
モード選択回路、91……同期化回路、92……エッジ検出
回路、100……タイマ出力選択回路、101……モード選択
論理、102……優先制御論理、103……出力論理、104…
…出力ラッチ、105……出力制御部、CMFA,CMFB,OVF……
フラグ、OS0〜OS3……出力動作モード選択用の制御ビッ
ト、CKS0〜CKS2……クロック選択用の制御ビット、CCLR
0,CCLR1……クリアモード選択用の制御ビット。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−123218（ＪＰ，Ａ) 特開 昭61−117614（ＪＰ，Ａ) 特開 昭54−110754（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号を計数するカウンタと、比較
   値を任意に設定可能な複数個のレジスタと、レジスタの
   比較値と上記カウンタの計数値とを比較する複数個の比
   較器と、制御条件を可変に設定可能な条件設定手段と、
   この条件設定手段によって指示される出力制御条件に従
   い上記比較器から出力される信号の変化タイミングに基
   づいて信号の出力制御を行う出力制御手段とを備え、さ
   らにこの出力制御手段は、複数の比較器から出力される
   信号の変化タイミングが一致するときそれら個々の信号
   変化に対応して割り付けられる出力制御条件に対して優
   先順位を与えるための優先制御論理を含んで成るもので
   あることを特徴とするタイマ回路。
2. 【請求項２】順次キャリーを伝達しながらクロック信号
   を計数するリップル計数機能を持ち、前段ビットの出力
   に基づいて次段ビットにキャリーを伝達するためのゲー
   トを順次直列接続して成る伝達ゲート回路を複数ビット
   単位で分割形成し、次段の伝達ゲート回路における初段
   ゲートの制御を前段の伝達ゲート回路に対応するキャリ
   ー・ルック・アヘッド回路の出力によって行うようにさ
   れて成るカウンタと、比較値を任意に設定可能な複数個
   のレジスタと、レジスタの比較値と上記カウンタの計数
   値とを比較する複数個の比較器と、制御条件を可変に設
   定可能な条件設定手段と、この条件設定手段によって指
   示される出力制御条件に従って上記比較器から出力され
   る信号の変化タイミングに基づいて信号の出力制御を行
   う出力制御手段とを備えて成るものであることを特徴と
   するタイマ回路。
3. 【請求項３】リセット入力端子を有し、制御条件設定手
   段によって指示されるリセット制御条件に従って上記リ
   セット端子から供給される信号又は上記比較器から出力
   される信号の変化タイミングに基づいて、上記カウンタ
   のクリア制御を行うクリア制御回路を備えて成るもので
   あることを特徴とする特許請求の範囲第１項又は第２項
   記載のタイマ回路。
4. 【請求項４】外部クロック入力端子を有し、制御条件設
   定手段によって指示されるクロック選択制御条件に従っ
   て内部クロック信号又は上記外部クロック入力端子から
   供給される外部クロック信号の１つを選択的に上記カウ
   ンタに供給制御するクロック制御回路を備えて成るもの
   であることを特徴とする特許請求の範囲第１項乃至第３
   項の何れか１項記載のタイマ回路。