JPH01137315A - タイマ回路 - Google Patents
タイマ回路Info
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- JPH01137315A JPH01137315A JP62295251A JP29525187A JPH01137315A JP H01137315 A JPH01137315 A JP H01137315A JP 62295251 A JP62295251 A JP 62295251A JP 29525187 A JP29525187 A JP 29525187A JP H01137315 A JPH01137315 A JP H01137315A
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- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、信号処理技術さらには出力パルスの形成に適
用して特に有効な技術に関し、例えばマイクロコンピュ
ータに内蔵されるタイマに利用して有効な技術に関゛す
る。
用して特に有効な技術に関し、例えばマイクロコンピュ
ータに内蔵されるタイマに利用して有効な技術に関゛す
る。
［従来の技術］
従来１例えば［株］日立製作所製８ビットシングルチッ
プマイコンＨＤ６３０１Ｙ○のようなマイクロコンピュ
ータにおいては、所望のパルス幅を有するパルスを形成
して出力できるようにするためタイマ回路が内蔵されて
いた。
プマイコンＨＤ６３０１Ｙ○のようなマイクロコンピュ
ータにおいては、所望のパルス幅を有するパルスを形成
して出力できるようにするためタイマ回路が内蔵されて
いた。
上記タイマは、比較値設定用のレジスタと、りロックを
計数するアップカウンタと、上記比較値レジスタの設定
値とアップカウンタの計数値とを比較する比較器とを有
し、上記カウンタのリセットと同時に出力パルスをハイ
レベル（もしくはロウレベル）に変化させ、カウンタの
値が比較値レジスタの値と一致するとカウンタをクリア
し、かつ出力パルスをロウレベル（もしくはハイレベル
）に変化させる。
計数するアップカウンタと、上記比較値レジスタの設定
値とアップカウンタの計数値とを比較する比較器とを有
し、上記カウンタのリセットと同時に出力パルスをハイ
レベル（もしくはロウレベル）に変化させ、カウンタの
値が比較値レジスタの値と一致するとカウンタをクリア
し、かつ出力パルスをロウレベル（もしくはハイレベル
）に変化させる。
また、カウンタの値と比較値レジスタの値が一致したと
きに割込み信号をＣＰＵ部に供給して。
きに割込み信号をＣＰＵ部に供給して。
割込み処理によって例えば比較値レジスタの内容を変更
させることができる。これによって、所望のパルス幅を
有するパルス信号を出力できるようにされていた（［株
］日立製作所、昭和６０年９月発行「日立マイクロコン
ピュータデータブック、８ビツトシングルチツプ、第１
６５〜１６６頁）。
させることができる。これによって、所望のパルス幅を
有するパルス信号を出力できるようにされていた（［株
］日立製作所、昭和６０年９月発行「日立マイクロコン
ピュータデータブック、８ビツトシングルチツプ、第１
６５〜１６６頁）。
［発明が解決しようとする問題点］
上述した従来のタイマは、比較値レジスタと比較器を１
組しか有しておらず、比較器の一致信号で１割込みやパ
ルスのレベル変化等すべての制御を行なっていた。
組しか有しておらず、比較器の一致信号で１割込みやパ
ルスのレベル変化等すべての制御を行なっていた。
そのため、ＣＰＵ部への割込みを出力パルスの変化点と
異なるタイミングが行なうようなことができなかった。
異なるタイミングが行なうようなことができなかった。
しかるに、比較値レジスタの値とカウンタの値が一致し
た時点においては、ＣＰＵが実行すべき処理が多数重な
るので、上述した比較値レジスタの内容の変更等の処理
を行なう時間的余裕が少なくなる。
た時点においては、ＣＰＵが実行すべき処理が多数重な
るので、上述した比較値レジスタの内容の変更等の処理
を行なう時間的余裕が少なくなる。
また、出力されるパルスも、立上がり（もしくは立下が
り）時点がカウンタのリセット時に固定されるので、単
純なパルスしか出力することができないという不都合が
あった。
り）時点がカウンタのリセット時に固定されるので、単
純なパルスしか出力することができないという不都合が
あった。
本発明の目的は、複雑なパルスの出力を可能とし、かつ
カウンタのリセットやＣＰＵ部へのタイミングの設定の
自由度を高め、もってタイマの高機能化を実現すること
を目的とする。
カウンタのリセットやＣＰＵ部へのタイミングの設定の
自由度を高め、もってタイマの高機能化を実現すること
を目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、比較器から一致信号によってクリア可能な一
つのカウンタに対して、そのカウンタの計数値と比較さ
れる値を設定するための比較値レジスタおよびカウンタ
の計数値とレジスタの設定値を比較する比較器を複数個
設けるとともに、これらの比較器における複数の一致信
号に基づいて出力パルス制御や割込み制御を行なう制御
回路を設けるようにしたものである。
つのカウンタに対して、そのカウンタの計数値と比較さ
れる値を設定するための比較値レジスタおよびカウンタ
の計数値とレジスタの設定値を比較する比較器を複数個
設けるとともに、これらの比較器における複数の一致信
号に基づいて出力パルス制御や割込み制御を行なう制御
回路を設けるようにしたものである。
また、外部からタイマカウンタをクリアさせる信号を入
力するためのタイマリセット入力端子と。
力するためのタイマリセット入力端子と。
その端子に入力された外部リセット信号または上記各比
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにした。
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにした。
［作用］
上記した手段によれば、複数の比較器からの一致信号の
うち任意の信号でパルスのレベル切換えを行なったり、
パルスのレベル切換えタイミングとタイマからＣＰＵ部
に対する割込みのタイミングを異ならしめたり、また複
数の比較器からの一致信号あるいは外部からのリセット
信号いずれかで選択的にカウンタをクリアし、出力パル
スの周期を自由に設定できるようにし、これによって、
複雑なパルスの出力を可能とし、かつカウンタのリセッ
トやＣＰＵ部へのタイミングの設定の自由度を高め、も
ってタイマの高機能化を実現するという上記目的を達成
することができる。
うち任意の信号でパルスのレベル切換えを行なったり、
パルスのレベル切換えタイミングとタイマからＣＰＵ部
に対する割込みのタイミングを異ならしめたり、また複
数の比較器からの一致信号あるいは外部からのリセット
信号いずれかで選択的にカウンタをクリアし、出力パル
スの周期を自由に設定できるようにし、これによって、
複雑なパルスの出力を可能とし、かつカウンタのリセッ
トやＣＰＵ部へのタイミングの設定の自由度を高め、も
ってタイマの高機能化を実現するという上記目的を達成
することができる。
［実施例］
第１図には、シングルチップマイコンに内蔵されるのに
適したタイマ回路の一実施例が示されている。
適したタイマ回路の一実施例が示されている。
同図において、１はＣＰＵの内部クロックもしくは外部
クロックを計数する例えば８ビツトのタイマカウンタ、
２ａ、２ｂは上記タイマカウンタ１の計数値と比較され
る値を設定するための比較値レジスタ、３ａはこの比較
値レジスタ２ａに設定された比較値とタイマカウンタ１
の計数値とを常時比較して一致したときに一致信号ＭＴ
１を出力する比較器である。また、３ｂは同様に比較値
レジスタ２ｂに設定された比較値とタイマカウンタ１の
計数値とを常時比較して一致したときに一致信号ＭＴ２
を出力する比較器である。
クロックを計数する例えば８ビツトのタイマカウンタ、
２ａ、２ｂは上記タイマカウンタ１の計数値と比較され
る値を設定するための比較値レジスタ、３ａはこの比較
値レジスタ２ａに設定された比較値とタイマカウンタ１
の計数値とを常時比較して一致したときに一致信号ＭＴ
１を出力する比較器である。また、３ｂは同様に比較値
レジスタ２ｂに設定された比較値とタイマカウンタ１の
計数値とを常時比較して一致したときに一致信号ＭＴ２
を出力する比較器である。
上記タイマカウンタ１はモジュール内バス４に接続され
ており、モジュール内バス４はバスインタフェース５を
介してＣＰＵの内部バス６に接続されている。これによ
って、タイマカウンタ１はＣＰＵによっていつでも計数
動作に影響を与えることなく計数値を読み出したり５動
作中であっても任意の値をカウンタに書き込むことがで
きるようにされている。
ており、モジュール内バス４はバスインタフェース５を
介してＣＰＵの内部バス６に接続されている。これによ
って、タイマカウンタ１はＣＰＵによっていつでも計数
動作に影響を与えることなく計数値を読み出したり５動
作中であっても任意の値をカウンタに書き込むことがで
きるようにされている。
また、上記比較値レジスタ２ａ、２ｂもモジュール内バ
ス４に接続されており、ＣＰＵによって任意の値を設定
したり、その設定値をいつでも読み出せるようになって
いる。
ス４に接続されており、ＣＰＵによって任意の値を設定
したり、その設定値をいつでも読み出せるようになって
いる。
上記比較器３ａ、３ｂの一致信号ＭＴ１．ＭＴ２はコン
トロールステータスレジスタ７のカウンタマツチフラグ
ＣＭＦＡ、ＣＭＦＢに供給され、ハイレベルの一致信号
ＭＴよ、ＭＴ、が出力されたときに、カウンタマツチフ
ラグＣＭＦＡ、ＣＭＦＢにそれぞれ「１」がセットされ
る。また、タイマカウンタ１がオーバフローを起こすと
、コントロールステータスレジスタ７のオーバフローフ
ラグＯＶＦに「１」がセットされるようになっている。
トロールステータスレジスタ７のカウンタマツチフラグ
ＣＭＦＡ、ＣＭＦＢに供給され、ハイレベルの一致信号
ＭＴよ、ＭＴ、が出力されたときに、カウンタマツチフ
ラグＣＭＦＡ、ＣＭＦＢにそれぞれ「１」がセットされ
る。また、タイマカウンタ１がオーバフローを起こすと
、コントロールステータスレジスタ７のオーバフローフ
ラグＯＶＦに「１」がセットされるようになっている。
そして、上記比較器３ａ、３ｂから出力される一致信号
ＭＴ１．ＭＴ２は、カウンタクリア制御回路１１へも供
給される。
ＭＴ１．ＭＴ２は、カウンタクリア制御回路１１へも供
給される。
これらのフラグＣＭＦＡ、ＣＭＦＢおよびＯｖＦに「１
」がセットされると、ＣＰＵに対する割込み信号ＣＭ
ｉ Ａ 、 ＣＭ ｉ Ｂ 、 ＯＶ ｉが形成される
が、この実施例ではコントロールステータスレジスタ７
とは別個に設けられた８ビツトのコントロールレジスタ
８に台けられたフラグＣＭ ｉ Ｂ Ｅ 。
」がセットされると、ＣＰＵに対する割込み信号ＣＭ
ｉ Ａ 、 ＣＭ ｉ Ｂ 、 ＯＶ ｉが形成される
が、この実施例ではコントロールステータスレジスタ７
とは別個に設けられた８ビツトのコントロールレジスタ
８に台けられたフラグＣＭ ｉ Ｂ Ｅ 。
ＣＭｉＡＥ、０ＶｉＥの状態に応じて上記割込み信号Ｃ
ＭｉＡ、ＣＭｉＢ、ＯＶｉをＣＰ Ｕ ニ対して供給す
るか否か決定されるようになっている。
ＭｉＡ、ＣＭｉＢ、ＯＶｉをＣＰ Ｕ ニ対して供給す
るか否か決定されるようになっている。
そのため、両方のフラグからの出力信号を入力とするＡ
ＮＤゲートＧ工、Ｇ２．Ｇ、が設けられており、各フラ
グＣＭ ｉ Ｂ Ｅ 、 ＣＭ ｘ Ａ Ｅ ｐ ＯＶ
ｉ Ｅが「１」のときにのみ割込み信号がＣＰＵへ供
給可能にされる。上記各フラグＣＭｉＢＥ、ＣＭｉＡＥ
、０ＶｉＥの状態をＣＰＵが自由に設定できるようにす
るため、コントロールレジスタ８は上記モジュール内バ
ス４に接続されている。同様にコントロールステータス
レジスタ７もモジュール内バス４に接続されている。
ＮＤゲートＧ工、Ｇ２．Ｇ、が設けられており、各フラ
グＣＭ ｉ Ｂ Ｅ 、 ＣＭ ｘ Ａ Ｅ ｐ ＯＶ
ｉ Ｅが「１」のときにのみ割込み信号がＣＰＵへ供
給可能にされる。上記各フラグＣＭｉＢＥ、ＣＭｉＡＥ
、０ＶｉＥの状態をＣＰＵが自由に設定できるようにす
るため、コントロールレジスタ８は上記モジュール内バ
ス４に接続されている。同様にコントロールステータス
レジスタ７もモジュール内バス４に接続されている。
一方、コントロールレジスタ８には、タイマカウンタ１
へ供給されるクロックを指定するためのビットＣＫＯ，
ＣＫＩ、ＣＫ２が設けられ、そのビットの状態を示す信
号がクロック選択回路１０に供給されている。これらの
ビットの組み合わせに応じてＣＰＵ内部のクロックφ／
８．φ／６４゜φ／１０２４またはクロック入力用外部
端子ＴＭＣｉに入力された外部クロックのいずれか１つ
を選択して、上記タイマカウンタ１に供給したり、全部
のクロックを遮断した状態にできるようにされている。
へ供給されるクロックを指定するためのビットＣＫＯ，
ＣＫＩ、ＣＫ２が設けられ、そのビットの状態を示す信
号がクロック選択回路１０に供給されている。これらの
ビットの組み合わせに応じてＣＰＵ内部のクロックφ／
８．φ／６４゜φ／１０２４またはクロック入力用外部
端子ＴＭＣｉに入力された外部クロックのいずれか１つ
を選択して、上記タイマカウンタ１に供給したり、全部
のクロックを遮断した状態にできるようにされている。
さらに、コントロールレジスタ８には、カウンタのクリ
ア信号を選択するためのビットＣＣＬＲ０、ＣＣＬＲＩ
が設けられており、これらのビットの状態信号は、カウ
ンタクリア制御回路１１に供給されている。また、カウ
ンタクリア制御回路１１には、前記比較器３ａ、３ｂか
ら出力される一致信号ＭＴよ、ＭＴ２とともに外部から
タイマをリセットできるようにするため設けられたタイ
マリセット入力端子Ｔ Ｍ Ｒｉからの信号が入力され
ている。そして、上記コントロールレジスタ８のビット
ＣＣＬＲＯ，ｃｃＲｒ＝１の組合せに応じて、一致信号
ＭＴ１．ＭＴ２または外部リセット信号Ｒ８のいずれに
よってタイマカウンタ１をクリアするかあるいはいずれ
の信号が入ってもカウンタをクリアしないか決定し、ク
リア信号ＣＬＲを出力するようになっている。
ア信号を選択するためのビットＣＣＬＲ０、ＣＣＬＲＩ
が設けられており、これらのビットの状態信号は、カウ
ンタクリア制御回路１１に供給されている。また、カウ
ンタクリア制御回路１１には、前記比較器３ａ、３ｂか
ら出力される一致信号ＭＴよ、ＭＴ２とともに外部から
タイマをリセットできるようにするため設けられたタイ
マリセット入力端子Ｔ Ｍ Ｒｉからの信号が入力され
ている。そして、上記コントロールレジスタ８のビット
ＣＣＬＲＯ，ｃｃＲｒ＝１の組合せに応じて、一致信号
ＭＴ１．ＭＴ２または外部リセット信号Ｒ８のいずれに
よってタイマカウンタ１をクリアするかあるいはいずれ
の信号が入ってもカウンタをクリアしないか決定し、ク
リア信号ＣＬＲを出力するようになっている。
一方、上記コントロルステータスレジスタ７には、タイ
マ出力端子Ｔ Ｍ ｏから出力される信号の状態を決定
するためのビットＯ８Ｏ，ＯＳＩ、○Ｓ２．Ｏ８３が設
けられている。これらのビットは、２つの比較器３ａ、
３ｂの各々の一致信号ＭＴ□、ＭＴ、に応じてそれぞれ
ｏＳＯとＯ８１そしてＯ８２とＯ３３が対をなして、各
々４つの状態を決定するようになっている。そして、こ
れらのビットＯＳＯ〜Ｏ８３と比較器３ａ、３ｂからの
一致信号ＭＴよ、ＭＴ、が出力制御回路１２に供給され
る。出力制御回路１２は一致信号ＭＴ□が入って来たと
きビットｏＳＯとｏＳｌの組合せに応じて、出力信号を
■ハイレベルに変化させるか、■ロウレベルに変化させ
るか、■信号が入ってくる度にハイレベルとロウレベル
を繰り返すかあるいは■レベルを変化させないでそのま
ま維持するかを決定し、そのように出力パルスを制御す
る。
マ出力端子Ｔ Ｍ ｏから出力される信号の状態を決定
するためのビットＯ８Ｏ，ＯＳＩ、○Ｓ２．Ｏ８３が設
けられている。これらのビットは、２つの比較器３ａ、
３ｂの各々の一致信号ＭＴ□、ＭＴ、に応じてそれぞれ
ｏＳＯとＯ８１そしてＯ８２とＯ３３が対をなして、各
々４つの状態を決定するようになっている。そして、こ
れらのビットＯＳＯ〜Ｏ８３と比較器３ａ、３ｂからの
一致信号ＭＴよ、ＭＴ、が出力制御回路１２に供給され
る。出力制御回路１２は一致信号ＭＴ□が入って来たと
きビットｏＳＯとｏＳｌの組合せに応じて、出力信号を
■ハイレベルに変化させるか、■ロウレベルに変化させ
るか、■信号が入ってくる度にハイレベルとロウレベル
を繰り返すかあるいは■レベルを変化させないでそのま
ま維持するかを決定し、そのように出力パルスを制御す
る。
上記実施例のタイマ回路においては、第２図に示すよう
にある外部信号（クロック）ａを基準として、その信号
ａが入った時点から任意の時間Ｔ１遅れて所望のパルス
＠Ｔ２を有する信号Ｃを出力するというような制御を行
なうことができる。
にある外部信号（クロック）ａを基準として、その信号
ａが入った時点から任意の時間Ｔ１遅れて所望のパルス
＠Ｔ２を有する信号Ｃを出力するというような制御を行
なうことができる。
すなわち、この場合、予め比較値レジスタ２ａに上記遅
れ時間Ｔ１に相当するカウント値ｎ工を、また比較値レ
ジスタ２ｂには遅れ時間Ｔ工にパルスの幅Ｔ２を加えた
時間（Ｔ□＋Ｔ２）に相当するカウント値ｎ２を設定す
る。さらに、コントロールステータスレジスタ７のビッ
ト○ＳＯ〜Ｏ８３には、比較器３ａから一致信号ＭＴ、
が出力されたときに出力をハイレベルに変化させ、比較
器３ｂから一致信号ＭＴ２が出力されたときに出力をロ
ウレベルに変化させるような組合せ状態を設定しておく
。さらに、コントロールレジスタ８のビットＣＣＬＲＯ
，ＣＣＬＲＩはタイマリセット入力端子Ｔ Ｍ Ｒｉか
ら入力される信号によりカウンタをクリアさせる状態に
設定しておく。そして、タイマリセット入力端子Ｔ Ｍ
Ｒｉに基準となるクロックａ（周期Ｔ、）を外部から
供給させる。ただし、フラグＣＭＦＡ、ＣＭＦＢは「ｏ
」とし、クロックはφ／８．φ／６４．φ／１０２４の
いずれでもよい。
れ時間Ｔ１に相当するカウント値ｎ工を、また比較値レ
ジスタ２ｂには遅れ時間Ｔ工にパルスの幅Ｔ２を加えた
時間（Ｔ□＋Ｔ２）に相当するカウント値ｎ２を設定す
る。さらに、コントロールステータスレジスタ７のビッ
ト○ＳＯ〜Ｏ８３には、比較器３ａから一致信号ＭＴ、
が出力されたときに出力をハイレベルに変化させ、比較
器３ｂから一致信号ＭＴ２が出力されたときに出力をロ
ウレベルに変化させるような組合せ状態を設定しておく
。さらに、コントロールレジスタ８のビットＣＣＬＲＯ
，ＣＣＬＲＩはタイマリセット入力端子Ｔ Ｍ Ｒｉか
ら入力される信号によりカウンタをクリアさせる状態に
設定しておく。そして、タイマリセット入力端子Ｔ Ｍ
Ｒｉに基準となるクロックａ（周期Ｔ、）を外部から
供給させる。ただし、フラグＣＭＦＡ、ＣＭＦＢは「ｏ
」とし、クロックはφ／８．φ／６４．φ／１０２４の
いずれでもよい。
すると、タイマカウンタ１は基準クロックａが入った時
点から計数を開始し、計数値がレジスタ２ａの設定値ｎ
１に一致（ｔｌ）すると比較器３ａから一致信号ＭＴ１
が出力され、出力Ｃがハイレベルに変化される。それか
ら、カウンタ１が計数を続はレジスタ２ｂの設定値ｎ２
と一致（ｔ２）すると、比較器３ｂから一致信号ＭＴ２
が出力され、出力Ｃがロウレベルに変化される。その後
、カウンタは次の基準クロックａが入って来るまで計数
を続け、クロックａによってクリアされて再びゼロから
計数を開始する。
点から計数を開始し、計数値がレジスタ２ａの設定値ｎ
１に一致（ｔｌ）すると比較器３ａから一致信号ＭＴ１
が出力され、出力Ｃがハイレベルに変化される。それか
ら、カウンタ１が計数を続はレジスタ２ｂの設定値ｎ２
と一致（ｔ２）すると、比較器３ｂから一致信号ＭＴ２
が出力され、出力Ｃがロウレベルに変化される。その後
、カウンタは次の基準クロックａが入って来るまで計数
を続け、クロックａによってクリアされて再びゼロから
計数を開始する。
これによって、タイマは周期がＴｏで、外部信号（基準
クロックａ）から任意時間Ｔ８だけ遅れて、パルス幅Ｔ
２を有する任意の信号を出力することができる。
クロックａ）から任意時間Ｔ８だけ遅れて、パルス幅Ｔ
２を有する任意の信号を出力することができる。
また、上記実施例のタイマは、コントロールステータス
レジスタのフラグＣＭ ｉ Ａ Ｅを「０」に、またフ
ラグＣＭ ｉ Ｂ Ｅを「１」に設定して、比較器３ａ
の一致信号ＭＴ工をタイマ出力の変化タイミングに、ま
た比較器３ｂの一致信号ＭＴ２を割込み信号の出力タイ
ミングを与えるために使用して動作させる。すると、第
３図に示すように、比較器３ａから一致信号が出力され
た時点から（Ｔ２−Ｔ１）時間遅れて割込み信号ＣＭ
ｉ ＢをＣＰＵに対゛して供給することができる（タイ
ミングｔａ）。 なお、上記実施例のタイマ回路は、上
述したような出力パルスの制御の他に、例えばクロック
入力端子Ｔ Ｍ Ｃｉに入力されたクロックめ数をカウ
ンタ１で計数し、それが所定値になったならば割込み信
号を発生するという外部クロックの計数機能やタイマリ
セット端子Ｔ Ｍ Ｒｉに入力されている信号がハイレ
ベル（もしくはロウレベル）の期間だけカウンタ１で内
部クロックを計数し、その計数値をＣＰＵに読み取らせ
ることでパルス幅を測定する等の動作を行なわせること
もできる。
レジスタのフラグＣＭ ｉ Ａ Ｅを「０」に、またフ
ラグＣＭ ｉ Ｂ Ｅを「１」に設定して、比較器３ａ
の一致信号ＭＴ工をタイマ出力の変化タイミングに、ま
た比較器３ｂの一致信号ＭＴ２を割込み信号の出力タイ
ミングを与えるために使用して動作させる。すると、第
３図に示すように、比較器３ａから一致信号が出力され
た時点から（Ｔ２−Ｔ１）時間遅れて割込み信号ＣＭ
ｉ ＢをＣＰＵに対゛して供給することができる（タイ
ミングｔａ）。 なお、上記実施例のタイマ回路は、上
述したような出力パルスの制御の他に、例えばクロック
入力端子Ｔ Ｍ Ｃｉに入力されたクロックめ数をカウ
ンタ１で計数し、それが所定値になったならば割込み信
号を発生するという外部クロックの計数機能やタイマリ
セット端子Ｔ Ｍ Ｒｉに入力されている信号がハイレ
ベル（もしくはロウレベル）の期間だけカウンタ１で内
部クロックを計数し、その計数値をＣＰＵに読み取らせ
ることでパルス幅を測定する等の動作を行なわせること
もできる。
以上説明したように上記実施例は、比較器から一致信号
によってクリア可能な一つのカウンタに対して、そのカ
ウンタの計数値と比較される値を設定するための比較値
レジスタおよびカウンタの計数値とレジスタの設定値を
比較する比較器を複数個設けるとともに、これらの比較
器における複数の一致信号に基づいて出力パルス制御や
割込み制御を行なう制御回路を設けるようにしたので複
数の比較器からの一致信号のうち任意の信号でパルスの
レベル切換えを行なったり、パルスのレベルの切換えと
タイマからＣＰＵ部に対する割込みのタイミングを異な
らしめることができるという作用により、複雑なパルス
の出力を可能がなり、かつカウンタのリセットやＣＰＵ
部へのタイミングの設定の自由度が高くなり、これによ
ってタイマの機能がなされるという効果がある。
によってクリア可能な一つのカウンタに対して、そのカ
ウンタの計数値と比較される値を設定するための比較値
レジスタおよびカウンタの計数値とレジスタの設定値を
比較する比較器を複数個設けるとともに、これらの比較
器における複数の一致信号に基づいて出力パルス制御や
割込み制御を行なう制御回路を設けるようにしたので複
数の比較器からの一致信号のうち任意の信号でパルスの
レベル切換えを行なったり、パルスのレベルの切換えと
タイマからＣＰＵ部に対する割込みのタイミングを異な
らしめることができるという作用により、複雑なパルス
の出力を可能がなり、かつカウンタのリセットやＣＰＵ
部へのタイミングの設定の自由度が高くなり、これによ
ってタイマの機能がなされるという効果がある。
また、外部からタイマカウンタをクリアさせる信号を入
力するためのタイマリセット入力端子と。
力するためのタイマリセット入力端子と。
その端子に入力された外部リセット信号または上記各比
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにしたので、複数の比較器からの一致信号あるいは
外部からのリセット信号いずれかで選択的にカウンタを
クリアし、出力パルスの周期を自由に設定できるという
作用により、複雑なパルスの出力が可能となり、かつカ
ウンタのリセットやＣＰＵ部へのタイミングの設定の自
由度が高くなり、タイマの機能が向上されるという効果
がある。
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにしたので、複数の比較器からの一致信号あるいは
外部からのリセット信号いずれかで選択的にカウンタを
クリアし、出力パルスの周期を自由に設定できるという
作用により、複雑なパルスの出力が可能となり、かつカ
ウンタのリセットやＣＰＵ部へのタイミングの設定の自
由度が高くなり、タイマの機能が向上されるという効果
がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
比較値レジスタと比較器を２組設けているが、これらを
３組以上設けたり、比較器を１つとしかつ比較値レジス
タを２個以上設け、各比較値レジスタの値をマルチプレ
クサにより選択的に比較器に供給して一致判定をさせる
ようにしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
比較値レジスタと比較器を２組設けているが、これらを
３組以上設けたり、比較器を１つとしかつ比較値レジス
タを２個以上設け、各比較値レジスタの値をマルチプレ
クサにより選択的に比較器に供給して一致判定をさせる
ようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに内蔵させるタイマ回路に適用したものについて説
明したが、この発明はそれに限定されず内部バスを有す
る制御用ＬＳＩ一般に利用することができる。
をその背景となった利用分野であるシングルチップマイ
コンに内蔵させるタイマ回路に適用したものについて説
明したが、この発明はそれに限定されず内部バスを有す
る制御用ＬＳＩ一般に利用することができる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複雑なパルスの出力を可能とし、がつカウン
タのリセットやＣＰＵ部へのタイミングの設定の自由度
を高め、もってタイマの高機能化を実現することができ
る。
タのリセットやＣＰＵ部へのタイミングの設定の自由度
を高め、もってタイマの高機能化を実現することができ
る。
第１図は本発明に係るタイマ回路の一実施例を示すブロ
ック図、 第２図は出力パルスを制御する場合の制御タイミングの
一例を示すタイミングチャート。 第３図は、出力パルスと割込み信号のタイミングをずら
す制御を行なった場合のタイミングチャートである。 １・・・・タイマカウンタ、２ａ、２ｂ・・・・比較値
レジスタ、３ａ、３ｂ・・・・比較器、７，８・・・・
コントロールレジスタ、ＴＭＣｉ・・・・クロック入力
端子、ＴＭＲｉ・・・・リセット入力端子、ＴＭｏ・・
・・タイマ出力端子。 茶２図 第３ｖ
ック図、 第２図は出力パルスを制御する場合の制御タイミングの
一例を示すタイミングチャート。 第３図は、出力パルスと割込み信号のタイミングをずら
す制御を行なった場合のタイミングチャートである。 １・・・・タイマカウンタ、２ａ、２ｂ・・・・比較値
レジスタ、３ａ、３ｂ・・・・比較器、７，８・・・・
コントロールレジスタ、ＴＭＣｉ・・・・クロック入力
端子、ＴＭＲｉ・・・・リセット入力端子、ＴＭｏ・・
・・タイマ出力端子。 茶２図 第３ｖ
Claims (1)
- 【特許請求の範囲】 １、供給されたクロックを計数するカウンタと、このカ
ウンタの計数値と比較されるべき任意の値を設定可能な
複数個のレジスタと、このレジスタの値と上記カウンタ
の計数値を比較する複数個の比較器と、制御条件を設定
するコントロールレジスタを有しこのコントロールレジ
スタの内容と上記比較器から出力される一致信号に基づ
いて出力信号の制御を行なう制御回路とを備えてなるこ
とを特徴とするタイマ回路。 ２、リセット入力端子を有し、上記コントロールレジス
タの内容に応じてこのリセット入力端子に入力された信
号または上記いずれかの比較器から出力される一致信号
によって、上記カウタンを選択的にクリアさせるカウン
タクリア制御回路を備えてなることを特徴とする特許請
求の範囲第１項記載のタイマ回路。 ３、外部クロック入力端子を有し、上記コントロールレ
ジスタの内容に応じて内部クロックまたは上記外部クロ
ック入力端子に入力されている外部クロックのいずれか
一つを選択的に上記カウンタに供給するクロック選択回
路を備えてなることを特徴とする特許請求の範囲第１項
もしくは第２項記載のタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295251A JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295251A JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137315A true JPH01137315A (ja) | 1989-05-30 |
Family
ID=17818171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295251A Pending JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137315A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
| EP1630963A2 (de) * | 1999-03-01 | 2006-03-01 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
| JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
| JP2015507287A (ja) * | 2012-02-01 | 2015-03-05 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | タイムベース周辺機器 |
-
1987
- 1987-11-25 JP JP62295251A patent/JPH01137315A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
| EP1630963A2 (de) * | 1999-03-01 | 2006-03-01 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
| EP1630963A3 (de) * | 1999-03-01 | 2006-05-31 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
| JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
| JP2015507287A (ja) * | 2012-02-01 | 2015-03-05 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | タイムベース周辺機器 |
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