JPH01137315A - タイマ回路 - Google Patents
タイマ回路Info
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- JPH01137315A JPH01137315A JP62295251A JP29525187A JPH01137315A JP H01137315 A JPH01137315 A JP H01137315A JP 62295251 A JP62295251 A JP 62295251A JP 29525187 A JP29525187 A JP 29525187A JP H01137315 A JPH01137315 A JP H01137315A
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- JP
- Japan
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- counter
- timer
- output
- signal
- register
- Prior art date
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Links
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、信号処理技術さらには出力パルスの形成に適
用して特に有効な技術に関し、例えばマイクロコンピュ
ータに内蔵されるタイマに利用して有効な技術に関゛す
る。
用して特に有効な技術に関し、例えばマイクロコンピュ
ータに内蔵されるタイマに利用して有効な技術に関゛す
る。
[従来の技術]
従来1例えば[株]日立製作所製8ビットシングルチッ
プマイコンHD6301Y○のようなマイクロコンピュ
ータにおいては、所望のパルス幅を有するパルスを形成
して出力できるようにするためタイマ回路が内蔵されて
いた。
プマイコンHD6301Y○のようなマイクロコンピュ
ータにおいては、所望のパルス幅を有するパルスを形成
して出力できるようにするためタイマ回路が内蔵されて
いた。
上記タイマは、比較値設定用のレジスタと、りロックを
計数するアップカウンタと、上記比較値レジスタの設定
値とアップカウンタの計数値とを比較する比較器とを有
し、上記カウンタのリセットと同時に出力パルスをハイ
レベル(もしくはロウレベル)に変化させ、カウンタの
値が比較値レジスタの値と一致するとカウンタをクリア
し、かつ出力パルスをロウレベル(もしくはハイレベル
)に変化させる。
計数するアップカウンタと、上記比較値レジスタの設定
値とアップカウンタの計数値とを比較する比較器とを有
し、上記カウンタのリセットと同時に出力パルスをハイ
レベル(もしくはロウレベル)に変化させ、カウンタの
値が比較値レジスタの値と一致するとカウンタをクリア
し、かつ出力パルスをロウレベル(もしくはハイレベル
)に変化させる。
また、カウンタの値と比較値レジスタの値が一致したと
きに割込み信号をCPU部に供給して。
きに割込み信号をCPU部に供給して。
割込み処理によって例えば比較値レジスタの内容を変更
させることができる。これによって、所望のパルス幅を
有するパルス信号を出力できるようにされていた([株
]日立製作所、昭和60年9月発行「日立マイクロコン
ピュータデータブック、8ビツトシングルチツプ、第1
65〜166頁)。
させることができる。これによって、所望のパルス幅を
有するパルス信号を出力できるようにされていた([株
]日立製作所、昭和60年9月発行「日立マイクロコン
ピュータデータブック、8ビツトシングルチツプ、第1
65〜166頁)。
[発明が解決しようとする問題点]
上述した従来のタイマは、比較値レジスタと比較器を1
組しか有しておらず、比較器の一致信号で1割込みやパ
ルスのレベル変化等すべての制御を行なっていた。
組しか有しておらず、比較器の一致信号で1割込みやパ
ルスのレベル変化等すべての制御を行なっていた。
そのため、CPU部への割込みを出力パルスの変化点と
異なるタイミングが行なうようなことができなかった。
異なるタイミングが行なうようなことができなかった。
しかるに、比較値レジスタの値とカウンタの値が一致し
た時点においては、CPUが実行すべき処理が多数重な
るので、上述した比較値レジスタの内容の変更等の処理
を行なう時間的余裕が少なくなる。
た時点においては、CPUが実行すべき処理が多数重な
るので、上述した比較値レジスタの内容の変更等の処理
を行なう時間的余裕が少なくなる。
また、出力されるパルスも、立上がり(もしくは立下が
り)時点がカウンタのリセット時に固定されるので、単
純なパルスしか出力することができないという不都合が
あった。
り)時点がカウンタのリセット時に固定されるので、単
純なパルスしか出力することができないという不都合が
あった。
本発明の目的は、複雑なパルスの出力を可能とし、かつ
カウンタのリセットやCPU部へのタイミングの設定の
自由度を高め、もってタイマの高機能化を実現すること
を目的とする。
カウンタのリセットやCPU部へのタイミングの設定の
自由度を高め、もってタイマの高機能化を実現すること
を目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、比較器から一致信号によってクリア可能な一
つのカウンタに対して、そのカウンタの計数値と比較さ
れる値を設定するための比較値レジスタおよびカウンタ
の計数値とレジスタの設定値を比較する比較器を複数個
設けるとともに、これらの比較器における複数の一致信
号に基づいて出力パルス制御や割込み制御を行なう制御
回路を設けるようにしたものである。
つのカウンタに対して、そのカウンタの計数値と比較さ
れる値を設定するための比較値レジスタおよびカウンタ
の計数値とレジスタの設定値を比較する比較器を複数個
設けるとともに、これらの比較器における複数の一致信
号に基づいて出力パルス制御や割込み制御を行なう制御
回路を設けるようにしたものである。
また、外部からタイマカウンタをクリアさせる信号を入
力するためのタイマリセット入力端子と。
力するためのタイマリセット入力端子と。
その端子に入力された外部リセット信号または上記各比
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにした。
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにした。
[作用]
上記した手段によれば、複数の比較器からの一致信号の
うち任意の信号でパルスのレベル切換えを行なったり、
パルスのレベル切換えタイミングとタイマからCPU部
に対する割込みのタイミングを異ならしめたり、また複
数の比較器からの一致信号あるいは外部からのリセット
信号いずれかで選択的にカウンタをクリアし、出力パル
スの周期を自由に設定できるようにし、これによって、
複雑なパルスの出力を可能とし、かつカウンタのリセッ
トやCPU部へのタイミングの設定の自由度を高め、も
ってタイマの高機能化を実現するという上記目的を達成
することができる。
うち任意の信号でパルスのレベル切換えを行なったり、
パルスのレベル切換えタイミングとタイマからCPU部
に対する割込みのタイミングを異ならしめたり、また複
数の比較器からの一致信号あるいは外部からのリセット
信号いずれかで選択的にカウンタをクリアし、出力パル
スの周期を自由に設定できるようにし、これによって、
複雑なパルスの出力を可能とし、かつカウンタのリセッ
トやCPU部へのタイミングの設定の自由度を高め、も
ってタイマの高機能化を実現するという上記目的を達成
することができる。
[実施例]
第1図には、シングルチップマイコンに内蔵されるのに
適したタイマ回路の一実施例が示されている。
適したタイマ回路の一実施例が示されている。
同図において、1はCPUの内部クロックもしくは外部
クロックを計数する例えば8ビツトのタイマカウンタ、
2a、2bは上記タイマカウンタ1の計数値と比較され
る値を設定するための比較値レジスタ、3aはこの比較
値レジスタ2aに設定された比較値とタイマカウンタ1
の計数値とを常時比較して一致したときに一致信号MT
1を出力する比較器である。また、3bは同様に比較値
レジスタ2bに設定された比較値とタイマカウンタ1の
計数値とを常時比較して一致したときに一致信号MT2
を出力する比較器である。
クロックを計数する例えば8ビツトのタイマカウンタ、
2a、2bは上記タイマカウンタ1の計数値と比較され
る値を設定するための比較値レジスタ、3aはこの比較
値レジスタ2aに設定された比較値とタイマカウンタ1
の計数値とを常時比較して一致したときに一致信号MT
1を出力する比較器である。また、3bは同様に比較値
レジスタ2bに設定された比較値とタイマカウンタ1の
計数値とを常時比較して一致したときに一致信号MT2
を出力する比較器である。
上記タイマカウンタ1はモジュール内バス4に接続され
ており、モジュール内バス4はバスインタフェース5を
介してCPUの内部バス6に接続されている。これによ
って、タイマカウンタ1はCPUによっていつでも計数
動作に影響を与えることなく計数値を読み出したり5動
作中であっても任意の値をカウンタに書き込むことがで
きるようにされている。
ており、モジュール内バス4はバスインタフェース5を
介してCPUの内部バス6に接続されている。これによ
って、タイマカウンタ1はCPUによっていつでも計数
動作に影響を与えることなく計数値を読み出したり5動
作中であっても任意の値をカウンタに書き込むことがで
きるようにされている。
また、上記比較値レジスタ2a、2bもモジュール内バ
ス4に接続されており、CPUによって任意の値を設定
したり、その設定値をいつでも読み出せるようになって
いる。
ス4に接続されており、CPUによって任意の値を設定
したり、その設定値をいつでも読み出せるようになって
いる。
上記比較器3a、3bの一致信号MT1.MT2はコン
トロールステータスレジスタ7のカウンタマツチフラグ
CMFA、CMFBに供給され、ハイレベルの一致信号
MTよ、MT、が出力されたときに、カウンタマツチフ
ラグCMFA、CMFBにそれぞれ「1」がセットされ
る。また、タイマカウンタ1がオーバフローを起こすと
、コントロールステータスレジスタ7のオーバフローフ
ラグOVFに「1」がセットされるようになっている。
トロールステータスレジスタ7のカウンタマツチフラグ
CMFA、CMFBに供給され、ハイレベルの一致信号
MTよ、MT、が出力されたときに、カウンタマツチフ
ラグCMFA、CMFBにそれぞれ「1」がセットされ
る。また、タイマカウンタ1がオーバフローを起こすと
、コントロールステータスレジスタ7のオーバフローフ
ラグOVFに「1」がセットされるようになっている。
そして、上記比較器3a、3bから出力される一致信号
MT1.MT2は、カウンタクリア制御回路11へも供
給される。
MT1.MT2は、カウンタクリア制御回路11へも供
給される。
これらのフラグCMFA、CMFBおよびOvFに「1
」がセットされると、CPUに対する割込み信号CM
i A 、 CM i B 、 OV iが形成される
が、この実施例ではコントロールステータスレジスタ7
とは別個に設けられた8ビツトのコントロールレジスタ
8に台けられたフラグCM i B E 。
」がセットされると、CPUに対する割込み信号CM
i A 、 CM i B 、 OV iが形成される
が、この実施例ではコントロールステータスレジスタ7
とは別個に設けられた8ビツトのコントロールレジスタ
8に台けられたフラグCM i B E 。
CMiAE、0ViEの状態に応じて上記割込み信号C
MiA、CMiB、OViをCP U ニ対して供給す
るか否か決定されるようになっている。
MiA、CMiB、OViをCP U ニ対して供給す
るか否か決定されるようになっている。
そのため、両方のフラグからの出力信号を入力とするA
NDゲートG工、G2.G、が設けられており、各フラ
グCM i B E 、 CM x A E p OV
i Eが「1」のときにのみ割込み信号がCPUへ供
給可能にされる。上記各フラグCMiBE、CMiAE
、0ViEの状態をCPUが自由に設定できるようにす
るため、コントロールレジスタ8は上記モジュール内バ
ス4に接続されている。同様にコントロールステータス
レジスタ7もモジュール内バス4に接続されている。
NDゲートG工、G2.G、が設けられており、各フラ
グCM i B E 、 CM x A E p OV
i Eが「1」のときにのみ割込み信号がCPUへ供
給可能にされる。上記各フラグCMiBE、CMiAE
、0ViEの状態をCPUが自由に設定できるようにす
るため、コントロールレジスタ8は上記モジュール内バ
ス4に接続されている。同様にコントロールステータス
レジスタ7もモジュール内バス4に接続されている。
一方、コントロールレジスタ8には、タイマカウンタ1
へ供給されるクロックを指定するためのビットCKO,
CKI、CK2が設けられ、そのビットの状態を示す信
号がクロック選択回路10に供給されている。これらの
ビットの組み合わせに応じてCPU内部のクロックφ/
8.φ/64゜φ/1024またはクロック入力用外部
端子TMCiに入力された外部クロックのいずれか1つ
を選択して、上記タイマカウンタ1に供給したり、全部
のクロックを遮断した状態にできるようにされている。
へ供給されるクロックを指定するためのビットCKO,
CKI、CK2が設けられ、そのビットの状態を示す信
号がクロック選択回路10に供給されている。これらの
ビットの組み合わせに応じてCPU内部のクロックφ/
8.φ/64゜φ/1024またはクロック入力用外部
端子TMCiに入力された外部クロックのいずれか1つ
を選択して、上記タイマカウンタ1に供給したり、全部
のクロックを遮断した状態にできるようにされている。
さらに、コントロールレジスタ8には、カウンタのクリ
ア信号を選択するためのビットCCLR0、CCLRI
が設けられており、これらのビットの状態信号は、カウ
ンタクリア制御回路11に供給されている。また、カウ
ンタクリア制御回路11には、前記比較器3a、3bか
ら出力される一致信号MTよ、MT2とともに外部から
タイマをリセットできるようにするため設けられたタイ
マリセット入力端子T M Riからの信号が入力され
ている。そして、上記コントロールレジスタ8のビット
CCLRO,ccRr=1の組合せに応じて、一致信号
MT1.MT2または外部リセット信号R8のいずれに
よってタイマカウンタ1をクリアするかあるいはいずれ
の信号が入ってもカウンタをクリアしないか決定し、ク
リア信号CLRを出力するようになっている。
ア信号を選択するためのビットCCLR0、CCLRI
が設けられており、これらのビットの状態信号は、カウ
ンタクリア制御回路11に供給されている。また、カウ
ンタクリア制御回路11には、前記比較器3a、3bか
ら出力される一致信号MTよ、MT2とともに外部から
タイマをリセットできるようにするため設けられたタイ
マリセット入力端子T M Riからの信号が入力され
ている。そして、上記コントロールレジスタ8のビット
CCLRO,ccRr=1の組合せに応じて、一致信号
MT1.MT2または外部リセット信号R8のいずれに
よってタイマカウンタ1をクリアするかあるいはいずれ
の信号が入ってもカウンタをクリアしないか決定し、ク
リア信号CLRを出力するようになっている。
一方、上記コントロルステータスレジスタ7には、タイ
マ出力端子T M oから出力される信号の状態を決定
するためのビットO8O,OSI、○S2.O83が設
けられている。これらのビットは、2つの比較器3a、
3bの各々の一致信号MT□、MT、に応じてそれぞれ
oSOとO81そしてO82とO33が対をなして、各
々4つの状態を決定するようになっている。そして、こ
れらのビットOSO〜O83と比較器3a、3bからの
一致信号MTよ、MT、が出力制御回路12に供給され
る。出力制御回路12は一致信号MT□が入って来たと
きビットoSOとoSlの組合せに応じて、出力信号を
■ハイレベルに変化させるか、■ロウレベルに変化させ
るか、■信号が入ってくる度にハイレベルとロウレベル
を繰り返すかあるいは■レベルを変化させないでそのま
ま維持するかを決定し、そのように出力パルスを制御す
る。
マ出力端子T M oから出力される信号の状態を決定
するためのビットO8O,OSI、○S2.O83が設
けられている。これらのビットは、2つの比較器3a、
3bの各々の一致信号MT□、MT、に応じてそれぞれ
oSOとO81そしてO82とO33が対をなして、各
々4つの状態を決定するようになっている。そして、こ
れらのビットOSO〜O83と比較器3a、3bからの
一致信号MTよ、MT、が出力制御回路12に供給され
る。出力制御回路12は一致信号MT□が入って来たと
きビットoSOとoSlの組合せに応じて、出力信号を
■ハイレベルに変化させるか、■ロウレベルに変化させ
るか、■信号が入ってくる度にハイレベルとロウレベル
を繰り返すかあるいは■レベルを変化させないでそのま
ま維持するかを決定し、そのように出力パルスを制御す
る。
上記実施例のタイマ回路においては、第2図に示すよう
にある外部信号(クロック)aを基準として、その信号
aが入った時点から任意の時間T1遅れて所望のパルス
@T2を有する信号Cを出力するというような制御を行
なうことができる。
にある外部信号(クロック)aを基準として、その信号
aが入った時点から任意の時間T1遅れて所望のパルス
@T2を有する信号Cを出力するというような制御を行
なうことができる。
すなわち、この場合、予め比較値レジスタ2aに上記遅
れ時間T1に相当するカウント値n工を、また比較値レ
ジスタ2bには遅れ時間T工にパルスの幅T2を加えた
時間(T□+T2)に相当するカウント値n2を設定す
る。さらに、コントロールステータスレジスタ7のビッ
ト○SO〜O83には、比較器3aから一致信号MT、
が出力されたときに出力をハイレベルに変化させ、比較
器3bから一致信号MT2が出力されたときに出力をロ
ウレベルに変化させるような組合せ状態を設定しておく
。さらに、コントロールレジスタ8のビットCCLRO
,CCLRIはタイマリセット入力端子T M Riか
ら入力される信号によりカウンタをクリアさせる状態に
設定しておく。そして、タイマリセット入力端子T M
Riに基準となるクロックa(周期T、)を外部から
供給させる。ただし、フラグCMFA、CMFBは「o
」とし、クロックはφ/8.φ/64.φ/1024の
いずれでもよい。
れ時間T1に相当するカウント値n工を、また比較値レ
ジスタ2bには遅れ時間T工にパルスの幅T2を加えた
時間(T□+T2)に相当するカウント値n2を設定す
る。さらに、コントロールステータスレジスタ7のビッ
ト○SO〜O83には、比較器3aから一致信号MT、
が出力されたときに出力をハイレベルに変化させ、比較
器3bから一致信号MT2が出力されたときに出力をロ
ウレベルに変化させるような組合せ状態を設定しておく
。さらに、コントロールレジスタ8のビットCCLRO
,CCLRIはタイマリセット入力端子T M Riか
ら入力される信号によりカウンタをクリアさせる状態に
設定しておく。そして、タイマリセット入力端子T M
Riに基準となるクロックa(周期T、)を外部から
供給させる。ただし、フラグCMFA、CMFBは「o
」とし、クロックはφ/8.φ/64.φ/1024の
いずれでもよい。
すると、タイマカウンタ1は基準クロックaが入った時
点から計数を開始し、計数値がレジスタ2aの設定値n
1に一致(tl)すると比較器3aから一致信号MT1
が出力され、出力Cがハイレベルに変化される。それか
ら、カウンタ1が計数を続はレジスタ2bの設定値n2
と一致(t2)すると、比較器3bから一致信号MT2
が出力され、出力Cがロウレベルに変化される。その後
、カウンタは次の基準クロックaが入って来るまで計数
を続け、クロックaによってクリアされて再びゼロから
計数を開始する。
点から計数を開始し、計数値がレジスタ2aの設定値n
1に一致(tl)すると比較器3aから一致信号MT1
が出力され、出力Cがハイレベルに変化される。それか
ら、カウンタ1が計数を続はレジスタ2bの設定値n2
と一致(t2)すると、比較器3bから一致信号MT2
が出力され、出力Cがロウレベルに変化される。その後
、カウンタは次の基準クロックaが入って来るまで計数
を続け、クロックaによってクリアされて再びゼロから
計数を開始する。
これによって、タイマは周期がToで、外部信号(基準
クロックa)から任意時間T8だけ遅れて、パルス幅T
2を有する任意の信号を出力することができる。
クロックa)から任意時間T8だけ遅れて、パルス幅T
2を有する任意の信号を出力することができる。
また、上記実施例のタイマは、コントロールステータス
レジスタのフラグCM i A Eを「0」に、またフ
ラグCM i B Eを「1」に設定して、比較器3a
の一致信号MT工をタイマ出力の変化タイミングに、ま
た比較器3bの一致信号MT2を割込み信号の出力タイ
ミングを与えるために使用して動作させる。すると、第
3図に示すように、比較器3aから一致信号が出力され
た時点から(T2−T1)時間遅れて割込み信号CM
i BをCPUに対゛して供給することができる(タイ
ミングta)。 なお、上記実施例のタイマ回路は、上
述したような出力パルスの制御の他に、例えばクロック
入力端子T M Ciに入力されたクロックめ数をカウ
ンタ1で計数し、それが所定値になったならば割込み信
号を発生するという外部クロックの計数機能やタイマリ
セット端子T M Riに入力されている信号がハイレ
ベル(もしくはロウレベル)の期間だけカウンタ1で内
部クロックを計数し、その計数値をCPUに読み取らせ
ることでパルス幅を測定する等の動作を行なわせること
もできる。
レジスタのフラグCM i A Eを「0」に、またフ
ラグCM i B Eを「1」に設定して、比較器3a
の一致信号MT工をタイマ出力の変化タイミングに、ま
た比較器3bの一致信号MT2を割込み信号の出力タイ
ミングを与えるために使用して動作させる。すると、第
3図に示すように、比較器3aから一致信号が出力され
た時点から(T2−T1)時間遅れて割込み信号CM
i BをCPUに対゛して供給することができる(タイ
ミングta)。 なお、上記実施例のタイマ回路は、上
述したような出力パルスの制御の他に、例えばクロック
入力端子T M Ciに入力されたクロックめ数をカウ
ンタ1で計数し、それが所定値になったならば割込み信
号を発生するという外部クロックの計数機能やタイマリ
セット端子T M Riに入力されている信号がハイレ
ベル(もしくはロウレベル)の期間だけカウンタ1で内
部クロックを計数し、その計数値をCPUに読み取らせ
ることでパルス幅を測定する等の動作を行なわせること
もできる。
以上説明したように上記実施例は、比較器から一致信号
によってクリア可能な一つのカウンタに対して、そのカ
ウンタの計数値と比較される値を設定するための比較値
レジスタおよびカウンタの計数値とレジスタの設定値を
比較する比較器を複数個設けるとともに、これらの比較
器における複数の一致信号に基づいて出力パルス制御や
割込み制御を行なう制御回路を設けるようにしたので複
数の比較器からの一致信号のうち任意の信号でパルスの
レベル切換えを行なったり、パルスのレベルの切換えと
タイマからCPU部に対する割込みのタイミングを異な
らしめることができるという作用により、複雑なパルス
の出力を可能がなり、かつカウンタのリセットやCPU
部へのタイミングの設定の自由度が高くなり、これによ
ってタイマの機能がなされるという効果がある。
によってクリア可能な一つのカウンタに対して、そのカ
ウンタの計数値と比較される値を設定するための比較値
レジスタおよびカウンタの計数値とレジスタの設定値を
比較する比較器を複数個設けるとともに、これらの比較
器における複数の一致信号に基づいて出力パルス制御や
割込み制御を行なう制御回路を設けるようにしたので複
数の比較器からの一致信号のうち任意の信号でパルスの
レベル切換えを行なったり、パルスのレベルの切換えと
タイマからCPU部に対する割込みのタイミングを異な
らしめることができるという作用により、複雑なパルス
の出力を可能がなり、かつカウンタのリセットやCPU
部へのタイミングの設定の自由度が高くなり、これによ
ってタイマの機能がなされるという効果がある。
また、外部からタイマカウンタをクリアさせる信号を入
力するためのタイマリセット入力端子と。
力するためのタイマリセット入力端子と。
その端子に入力された外部リセット信号または上記各比
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにしたので、複数の比較器からの一致信号あるいは
外部からのリセット信号いずれかで選択的にカウンタを
クリアし、出力パルスの周期を自由に設定できるという
作用により、複雑なパルスの出力が可能となり、かつカ
ウンタのリセットやCPU部へのタイミングの設定の自
由度が高くなり、タイマの機能が向上されるという効果
がある。
較器の一致信号のいずれかにより選択的にカウンタをク
リアできるようにするカウンタクリア制御回路を設ける
ようにしたので、複数の比較器からの一致信号あるいは
外部からのリセット信号いずれかで選択的にカウンタを
クリアし、出力パルスの周期を自由に設定できるという
作用により、複雑なパルスの出力が可能となり、かつカ
ウンタのリセットやCPU部へのタイミングの設定の自
由度が高くなり、タイマの機能が向上されるという効果
がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
比較値レジスタと比較器を2組設けているが、これらを
3組以上設けたり、比較器を1つとしかつ比較値レジス
タを2個以上設け、各比較値レジスタの値をマルチプレ
クサにより選択的に比較器に供給して一致判定をさせる
ようにしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
比較値レジスタと比較器を2組設けているが、これらを
3組以上設けたり、比較器を1つとしかつ比較値レジス
タを2個以上設け、各比較値レジスタの値をマルチプレ
クサにより選択的に比較器に供給して一致判定をさせる
ようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに内蔵させるタイマ回路に適用したものについて説
明したが、この発明はそれに限定されず内部バスを有す
る制御用LSI一般に利用することができる。
をその背景となった利用分野であるシングルチップマイ
コンに内蔵させるタイマ回路に適用したものについて説
明したが、この発明はそれに限定されず内部バスを有す
る制御用LSI一般に利用することができる。
[発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複雑なパルスの出力を可能とし、がつカウン
タのリセットやCPU部へのタイミングの設定の自由度
を高め、もってタイマの高機能化を実現することができ
る。
タのリセットやCPU部へのタイミングの設定の自由度
を高め、もってタイマの高機能化を実現することができ
る。
第1図は本発明に係るタイマ回路の一実施例を示すブロ
ック図、 第2図は出力パルスを制御する場合の制御タイミングの
一例を示すタイミングチャート。 第3図は、出力パルスと割込み信号のタイミングをずら
す制御を行なった場合のタイミングチャートである。 1・・・・タイマカウンタ、2a、2b・・・・比較値
レジスタ、3a、3b・・・・比較器、7,8・・・・
コントロールレジスタ、TMCi・・・・クロック入力
端子、TMRi・・・・リセット入力端子、TMo・・
・・タイマ出力端子。 茶2図 第3v
ック図、 第2図は出力パルスを制御する場合の制御タイミングの
一例を示すタイミングチャート。 第3図は、出力パルスと割込み信号のタイミングをずら
す制御を行なった場合のタイミングチャートである。 1・・・・タイマカウンタ、2a、2b・・・・比較値
レジスタ、3a、3b・・・・比較器、7,8・・・・
コントロールレジスタ、TMCi・・・・クロック入力
端子、TMRi・・・・リセット入力端子、TMo・・
・・タイマ出力端子。 茶2図 第3v
Claims (1)
- 【特許請求の範囲】 1、供給されたクロックを計数するカウンタと、このカ
ウンタの計数値と比較されるべき任意の値を設定可能な
複数個のレジスタと、このレジスタの値と上記カウンタ
の計数値を比較する複数個の比較器と、制御条件を設定
するコントロールレジスタを有しこのコントロールレジ
スタの内容と上記比較器から出力される一致信号に基づ
いて出力信号の制御を行なう制御回路とを備えてなるこ
とを特徴とするタイマ回路。 2、リセット入力端子を有し、上記コントロールレジス
タの内容に応じてこのリセット入力端子に入力された信
号または上記いずれかの比較器から出力される一致信号
によって、上記カウタンを選択的にクリアさせるカウン
タクリア制御回路を備えてなることを特徴とする特許請
求の範囲第1項記載のタイマ回路。 3、外部クロック入力端子を有し、上記コントロールレ
ジスタの内容に応じて内部クロックまたは上記外部クロ
ック入力端子に入力されている外部クロックのいずれか
一つを選択的に上記カウンタに供給するクロック選択回
路を備えてなることを特徴とする特許請求の範囲第1項
もしくは第2項記載のタイマ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295251A JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295251A JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01137315A true JPH01137315A (ja) | 1989-05-30 |
Family
ID=17818171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62295251A Pending JPH01137315A (ja) | 1987-11-25 | 1987-11-25 | タイマ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01137315A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
EP1630963A2 (de) * | 1999-03-01 | 2006-03-01 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
JP2015507287A (ja) * | 2012-02-01 | 2015-03-05 | マイクロチップ テクノロジー インコーポレイテッドMicrochip Technology Incorporated | タイムベース周辺機器 |
-
1987
- 1987-11-25 JP JP62295251A patent/JPH01137315A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
EP1630963A2 (de) * | 1999-03-01 | 2006-03-01 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
EP1630963A3 (de) * | 1999-03-01 | 2006-05-31 | Infineon Technologies AG | Anordnung und Verfahren zum Ermitteln, ob der Zählstand eines Zählers einen vorbestimmten Zählstand erreicht hat oder nicht |
JP2007124156A (ja) * | 2005-10-26 | 2007-05-17 | Canon Inc | 周波数制御回路、モータ駆動装置、周波数制御方法、モータ駆動装置の制御方法、及び、制御方法をコンピュータに実行させるプログラム |
JP2015507287A (ja) * | 2012-02-01 | 2015-03-05 | マイクロチップ テクノロジー インコーポレイテッドMicrochip Technology Incorporated | タイムベース周辺機器 |
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