JPH0468827A

JPH0468827A - 無線通信機の制御装置

Info

Publication number: JPH0468827A
Application number: JP2178991A
Authority: JP
Inventors: Takayuki Nonami; 隆之野並
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 1992-03-04
Anticipated expiration: 2013-12-14
Also published as: US5237592A; JP2836637B2; CA2038645C; EP0464314B1; CA2038645A1; EP0464314A2; EP1353457A3; EP1353457A2; EP1353457B1; DE69133621D1; DE69133488D1; EP0464314A3; DE69133488T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、時分割多元接続方式による無線通信方式に
適した無線通信機の制御装置に関する本のである。

〔従来の技術〕

第２２図は例えば三菱電機技報第６０巻第１０号（１９
８６年）ｐｐ、５５〜５９に示された従来の無線通信機
である自動車電話システムの移動局の構成を示すブロッ
ク図である１図において、１社送受信アンテナ、２は送
信と受信とを１つのアンテナで行うために設けられたア
ンテナ共用器、３は送信信号の変調や増幅を行う送信部
、４は必要な周波数を発振する周波数シンセサイザ、５
は所定の帯域の信号を復調する受信部、６は各部を制御
する制御部、Ｔは音声信号を扱うベースバンド信号処理
部、８は送話部、９は受話部である。また、第２３図は
制御部６をマイクロコンビ為−夕で構成した場合の構成
図である。図において、１０はＣＰＵ、１１はデータが
読み書きされるＲＡＭ、　１２はプログラムが格納され
たＲＯＭ、　１３はタイマ回路、１４１〜１４６は外部
とインタフェースするための入出カポ−）（Ｉ１０ボー
））、１６はパスである。

次に動作について説明する。ＣＰＵ１０は％ＲＯＭ１２
内のプログラムに従って動作する。りｔｐ、Ｉ１０ポー
ト１４１〜１４６を介して送信部３、周波数シンセサイ
ザ４、受信部５（これらをまとめて無線部という。また
、無線部のうち送信に関連する部分を無線送信部という
。）およびベースバンド信号逃場部Ｔに必要な制御信号
を与えるとともに、それらから必要な情報を入力する。

これらを制御している′ときに、時間管理が必要な場合
には、タイマ回路１３にタイマ割込みを発生させ、その
タイマ割込みに応じて実時間制御を行う。例えば、送信
部起動信号（ＴＸＯＮ）を扱うときには、無線チャネル
の割当て後の一定時間内にＴＸＯＮに割シ当てられてい
る出力ポートをアクティブとする。

また、通信が終了すると、その後一定時間内にその出力
ポートをインアクティブとする。

このように、ＣＰＵｌ０はＴＸＯＮ等の制御信号をＩ１
０ポート１４１〜１４６を介して無線部に与えている。

従りて、周波数分割多元接続方式（ＦＤＭＡ方式）によ
）通信が行われる場合には、無線部の動作は定常的であ
って、ＣＰＵ１０のこのような制御によ）無線部は問題
なく動作する。しかし、例えば米国ＴＩＡで検討されて
いる次期自動車電話システムのような時分割多元接続方
式（ＴＤＭＡ方式）によシ通信が行われる場合には、無
線機の動作は間欠的である。つ筐シ、第２４図に示すよ
うに、１つのＴＤＭＡフレームの中の割シ当てられたタ
イムスロットのみについて送受信を行わなければならな
い。第２４図は３多重ＴＤＭＡ方式の場合を示している
。従りて、ＴＸＯＮを例にとれば、第２５図に示すよう
に、そのタイムスロットに応じたＴＸＯＮが出力される
必要がある。

〔発明が解決しようとする課題〕

従来の無線通信機の制御装置（以下、単に制御装置とい
う。）は以上のように構成されているので、ＣＰＵ　１
０が直に制御信号の入出力制御を行なっているため、Ｔ
ＤＭＡ方式に適用した場合には、タイマ割込みを多用し
たとしても、マイクロ秒オーダで入出力される必要があ
る制御信号を正確なタイミングで入出力できないという
課題があった。

仮にＣＰＵ１０やその他の周辺回路として高速に動作す
るものを使用したとしても、消費電力が増大したシ装置
が高価になるなどの課題があった。

この発明は上記のような課題を解消するためになされた
もので、ＴＤＭＡ方式の通信であっても、制御信号を正
確なタイミングで処理することができ、しかも、制御信
号の入出力タイミングの設定変更を容易に行うことがで
きる柔軟な制御装置を得ることを目的とする。さらに、
制御が難しい送信系のタイミング制御を容易に実現する
ことができる制御装置を得ることを目的とする。

〔課題を解決するための手段〕

請求項（１）記載の発明に係る制御装置は、外部から与
えられたマスタクロックを計数するとともに、制御回路
の指定による所定数の前記マスタクロックを計数したと
きに計数値を計数開始時の値にもどしてＴＤＭＡ７レー
ム周期に応じ九周期動作を行いうるタイマ回路と、この
タイマ回路から出力され良計数値と制御回路が設定した
設定値とを比較して、それらが一致したときに無線部に
対してストロープ信号を出力するストロープ発生回路と
を備えたものである。

またも請求項（２）記載の発明に係る制御装置は、外部
から与えられた１スタクロツクを計数するとともに、制
御回路の指定による所定数のマスタクロックを計数した
ときに計数値を計数開始時の値にもどしてＴＤＭＡ、ｙ
レーム周期に応じ九局期動作を行いうる第１のタイマ回
路と、この第１のタイマ回路から出力された計数値と制
御回路が設定した設定値とを比較して、それらが一致し
たときに無線受信部に対してストロープ信号を出力する
第１のストロープ発生回路と、第１のタイマ回路から出
力され良計数値と制御回路が設定し九タイミング補正値
とを比較して、それらが一致したときにトリガ信号を出
力する比較回路と、この比較回路が出力したトリガ信号
を実機としてマスタクロックの計数を開始する第２のタ
イマ回路と、この第２のタイマ回路から出力された計数
値と制御回路が設定した送信用設定値とを比較して、そ
れらが一致したときに無線送信部に対してストロープ信
号を出力する第２のストロープ発生回路とを備えたもの
である。

〔作用〕

請求項（］）記載の発明におけるストロープ信号発生回
路は、タイマ回路が出力する周期的な計数値が、あらか
じめ設定された所定の値となったときにストロープ信号
を発生し、制御回路の介在なしで、無線部が必要とする
制御タイミングを特徴する請求項（２）記載の発明における比較回路は、第１のタ
イ１回路が出力する周期的な計数値が、あらかじめ設定
されたタイミング補正値となったときにトリガ信号を出
力する。第２のタイマ回路および第２のストロープ発生
回路が作成する無線送信部に対するストロープ信号は、
タイミング補正値に対応した値だけタイミング補正され
たストロープ信号となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、２０はＴＤＭＡフレームに対応した周期で
計数値（タイマカウント値）が初期値にもどるタイ１回
路、２２は基準クロックとなるベースバンドマスタクロ
ック（以下、マスタクロックという。）の入力線、２４
はタイマカウント値の供給線、３１〜３ｎはストロープ
信号を出力する比較回路、４１〜４ｎはそ、れぞれスト
ロープ信号（ＳＴＢ　）が出力されるストロープ出力線
であり、その他のものは同一符号を付して第２３図に示
したものと同一のものである。ただし、ＲＯＭ１２に格
納されているプログラムは異なる。々お、ここでは、厳
しいタイミング制御を要求されない信号が通過するＩ１
０ボート１４１．１４２のみが設けられている。また、
この実施例では、ストロープ発生回路は比較回路３１〜
３ｎとして実現されている。

制御回路はＣＰＵ１０およびＲＯＭ１２内の従来のプロ
グラムとは異なるプログラムとして実現されている。

第３図はタイマ回路２０の構成例を示した構成図であり
、図において、２０２はバス１６に接続されＣＰＵＩか
ら与えられ九初期値を一時格納する初期値レジスタ％２
０４　Ｆｉマスタクロククを計数するタイマカウンタで
ある。

ま九、第４図は比較回路３１の構成例を示す構成図でア
シ、図において、３０２はパス１６に接続されＣＰＵ１
０により設定値が設定される入力レジスタ、３０４は設
定値を出力する出力レジスタ、３０６はタイマカウンタ
２０４の計数値をラッチするラッチ回路、３０８は出力
レジスタ３０４から出力きれる設定値とラッチ回路３０
６が保持している値とを比較する比較器、３１０は比較
器３０８が出力した一致検出パルスをマスタクロックに
同期させる出力ラッチ回路である。なお、他の比較回路
３２〜３ｎの構成も同じである。

次に動作について説明する。まず、ＣＰｏｌｏは次のよ
うな初期設定を行う。つまり、タイマ回路２０の初期値
レジスタ２０２に、（ＴＤＭＡフレームの１フレ一ム時
間）÷（マスタクロック周期）の値に対応した初期値を
設定する。また、各比較回路３１〜３ｎの入力レジスタ
３０２に、無線部が必要とする各種のストロープタイミ
ングに応じた設定値を設定する。ＣＰＵ１０は、以後、
ストロープタイミングを変更する等の必要を生じ九とき
以外のときには、ストロープ信号の発生に関与しない。

タイマ回路２０のタイマカウンタ２０４は、マスタクロ
ックを計数してカウントアツプしたらキャリー信号を発
生する。このキャリー信号によシ、初期値レジスタ２０
２が保持している初期値が、タイマカウンタ２０４にロ
ードされる。以後、タイマカウンタ２０４は、初期値か
ら計数を開始しカウントアツプによルキャリー信号を発
生する動作を繰夛返す。よって、キャリー信号の発生周
期／Ｉ′ｉ％ＴＤＭＡフレームの周期に等しい。つまシ
、この場合には、初期値は、初期値とカウントアツプ値
との差が、（ＴＤＭＡ７レームの１フレ一ム時間）÷（
マスタクロックの周期）となる値となっている。また、
このキャリー信号は、ＣＰＵ１０に対する７レーム割込
み信号（ＩＮＴ　）ともなる。

そして、タイマカウンタ２０４の計数値は、常時供給！
Ｉ２４に出力されている。よって、計数値は各比較回路
３１〜３ｎに供給される。各比較回路３１〜３ｎにおい
て、入力レジスタ３０２内の設定値は、フレーム割込み
信号によ多出力レジスタ３０４に移送されているので、
比較器３０８ａ、設定値とラッチ回路３０６に取込まれ
良計数値とを比較できる。

そして、それらが一致し九ときに一致検出信号を出力す
る。この一致検出信号は、出力ラッチ回路３１０にマス
タクロックによりてラッチされる。この出力ラッチ回路
３１０の出力はストロープ信号として無線−に出力され
る。第２図は、比較回路３１に「３」が設定され、比較
回路３２に「１０」が設定された場合の計数値とストロ
ープ信号との関係を示したものである。このストロープ
信号は、無線部で必要とされるタイミング制御に用いら
れる。

そして、例えばｎ個の比較回路３１〜３ｎを設は九場合
には、無線部に対してｎｌｌ類のストロープ信号が供給
される。以上の説明から明らかなように、各ストロープ
信号も、ＴＤＭＡフレームの周期と同一の、周期で発生
する。

なお、ストロープ信号のパルス幅よシも長いパルス幅の
信号が要求されるときには、第５図に示すように、出力
ラッチ回路３１０の後段に、ＲＳフリップフロップ（Ｆ
／Ｐ）　５０を設ければよい。このようにして、第６図
に示すようなパルス幅が広が−）良信号を作成できる。

この信号のタイミングおよびパルス幅は、Ｆ／Ｆ　５０
の入力となる２つのストロープ信号に対応した比較回路
３１〜３ｎの設定値を制御することによシ、任意の値に
設定される。

また、ストロープ信号の発生タイミングを変更すること
も容易である。りま）、タイミング変更が必要とさｎる
ときに受信するＴＤＭＡ７レームの直前のＴＤＭＡフレ
ームを受信しているときに、ＣＰＵｌ０が比較回路３１
〜３ｎの入力レジスタ３◎２に変更された設定値を設定
しておけばよい。このようにすれば、次のフレーム割込
み信号が出力されたときに出力レジスタ３０４に新たな
設定値が設定され、ストロープ信号の発生タイミングが
変更される。

そして、ＴＤＭＡ：ｙレームの位相の調整または変、更
を行うこと、すなわちフレーム割込み信号の発生−タイ
ミングをずらすことも容易である。つま）、タイマ回路
２０に与える初期値を、ずらしたい位相量に応じた値と
し、フレーム）割込み信号が出力され九ら正規の初期値
を、再びタイ１回路２０に与えればよい。

ところで、パルス幅の長い信号を発生させるために２つ
のストロープ信号を用いた場合について説明したが、同
様の目的のためにカウンタ回路５１を用いてもよい。例
えば、第７図に示すように、ＣＰＵ１０がカウンタ回路
５１にパルス幅に相当するカウント値Ｋを設定しておく
。そして、第８図に示すように、ストロープ信号ｎをト
リガとしてカウントを開始し、カウントアツプ信号によ
ってＦ／Ｆ　５０をリセットする。このようにして、カ
ウント値Ｋに応じたパルス幅を有する信号が作成される
。なお、カウント値にはカウンタ回路５１の内部に保持
され、フレーム割込み信号によりてカウンタ回路５１に
おけるカウントを行う部分にロードされる。

また、無線部の周波数シンセサイザに対する周波数設定
などのように、シリアルデータの転送が必要な場合に社
、第９−に示すように、出力ラッチ回路３１０の後段に
、あらかじめデータが設定されるレジスタ５２と出力回
路５４とを設ければよい。この場合には、ＣＰｏｌｏは
レジスタ５２に所定のデータを設定しておく。そして、
出力回路５４は、ストロープ信号をトリガとしてデータ
を取込み、マスタクロックに同期して所定のデータをシ
リアルデータとして出力する。また、シリアルデータが
出力されている関はイネーブル信号をアクティブとする
。このようにして、無線部に対して任意のシリアルデー
タを出力することが可能になる。そして、このような回
路を２つ設けること罠より、ＴＤＭＡフレーム内での自
チヤネル以外の他のチャネルのモニタが容易になる。

第１０図はこの発明の第２の実施例による制御装置を示
すブロック図である。図において、３０は計数値と設定
値とを比較する比較回路、６０は複数の設定値が設定さ
れうるデータ更新回路、６２は所定のストロープ出力線
４１〜４ｎにストロープ信号を出力する選択回路である
。この場合には、ストロープ発生回路は、比較回路３０
、データ更新回路６０および選択回路６２で構成されて
いる。

なお、６１は比較回路３０が出力する一致検出バルスを
示している。

また、第１１図はデータ更新回路６０の構成例を示す構
成図である。図において、６４はバス１６に接続され、
ＣＰＵ１０から必要なデータを受は毛って、そのデータ
をＲＡＭ　Ｓ　６に書き込む書込制御回路、６８は一致
検出パルス６１を受けて比較回路３０および選択回路６
２に必要なデータを与える読出側ｍ回路である。

次に動作について説明する。ＣＰＵｌ０は初期設定時に
、データ更新回路６０に対して、必要なストロープ発生
タイミングを作成するための設定値とこれらの設定値に
対応したストロープ信号の出力光を示す情報とを、スト
ロープ発生タイミング順に与える。すると、書込制御回
路６４は、ＲＡＭ６６に設定値とストロープ信号の出力
光を示す情報とを書き込む。比較回路３０は、例えば第
４図に示すよ５な構成となりている。ただし、この場合
には、入力レジスタ３０２に設定され次設定値は、直ち
に出力レジスタ３０４に移送される。続出制御回路６８
は、フレーム剖込み信号を入力すると、第１番目の設定
値を比較回路３０に与える。また、選択回路６２に第１
番目の情報を与える。すると、比較回路３０＃ｉ、この
設定値とタイ１回路２０の計数値とを比較し、それらが
一致したら一致検出バルス６１を選択回路６２および読
出制御回路６８に出力する。選択回路６２は、第１番目
の情報が示しているストロープ出力線４１〜４ｎを選択
し、選択されたストロープ出力ａ４１〜４ｎにストロー
プ信号を出力する。一方、読出制御回路６８は、一致検
出パルス６１を受けると次の設定値を比較回路３０に与
えるとともに、その設定値に対応した情報を選択回路６
２に与える。以後、この動作が繰り返されて必要な個数
のストロープ信号が選択回路６２から出力される。また
、各ストロープ信号の周期はＴＤＭＡフレームの周期に
一致する。

なお、上記各実施例は移動局について説明したが、送受
信周期カウンタ設定を固定とし、ストロープ発生回路を
複数チャネル分設けることによシ、基地局についても適
用可能である。

また、移動局が高速で移動すると受信タイミング同期に
ずれが生ずるが、第Ｉ２図に示すような受信タイミング
を検出する丸めの回路を付加してこれを補正することが
できる。第１２図に示す第３の実施例による制御装置は
、受信タイミングを補正するためにユニークワード検出
回路１１２とラッチ回路１１４とをさらに設けたもので
ある。また、ユニークワード検出回路１１２は、ストロ
ープ信号のうちの所定の１本を導入している。このスト
ロープ信号はその時点における基準タイミング信号を意
味する信号となる。そして、まず、ユニークワード検出
回路１１２は、ＣＰＵ１０の検出指示によシ動作ｔ−開
始する。次に、基準タイミング信号に従って、ユニーク
ワード検出回路１１２は、受信データと受信再生クロッ
クとからユニークワードの検出を行う。ユニークワード
が検出できると検出パルスを出力する。この検出パルス
は、タイマ回路２０の計数値を導入しているラッチ回路
１１４に与えられる。ラッチ回路１１４は、検出パルス
によシそのときの計数値をラッチする。そして、　ＣＰ
Ｕ１０は、ラッチ回路１１４に保持されている値を読み
出す。読み出した値からＴＤＭＡフレームごとの受信同
期タイミングを検出することができる。ＣＰＵｌ０は、
各ＴＤＭＡ７レームの受信同期タイ２ングをもとに移動
平均値処理などを行うことによシ、受信タイミングのず
れを検出できる。ＣＰＵ　１０は、検出されたずれ量に
応じ比値をタイマ回路２０に設定し、その後、初期値を
再設定することで、受信タイミングの補正を行うことが
できる。

上記各実施例による制御装置は、間欠受信動作時にもＴ
ＤＭＡフレーム単位のフレーム割込みにより　ＣＰＵ　
１０が割込まれることになる。従って、受信処理を必要
としないときｋもＣＰＵ１０を動作させておく必要があ
シ、余分な電力を消費してしまう。第１３図に示す第４
の実施例による制御装置は、そのような問題にも対応し
うるものである。

この場合に社、受信したＴＤＭＡ７レームの数をカウン
トするフレーム数カウンタ１２２、アクティブフレーム
検出器１２４およびゲート回路１２６が設けられる。つ
ｔシ、タイマ回路２０が出力するキャリー信号を７レー
ム割込み信号とはせず、キャリー信号はフレームパルス
（ＦＰ）としてフレーム数カウンタ１２２に入力される
。フレーム数カ９ンタ１２２杜、スーパフレームを構成
するＴＤＭＡ７レームの数が１周分となるようなカウン
タとなっている。例えば、スーパフレームが１２個のＴ
ＤＭＡ７レームで構成されている場合には、カウント値
は「０」〜「１１」の値を循環する。また、アクティブ
フレーム検出器１２４には、あらかじめＣＰＵｌ０から
、受信すべきＴＤＭＡフレームの番号を示すデータが通
知されている。よって、アクティブフレーム検出器１２
４は、フレーム数カウンタ１２２のカウント値と設定さ
れている番号データとを比較して、それらが一致してい
る間、受信起動信号を出力する。この受信起動信号はゲ
ート回路１２６のゲート信号となりていて、ゲーメト回
路１２６は、受信起動信号がアクティブとなりている間
だけ、フレームパルスをフレーム割込み信号としてＣＰ
Ｕｌ０に出力する。第１４図はスーパフレーム中の３つ
のＴＤＭＡ　７レームを間欠受信する場合の各信号の発
生例を示し友ものである。このようにして、受信が必要
とされる場合にのみフレーム割込み信号が発生するよう
にすれば、受信動作を要求されないときには、ＣＰＵ　
１　Ｇを非起動状態とすることができ、低消費電力化が
実現できる。

ところで、基地局（ＢＳ）と移動局（ＭＳ）との間の伝
送では、第１５図に示すように伝搬遅延時間ｔ１が生ず
る。ＴＤＭＡ方式による通信にあっては、この伝搬遅延
時間ｔ１を補償して移動局から送信信号を出力すること
が要求される。

第１６図はそのような補償をも行いうろこの発明の第５
の実施例による制御装置を示すブロック図である。図に
おいて、３は無線受信部に与えるストロープ信号（ＲＸ
ＳＴＢ　）を発生する第１のストロープ発生回路、ＴＯ
はＣＰＵ１０よシ与えられるタイミング補正値とタイマ
回路（第１のタイマ回路）２０の計数値とを比較する比
較回路、８０はトリガ信号を契機としてマスタクロック
の計数を開始する第２のタイマ回路、９０は無線送信部
に与えるストロープ信号（ＴＸＳＴＢ　’）を発生する
第２のストロープ発生回路である。９１〜ｌ１ｍａ無線
送信部に接続されるストロープ出力線である。

なお、第１のストロープ発生回路３および第２のストロ
ープ発生回路９０の構成として、第１の実施例または第
２の実施例におけるストロープ発生回路（第１図に示し
たものま九は第１Ｏ図に示したもの）の構成をそのまま
採用できる。

第１７図は比較回路１０の構成例を示す構成図である。

図において、７０２はパス１６に接続され、ＣＰＵ１０
によシタイミング補正値が設定される入力レジスタ、７
０４Ｈタイミング補正値を出力する出力レジスタ、７０
ｇはタイマ回路２０の計数値をラッチするラッチ回路、
７０８は出力レジスタ１０４から出力されるタイミング
補正値とラッチ回路７０ｇが保持している値とを比較す
る比較器、７１０は比較器７０８が出力したトリガ信号
をマスタクロックに同期させる出力ラッチ回路である。

なお、７０９は第２のタイマ回路８０に与えられるトリ
ガ信号を示す。

また、第１８図は第２のタイマ回路８Ｇの構成例を示す
構成図である。図において、８０２はバス１６に接続さ
れＣＰＵｌ０から与えられた初期値を一時格納する初期
値レジスタ、８０４はマスタクロックを計数するタイマ
カウンタである。

次に動作について説明する。タイマ回路２０および第１
のストロープ発生回路３の動作については、第１の実施
例または第２の実施例における動作と同じであるから、
ここでは説明を省略する。

この場合には、ＣＰＵ　１０　Ｆｉ初期設定時に、比較
回路１０、第２のタイマ回路８０および第２のストロー
プ発生回ｊ８９０にも各初期値を設定する。つまシ、比
較回路ＴＯに対しては、基地局から指定された送信タイ
ミング補正量にもとづいて作成されたタイミング補正値
を、第２のタイマ回路８ａに対して鉱例えばｒｏｏｏｏ
Ｊの初期値を、そして第２のストロープ発生回路９０に
対しては各ストロープ信号を発生させるための各設定値
（各送信用設定値）を与える。ここで、第２のストロー
プ発生回路９０の構成として、第１図に示す構成を採用
したときには、第１９図に示すようになる。

従って、各比較回路９１１〜９１ｍに各設定値が与えら
れる。

比較回路７０において、入力レジスタ７０２に設定され
たタイミング補正値は、フレーム割込み信号によって出
力レジスタ７０４に移送される。すると、比較器７０８
はタイミング補正値とラッチ回路７０６に保持され九第
１のタイマ回路２０の計数値とを比較する。そして、そ
れらが一致すると出力ラッチ回路７１０　ｆ：介してト
リガ信号を出力する。

従って、ＣＰｏｌｏが設定したタイミング補正値は、（
タイミング補正値−第１のタイマ回路２０の初期値）×
（マスタクロックの周期）が送信タイミングの補償値と
なるような値である。第２のタイマ回路８ａにおいて、
タイマカラ／り８０４はこのトリガ信号の入力により初
期値レジスタ８０２内の値を取り込んで計数を開始する
。初期値がｒ　００００　Ｊであったときにａ、ｒｏｏ
ｏｏＪからカウントアツプする。そして、計数値は第２
のストロープ発生回路９０に出力される。そして、以後
、比較回路７０はＴＤＭＡフレームの周期と同じ周期で
トリガ信号を出力し、第２のタイマ回路８０の計数値は
それに応じてｒｏｏｏｏＪにもどされる。なお、比較回
路ＴＯは、ＣＰＵｌ０によシタイミング補正値が設定さ
れた後１回だけトリガ信号を出力し、第２のタイマ回路
８０はそのトリガ信号によシ起動され、以後、第１のタ
イマ回路２０と同様に自身により初期値を再ロードする
ように構成してもより０次に、第２のストロープ発生回路９００各比較回路９１
１〜９ｔｍは、第２のタイマ回路８０の計数値と各設定
値とを比較して、それらが一致し九らストロープ信号を
出力する。出力され次ストａ−ブ信号は、無線送信部に
与えられる。無線送信部は、与えられたストロープ信号
に応じてタイミング制御を行う。このようにして、無線
送信部は、補正された送信タイミングで送信制御を行え
る。

そして、通信中に基地局から送信タイミング補正量の変
更が通知されたときには、ＣＰＵ１Ｇは変更が必要とさ
れるＴＤＭＡ７レームの直前のフレームを受信している
ときに、比較回路７０の入力レジスタ７０２に対して変
更されたタイミング補正値を設定する。すると、次のフ
レーム割込み信号によシ、新たなタイミング補正値が出
力レジスタ７０４に移送される。従って、次ＴＤＭＡフ
レームから新たな補正タイミングで送信制御が可能とな
る。

なお、この場合にも、第２のストロープ発生回路９０の
後段に、第５図、第７図または第９図に示した回路を付
加して、ストロープ信号を加工することも可能である。

なお、移動局が高速で移動すると受信タイミング同期に
ずれが生ずるが、第２０図に示すような受信タイミング
を検出するための回路を付加してこれを補正することが
できる。補正の動作については、第１２図に示す第３の
実施例の場合と同じであり、ここでは説明を省略する。

また、第２１図に示すように、フレーム数カウンタ１２
２、アクティブフレーム検出器１２４およびゲート回路
１２６を付加すれば、スーパフレームにおいて受信を要
求さないＴＤＭＡフレームが入力したときに、フレーム
割込み信号は発生せずＣＰＵｌ０の間欠起動が可能にな
る。動作については、第１３図に示す第４の実施例の場
合と同じであシ、こ仁で鉱説明を省略する。

〔発明の効果〕

以上のように、請求項（１）記載の発明によれば、制御
装置を、ＴＤＭＡ７レームの周期に従って計数値が循環
するタイマ回路の出力とあらかじめ設定されている設定
値とを比較してストロープ信号を発生するように構成し
たので、ＣＰＵ等の制御部が介在せずにタイミング制御
が可能となると七によシ実時間制御が可能とな多、シか
奄、容易にタイミング変更可能なものが得られる効果が
ある。

また、請求項（２）記載の発明によれば、制御装置を、
さらに第１の５４１回路の計数値を送信タイミング補正
量分だけずらした計数値と設定値とを比較して無線送信
部に与えるストロープ信号を発生するように構成したの
で、上記の効果に加えて、さらに、送信系のタイミング
制御を容易に実現でき、しかも、容易にそのタイミング
を変更可能なものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による制御装置を示ナ
ブロック図、第２図はストロープ信号と計数値との関係
を示すタイミング図、第３図はタイ１回路の構成を示す
構成図、第４図は比較回路の構成を示す構成図、第５図
はストロープ信号のパルス幅を変更する回路を示す回路
図、第６図はストロープ信号とＦ／Ｆ出力との関係を示
すタイミング図、ａｌＩ７ｒｉ！Ｊはストロープ信号の
パルス幅を変更する他の回路を示す回路図、第８図はカ
ウンタ回路の出力とＦ／Ｆ出力との関係を示すタイミン
グ図、第９図はシリアルデータを出力する回路の構成を
示す構成図、第１Ｏ図はこの発明の第２の実施例による
制御装置を示すブロック図、第１１図はデータ更新回路
の構成を示す構成図、第１２図はこの発明の第３の実施
例による制御装置を示すブロック図、第１３図はこの発
明の第４の実施例による制御装置を示すブロック図、第
１４図は送信起動信号とＣＰＵ動作との関係を示すタイ
ミングｒｊｊＡ、第１５図社伝搬遅延時間を示すタイミ
ング図、第１６図はこの発明の第５の実施例による制御
装置を示すブロック図、第１７図は比較回路の構成を示
す構成図、第１８図は第２のタイマ回路の構成を示す構
成図、第１９図は第２のストロープ発生回路の構成を示
す構成図、第２０図はこの発明の第６の実施例による制
御装置を示すブロック図、第２１図はこの発明の第７の
実施例による制御装置を示すブロック図、第２２図は自
動車電話システムの移動局を示すブロック図、第２３図
は従来の制御装置を示すブロック図、第２４図はＴＤＭ
Ａフレームを示す説明図、第２５図はＴＸＯＮのタイミ
ングを示すタイミング図である。１０絋ＣＰＵ、１１はＲＡＭ、１２＃ｉＲＯＭ、１６は
バス、２０Ｆｉタイマ回路、２０２は初期値レジスタ、
２０４はタイマカウンタ、３は第１のストロープ発生回
路、３Ｇ・３１〜３ｎｔｔ比較回路、３０２は入力レジ
スタ、３０４は出力レジスタ、３０６Ｆｉラッチ回路、
３０１１は比較器、３１０ａ出力ラッチ回路、６０はデ
ータ更新回路、６２は選択回路、６４Ｆｉ書込制御回路
、６６はＲＡＭ％６８は読出制御回路、ＴＯは比較回路
、７０２は入力レジスタ、７０４は出力レジスタ、１０
６はラッチ回路、１０８は比較器、１１０は出力ラッチ
回路、８０は第２のタイマ回路、８０２は初期値レジス
タ、８０４はタイマカウンタ、９０チ回路、１２２はフ
レーム数カウ／り、１２４はアクティブフレーム検出器
、１２６はゲート回路。なお、図中、同一符号は同一　またけ相当部分を示す。

Claims

【特許請求の範囲】

（１）外部から与えられたマスタクロックを計数すると
ともに、所定数の周期で計数値を循環させるタイマ回路
と、このタイマ回路の前記計数値と設定値とを比較して
、一致したときに無線部に対してストロープ信号を出力
するストロープ発生回路と、前記タイマ回路に前記所定
数を設定するとともに、前記ストロープ発生回路に前記
設定値を設定する制御回路とを備えた無線通信機の制御
装置。
（２）外部から与えられたマスタクロックを計数すると
ともに、所定数の周期で計数値を循環させる第１のタイ
マ回路と、この第１のタイマ回路の前記計数値と設定値
とを比較して、一致したときに無線受信部に対してスト
ロープ信号を出力する第１のストロープ信号発生回路と
、前記第１のタイマ回路の前記計数値とタイミング補正
値とを比較して、一致したときにトリガ信号を出力する
比較回路と、前記トリガ信号を契機として前記マスタク
ロックの計数を開始する第２のタイマ回路と、この第２
のタイマ回路の計数値と送信用設定値とを比較して、一
致したときに無線送信部に対してストロープ信号を出力
する第２のストロープ発生回路と、前記第１のタイマ回
路に前記所定数を設定するとともに前記第１のストロー
プ発生回路に前記設定数を設定し、かつ、前記比較回路
に対してタイミング補正値を設定するとともに前記第２
のストロープ発生回路に対して前記送信用設定値を設定
する制御回路とを備えた無線通信機の制御装置。