JPS58182924A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPS58182924A JPS58182924A JP57065349A JP6534982A JPS58182924A JP S58182924 A JPS58182924 A JP S58182924A JP 57065349 A JP57065349 A JP 57065349A JP 6534982 A JP6534982 A JP 6534982A JP S58182924 A JPS58182924 A JP S58182924A
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- JP
- Japan
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- signal
- counter
- register
- registers
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンビ、−夕等から各種の制御機
器へ供給される制御信号のような信号の発生回路に関し
、特に、信号の周期およびデ轟−ティ比を変えることが
可能な信号発生回路に関する。
器へ供給される制御信号のような信号の発生回路に関し
、特に、信号の周期およびデ轟−ティ比を変えることが
可能な信号発生回路に関する。
従来の信号発生回路としては、例えば、フリーランニン
グカウンタとこれをプリセットするためのレジスタを用
いたものがあるうこの信号発生回路では、フリーランニ
ングカウンタの出力とレジスタの設定値とが、比較回路
において比較され、両者が一致した時点で出力信号がハ
イレベルからロウレベルに、マたはロウレベルからハイ
レベルに変化されるようにされていた。つまり、レジス
タの設定値に応じたパルス幅を有する信号が制御信号と
して各種制御機器へ出力されていた。
グカウンタとこれをプリセットするためのレジスタを用
いたものがあるうこの信号発生回路では、フリーランニ
ングカウンタの出力とレジスタの設定値とが、比較回路
において比較され、両者が一致した時点で出力信号がハ
イレベルからロウレベルに、マたはロウレベルからハイ
レベルに変化されるようにされていた。つまり、レジス
タの設定値に応じたパルス幅を有する信号が制御信号と
して各種制御機器へ出力されていた。
従って、従来のフリーランニングカウンタを用いた信号
発生回路においては、レジスタの設定値をＣＰＬＩによ
って変更することによって、出力信号（制御信号）の周
期を便えることが可能であった、 しかしながら、従来のフリーランニングカウンタを用い
た信号発生回路にあっては、レジスタが一つだけしか設
けられていなかった。そのため、出力信号のデ為−ティ
比まで変えるには制約があった。
発生回路においては、レジスタの設定値をＣＰＬＩによ
って変更することによって、出力信号（制御信号）の周
期を便えることが可能であった、 しかしながら、従来のフリーランニングカウンタを用い
た信号発生回路にあっては、レジスタが一つだけしか設
けられていなかった。そのため、出力信号のデ為−ティ
比まで変えるには制約があった。
すなわち、レジスタの設定値をＣＰＬＩによってリアル
タイムで次々と変化させるようにすれば。
タイムで次々と変化させるようにすれば。
従来の信号発生回路においても、出力信号のデユーティ
比も変えてやることができる。
比も変えてやることができる。
しかし、ＣＰＬＩによってレジスタの設定値を刻々と変
えてやっていたのでは＋ ＣＰＵがタイマーとしての機
能しか果せなくなり、他の演算逃場等が行なえなくなっ
てしまう。
えてやっていたのでは＋ ＣＰＵがタイマーとしての機
能しか果せなくなり、他の演算逃場等が行なえなくなっ
てしまう。
そこで、この発明は、一つのフリーランニングカウンタ
に対して二つのレジスタと、これらの出力を比較する一
対の比較回路を設け、この一対の比較回路により制御出
力信号の立上がり、立下がりを制御することによって、
制御信号の周期のみならずデユーティ比も容易に変更で
きるようＫＬ。
に対して二つのレジスタと、これらの出力を比較する一
対の比較回路を設け、この一対の比較回路により制御出
力信号の立上がり、立下がりを制御することによって、
制御信号の周期のみならずデユーティ比も容易に変更で
きるようＫＬ。
しかも、一度レジスタを適当な値に設定してやれば、そ
の設定値に応じた周期およびデユーティ比の信号が連続
して出力されるよりＫすることを目的とする。
の設定値に応じた周期およびデユーティ比の信号が連続
して出力されるよりＫすることを目的とする。
以下図面を用いて本発明を説明する。
第１図は、本発明に係る信号発生回路の一実施例を示す
。
。
ＣＰＬＪｔはｌ（ＯＭ （リード・オンリ・メモリ）２
内に格納されているプログラムに従って、カウンタ３の
動作を開始させたり、レジスタ４ｍ、４ｂの設定値を変
更したりするう 力ｖ７ｙり３はフリーランニングカウンタであって、シ
ステムのイネーブルクロック信号φ、を計数することに
より、タイマーとして動作する。カウンタ３はＣＰＵ
１からの動作開始信号によってリセットされて、その後
、イネーブルクロック信号φ、が入って来る度毎に、１
ずつ加算されて行く。
内に格納されているプログラムに従って、カウンタ３の
動作を開始させたり、レジスタ４ｍ、４ｂの設定値を変
更したりするう 力ｖ７ｙり３はフリーランニングカウンタであって、シ
ステムのイネーブルクロック信号φ、を計数することに
より、タイマーとして動作する。カウンタ３はＣＰＵ
１からの動作開始信号によってリセットされて、その後
、イネーブルクロック信号φ、が入って来る度毎に、１
ずつ加算されて行く。
レジスタ４ ａ ＋ ４ ｂには、カウンタ３をプリセ
ットするための設定値Ａ、Ｂが、ＣＰＵＩによってそれ
ぞれ書き込まれている。そして、上記カウンタ３および
レジスタ４ａ、４ｂの出力は一対の比較回路５ａ、５ｂ
Ｋ入力されている。
ットするための設定値Ａ、Ｂが、ＣＰＵＩによってそれ
ぞれ書き込まれている。そして、上記カウンタ３および
レジスタ４ａ、４ｂの出力は一対の比較回路５ａ、５ｂ
Ｋ入力されている。
比較回路５ｍは、カウンタ３の内容とレジスタ４ｍの設
定値Ａとを常時比較しており、両者が一致したとき忙一
致信号Ｐａを出力する。比較回路５ｂは、カウンタ３の
内容とレジスタ４ｂの設定値Ｂとを常時比較して、両者
が一致したときに一致信号Ｐｂを出力する。
定値Ａとを常時比較しており、両者が一致したとき忙一
致信号Ｐａを出力する。比較回路５ｂは、カウンタ３の
内容とレジスタ４ｂの設定値Ｂとを常時比較して、両者
が一致したときに一致信号Ｐｂを出力する。
前記比較回路５ａ、５ｂの出力信号Ｐａ 、 Ｐｂによ
って、次段の）ｔ−Ｓフリップフロップ６が。
って、次段の）ｔ−Ｓフリップフロップ６が。
セットまたはリセットされる。これによって、所望の周
期とデユーティ比を有する制御信号Ｐｃが出力される。
期とデユーティ比を有する制御信号Ｐｃが出力される。
また、−万において、比較回路５ａ、５ｂの出力信号Ｐ
ａ、ＰｂはＯＲゲート７を介し、かつＡＮＤゲート８に
おいてイネーブルクロック信号φ８と同期されて、カウ
ンタ３をリセットさせる。
ａ、ＰｂはＯＲゲート７を介し、かつＡＮＤゲート８に
おいてイネーブルクロック信号φ８と同期されて、カウ
ンタ３をリセットさせる。
さらに、前記Ｒ＠Ｓフリップ７０ツブ６の出力信号Ｑは
、ＡＮＤゲート９においてイネーブルクロック信号φ８
と同期されて、Ｑがハイレベルのときに、前記比較回路
５ａを禁止状態におく。
、ＡＮＤゲート９においてイネーブルクロック信号φ８
と同期されて、Ｑがハイレベルのときに、前記比較回路
５ａを禁止状態におく。
つまり、フリップフロップ６の出力Ｑがハイレベルのと
きは、カウンタ３の内容とレジスタ４ａの設定値Ａとが
一致しても、比較回路５ａから一致信号Ｐａが出力され
ないように拘束される。
きは、カウンタ３の内容とレジスタ４ａの設定値Ａとが
一致しても、比較回路５ａから一致信号Ｐａが出力され
ないように拘束される。
また、フリップフロップ６の出力Ｑはインバータ１０に
よって反転され、ＡＮＬ）ゲート１１にてイネーブルク
ロック信号φ８と同期されて、比較回路５ｂに入力され
、出力Ｑがロウレベルのときに比較回路５ｂを禁止状態
にする。従って、フリップフロップ６の出力Ｑがロウレ
ベル（このときインバータ１０の出力はハイレベルとな
る）の状態では、カウンタ３の内容とレジスタ４ｂの設
定１［Ｂとが一致しても、比較回路５ｂから一致信号Ｐ
ａが出力されることはない。
よって反転され、ＡＮＬ）ゲート１１にてイネーブルク
ロック信号φ８と同期されて、比較回路５ｂに入力され
、出力Ｑがロウレベルのときに比較回路５ｂを禁止状態
にする。従って、フリップフロップ６の出力Ｑがロウレ
ベル（このときインバータ１０の出力はハイレベルとな
る）の状態では、カウンタ３の内容とレジスタ４ｂの設
定１［Ｂとが一致しても、比較回路５ｂから一致信号Ｐ
ａが出力されることはない。
次に、上記信号発生回路の動作を説明する。
ＣＰＵＩはＲＯＭ２に格納されているプログラムに従っ
て、先ず、レジスタ４ａ、４ｂに同一または異なる設定
値Ａ、Ｂを書き込む。それから、ＣＰＬｌｌよりカウン
タ３に対して動作−始信号が出力される。
て、先ず、レジスタ４ａ、４ｂに同一または異なる設定
値Ａ、Ｂを書き込む。それから、ＣＰＬｌｌよりカウン
タ３に対して動作−始信号が出力される。
カウンタ３は、ＣＰ［Ｊｌからの動作開始信号によって
、一旦リセットされてから計数を開始し、イネーブルク
ロック信号φ、により１ずつ更新されて行く、 なお、Ｒ−Ｓフリップフロップ６は、例えばＣＰＬＪｌ
からの動作開始信号の出力と同時にリセット状ｇにおか
れるようにされている。これによって、フリップフロッ
プ６は、始め出力Ｑがロウレベルに、また出力Ｑ（制御
信号Ｐｃ）がハイレベルにされる。
、一旦リセットされてから計数を開始し、イネーブルク
ロック信号φ、により１ずつ更新されて行く、 なお、Ｒ−Ｓフリップフロップ６は、例えばＣＰＬＪｌ
からの動作開始信号の出力と同時にリセット状ｇにおか
れるようにされている。これによって、フリップフロッ
プ６は、始め出力Ｑがロウレベルに、また出力Ｑ（制御
信号Ｐｃ）がハイレベルにされる。
そして、計数を開始した前記力９ンタ３の内容は、比較
回路５ａ、５ｂＫよって常時監視されており、設定値Ａ
、Ｂの大小Ｋかかわりなく、先ずカウンタ３の内容がレ
ジスタ４ｍの設定［ＡＫ、一致すると、比較回路５ａか
ら一致信号Ｐａが出力される。
回路５ａ、５ｂＫよって常時監視されており、設定値Ａ
、Ｂの大小Ｋかかわりなく、先ずカウンタ３の内容がレ
ジスタ４ｍの設定［ＡＫ、一致すると、比較回路５ａか
ら一致信号Ｐａが出力される。
つまり、このとき、フリップフロップ６の出力Ｑが初め
にロウレベルにされているので、インバータ１０を介し
て比較回路５ｂが禁止状態にされている。そのため、た
とえ設定値ＡがＡ）Ｂであって、カウンタ３の内容が、
レジスタ４ａよりも先にレジスタ４ｂの設定値Ｂに一致
しても、比較回路５ｂから一致信号Ｐｂが出力されるこ
とはない。
にロウレベルにされているので、インバータ１０を介し
て比較回路５ｂが禁止状態にされている。そのため、た
とえ設定値ＡがＡ）Ｂであって、カウンタ３の内容が、
レジスタ４ａよりも先にレジスタ４ｂの設定値Ｂに一致
しても、比較回路５ｂから一致信号Ｐｂが出力されるこ
とはない。
しかして、前記比較回路５ａから一致信号Ｐａが出力さ
れると、Ｈ・８７リツプフロツプ６はセットされる。す
ると、凡・Ｓフリップフロップ６の出力Ｑはロウレベル
からハイレベルにされ、出力Ｑすなわち制御信号Ｐｃは
ハイレベルからロウレベルに変化させられる。
れると、Ｈ・８７リツプフロツプ６はセットされる。す
ると、凡・Ｓフリップフロップ６の出力Ｑはロウレベル
からハイレベルにされ、出力Ｑすなわち制御信号Ｐｃは
ハイレベルからロウレベルに変化させられる。
また、フリップフロップ６の出力Ｑがロウレベルからハ
イレベルに変わると、ＡＮＤゲート９を介して比較回路
５ａが禁止状態にされ、かつ比較回路５ｂは禁止状態が
解除される。しかも、上記比較回路５ａから出力される
一致信号ＰｂＫよって、ＯＲゲート７およびＡＮＤゲー
ト８を介して、カウンタ３がリセットされろう 従って、その後、カウンタ３の計数が進んで、レジスタ
４ｂの設定値Ｂに一致すると、比較回路５ｂより一致信
号ｐｂが出力される。この−敦信号ＰｂＫよって、Ｒ−
Ｓフリップフロップ６がリセットされて、出力Ｑがロウ
レベルに、また出力Ｑがハイレベルに変化させられる。
イレベルに変わると、ＡＮＤゲート９を介して比較回路
５ａが禁止状態にされ、かつ比較回路５ｂは禁止状態が
解除される。しかも、上記比較回路５ａから出力される
一致信号ＰｂＫよって、ＯＲゲート７およびＡＮＤゲー
ト８を介して、カウンタ３がリセットされろう 従って、その後、カウンタ３の計数が進んで、レジスタ
４ｂの設定値Ｂに一致すると、比較回路５ｂより一致信
号ｐｂが出力される。この−敦信号ＰｂＫよって、Ｒ−
Ｓフリップフロップ６がリセットされて、出力Ｑがロウ
レベルに、また出力Ｑがハイレベルに変化させられる。
さらに、上記一致信号ｐｂによってカウンタ３がリセッ
トされるとともに、プリップ７０ツブ６の出力Ｑによっ
て丹び比較回路５ａが解除され、比較回路５ｂが禁止状
ｇにされる。
トされるとともに、プリップ７０ツブ６の出力Ｑによっ
て丹び比較回路５ａが解除され、比較回路５ｂが禁止状
ｇにされる。
上記動作な交互に繰り返すことＫより、第２図（ｂ）Ｋ
示すように、ノ＼イレベルの区間とロウレベルの区間が
それぞれ設定値ＡとＢに対応するような出力信号Ｑすな
わち制御４１１号Ｐｃが得られる。
示すように、ノ＼イレベルの区間とロウレベルの区間が
それぞれ設定値ＡとＢに対応するような出力信号Ｑすな
わち制御４１１号Ｐｃが得られる。
従って、ＣＰＵＩによってレジスタ４ｍおよび４ｂの設
定値Ａ、Ｂを書き変えることＫより、制御信号Ｐｃの周
期およびデユーティ比を変えてやることができる。
定値Ａ、Ｂを書き変えることＫより、制御信号Ｐｃの周
期およびデユーティ比を変えてやることができる。
つまり、従来のフリーランニングカウンタを用いた信号
発生回路では、カウンタなプリセットするレジスタが一
つだけであったので、制御出力信号は鎮２図（Ｃ）のよ
うに、ノ＼イレペルの区間とロウレベルの区間の幅が全
く同じになっていた。そのため、従来は、レジスタの設
定値を変えてやることＫより、信号の周期を習えること
はできたが、デユーティ比まで変えるには制約があった
。すなわちプログラムで変更することによりデ為−テイ
を変えていた。
発生回路では、カウンタなプリセットするレジスタが一
つだけであったので、制御出力信号は鎮２図（Ｃ）のよ
うに、ノ＼イレペルの区間とロウレベルの区間の幅が全
く同じになっていた。そのため、従来は、レジスタの設
定値を変えてやることＫより、信号の周期を習えること
はできたが、デユーティ比まで変えるには制約があった
。すなわちプログラムで変更することによりデ為−テイ
を変えていた。
これに対し、本発明の信号発生回路においては。
二つのレジスタの設定値をそれぞれ変えることにより、
制御信号の周期のみならずデユーティ比も簡単に変える
ことができる。しかも、一旦レジスタを設定してやれば
、その後はＣＰＵによっていちいちレジスタを設定し直
さなくても、第２図（ｂｌのような所望の同期とデユー
ティ比を有する制御信号を連続して得ることがで鎗る。
制御信号の周期のみならずデユーティ比も簡単に変える
ことができる。しかも、一旦レジスタを設定してやれば
、その後はＣＰＵによっていちいちレジスタを設定し直
さなくても、第２図（ｂｌのような所望の同期とデユー
ティ比を有する制御信号を連続して得ることがで鎗る。
従って、ＣＰＵがタイマー機能のため忙のみ使用される
ようなことはなくなって、他の演算処理等を行なわせる
ことができる。
ようなことはなくなって、他の演算処理等を行なわせる
ことができる。
第１図は本発明に係る信号発生回路の一実施例を示す回
路構成図、第２図はイネーブルクロック信号と制御信号
Ｐｃとの関係を示すタイミングチャートである。 ３・・・カウンタ、４ ａ ＋ ４ ｂ・・・レジスタ
、５１゜５ｂ・・比較回路、Ａ、Ｂ・・レジスタ設定値
、Ｐｃ・・・制御信号（出力信号）。 代理８ 弁理士 薄 １）−′１に１７．。
路構成図、第２図はイネーブルクロック信号と制御信号
Ｐｃとの関係を示すタイミングチャートである。 ３・・・カウンタ、４ ａ ＋ ４ ｂ・・・レジスタ
、５１゜５ｂ・・比較回路、Ａ、Ｂ・・レジスタ設定値
、Ｐｃ・・・制御信号（出力信号）。 代理８ 弁理士 薄 １）−′１に１７．。
Claims (1)
- 【特許請求の範囲】 クロック信号を計数するカウンタと、こρカウンタをプ
リセットするための２つのレジスタと。 上記カウンタの内容と上記各レジスタの設定値をそれぞ
れ比較し、両者が一致したときに出力する２つの比較回
路とを備え、これらの比較回路の出力タイミングによっ
て出力信号の立上がり、立下がりが制御されて、上記レ
ジスタの設定値に応じたデエーティ比を有する信号が出
力されるようにされてなることを特徴とする信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065349A JPS58182924A (ja) | 1982-04-21 | 1982-04-21 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065349A JPS58182924A (ja) | 1982-04-21 | 1982-04-21 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182924A true JPS58182924A (ja) | 1983-10-26 |
Family
ID=13284383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065349A Pending JPS58182924A (ja) | 1982-04-21 | 1982-04-21 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182924A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130015A (ja) * | 1985-11-30 | 1987-06-12 | Nec Corp | パルス幅変調出力装置 |
| US4805199A (en) * | 1987-09-14 | 1989-02-14 | Mitsubishi Denki Kabushiki Kaisha | Pulse generating circuit |
| JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
| US5185770A (en) * | 1989-11-29 | 1993-02-09 | Oki Electric Industry Co., Ltd. | Variable frequency dividing circuits |
| JPH07121263A (ja) * | 1993-10-27 | 1995-05-12 | Nec Corp | タイマカウンタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844074A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS5684028A (en) * | 1979-12-12 | 1981-07-09 | Fujitsu Ltd | Pulse generating circuit |
-
1982
- 1982-04-21 JP JP57065349A patent/JPS58182924A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844074A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS5684028A (en) * | 1979-12-12 | 1981-07-09 | Fujitsu Ltd | Pulse generating circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130015A (ja) * | 1985-11-30 | 1987-06-12 | Nec Corp | パルス幅変調出力装置 |
| JPH0476532B2 (ja) * | 1985-11-30 | 1992-12-03 | Nippon Electric Co | |
| US4805199A (en) * | 1987-09-14 | 1989-02-14 | Mitsubishi Denki Kabushiki Kaisha | Pulse generating circuit |
| US5185770A (en) * | 1989-11-29 | 1993-02-09 | Oki Electric Industry Co., Ltd. | Variable frequency dividing circuits |
| JPH0468827A (ja) * | 1990-07-06 | 1992-03-04 | Mitsubishi Electric Corp | 無線通信機の制御装置 |
| JPH07121263A (ja) * | 1993-10-27 | 1995-05-12 | Nec Corp | タイマカウンタ |
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