JPS634151B2 - - Google Patents
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- JPS634151B2 JPS634151B2 JP55054913A JP5491380A JPS634151B2 JP S634151 B2 JPS634151 B2 JP S634151B2 JP 55054913 A JP55054913 A JP 55054913A JP 5491380 A JP5491380 A JP 5491380A JP S634151 B2 JPS634151 B2 JP S634151B2
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- JP
- Japan
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- signal
- output
- test
- integrated circuit
- circuit
- Prior art date
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- 238000012360 testing method Methods 0.000 claims description 68
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000010998 test method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、少なくとも１個のデイジタル出力信
号を発生する集積回路を、外部から供給する信号
により試験モードに設定する集積回路試験方法お
よびこの方法を実施するための試験装置に関する
ものである。
号を発生する集積回路を、外部から供給する信号
により試験モードに設定する集積回路試験方法お
よびこの方法を実施するための試験装置に関する
ものである。
逐次論理回路即ち記憶回路を有する極めて複数
な集積回路を試験する場合、可能な状態のすべて
を試験すると極めて長い時間が必要になる。従つ
て試験の迅速化を図るためには集積回路の個々の
部分またはブロツクを個別に試験するのが効果的
である。しかし、特にケーシングに収納した集積
回路においては内部回路の試験箇所に最早やアク
セスできないので、試験箇所に対し引出し端を付
設することが必要になる。しかしこのようにする
と集積回路の接続端子の数が増大する。標準形式
のケーシングを使用する場合、この接続端子数は
制限される。これがため外部から供給する信号に
より集積回路を試験モードに設定し、試験モード
においては集積回路の個々の入力端子および出力
端子が実際上この集積回路の入力および出力結線
に直接接続されるようにすることは既知である。
しかしこの場合にも付加的な結線を必要とし、こ
れら付加的結線は集積回路の通常の動作に際して
は信号用結線として使用することができない。
な集積回路を試験する場合、可能な状態のすべて
を試験すると極めて長い時間が必要になる。従つ
て試験の迅速化を図るためには集積回路の個々の
部分またはブロツクを個別に試験するのが効果的
である。しかし、特にケーシングに収納した集積
回路においては内部回路の試験箇所に最早やアク
セスできないので、試験箇所に対し引出し端を付
設することが必要になる。しかしこのようにする
と集積回路の接続端子の数が増大する。標準形式
のケーシングを使用する場合、この接続端子数は
制限される。これがため外部から供給する信号に
より集積回路を試験モードに設定し、試験モード
においては集積回路の個々の入力端子および出力
端子が実際上この集積回路の入力および出力結線
に直接接続されるようにすることは既知である。
しかしこの場合にも付加的な結線を必要とし、こ
れら付加的結線は集積回路の通常の動作に際して
は信号用結線として使用することができない。
本発明の目的は、集積回路を試験モードに設定
するのに付加的な結線を必要としない上述した形
式の試験方法を提供するにある。かかる目的を達
成するため本発明による集積回路試験方法は、デ
イジタル信号を出力段を介して送出し、該出力段
の入出力端を集積回路内で信号の状態の組合せに
応じて試験モードを制御する論理回路に接続し、
試験モードに設定するため発生すべき時間信号パ
ターンの補数信号パターンをデイジタル信号出力
端に供給することを特徴とする。かかる態様で通
常の信号出力端を試験信号用の信号入力端として
も使用する。その場合出力段を適切に構成配置し
て、前記出力段を損傷することなく出力信号を外
部から反対信号値に設定できるようにする必要が
あることは明らかである。後述する実施例ではこ
れを少なくとも一つの信号値に適用しなければな
らないようにする。
するのに付加的な結線を必要としない上述した形
式の試験方法を提供するにある。かかる目的を達
成するため本発明による集積回路試験方法は、デ
イジタル信号を出力段を介して送出し、該出力段
の入出力端を集積回路内で信号の状態の組合せに
応じて試験モードを制御する論理回路に接続し、
試験モードに設定するため発生すべき時間信号パ
ターンの補数信号パターンをデイジタル信号出力
端に供給することを特徴とする。かかる態様で通
常の信号出力端を試験信号用の信号入力端として
も使用する。その場合出力段を適切に構成配置し
て、前記出力段を損傷することなく出力信号を外
部から反対信号値に設定できるようにする必要が
あることは明らかである。後述する実施例ではこ
れを少なくとも一つの信号値に適用しなければな
らないようにする。
本発明の試験方法の実施に使用する本発明装置
は、論理回路を排他的論理和ゲートとし、その出
力端を試験制御回路の制御入力端に接続し、出力
段として非反転段を使用する場合制御入力端にお
ける論理“０”信号により試験制御回路を試験モ
ードに設定し、出力段として反転段を使用する場
合制御入力端における論理“１”信号により試験
制御回路を試験モードに設定するよう構成したこ
とを特徴とする。かかる態様において極めて簡単
な構成の論理回路が実現される。
は、論理回路を排他的論理和ゲートとし、その出
力端を試験制御回路の制御入力端に接続し、出力
段として非反転段を使用する場合制御入力端にお
ける論理“０”信号により試験制御回路を試験モ
ードに設定し、出力段として反転段を使用する場
合制御入力端における論理“１”信号により試験
制御回路を試験モードに設定するよう構成したこ
とを特徴とする。かかる態様において極めて簡単
な構成の論理回路が実現される。
本発明装置の実施例では、試験制御回路が制御
入力端における信号によつて制御する双安定マル
チバイブレータを備えたことを特徴とする。かか
る態様において、集積回路を試験モードに設定す
るのに一連の信号または信号系列を含む信号パタ
ーンに代え１個の外部信号を供給するだけで足り
るようにすることができる。その場合、別に外部
から供給する補数信号により双安定マルチバイブ
レータをリセツトし従つて集積回路を通常の作動
状態にリセツトする。
入力端における信号によつて制御する双安定マル
チバイブレータを備えたことを特徴とする。かか
る態様において、集積回路を試験モードに設定す
るのに一連の信号または信号系列を含む信号パタ
ーンに代え１個の外部信号を供給するだけで足り
るようにすることができる。その場合、別に外部
から供給する補数信号により双安定マルチバイブ
レータをリセツトし従つて集積回路を通常の作動
状態にリセツトする。
図面につき本発明を説明する。
第１図において破線枠１で囲んだ区域は集積回
路を含む装置を示し、図面を簡単にするため出力
端子として単一接続端子２だけを示す。装置１は
回路３を備え、この装置の実際の機能はこの回路
３によつて遂行される。図面を簡単にするため回
路３においては１個の出力端だけを示し、この出
力端は出力段５および論理回路９の入力端Ｂに接
続する。出力段５の出力端Ａは装置１の出力端子
２に接続しかつ装置１の内部において論理回路９
の他方入力端に接続する。論理回路９の出力端Ｃ
は試験制御回路７の入力端に接続し、この試験制
御回路は試験モードにおいては回路３を他の動作
モードに切換える。装置１におけるすべての回路
は単一半導体チツプ上に互に集積回路の形態に構
成するのが好適である。
路を含む装置を示し、図面を簡単にするため出力
端子として単一接続端子２だけを示す。装置１は
回路３を備え、この装置の実際の機能はこの回路
３によつて遂行される。図面を簡単にするため回
路３においては１個の出力端だけを示し、この出
力端は出力段５および論理回路９の入力端Ｂに接
続する。出力段５の出力端Ａは装置１の出力端子
２に接続しかつ装置１の内部において論理回路９
の他方入力端に接続する。論理回路９の出力端Ｃ
は試験制御回路７の入力端に接続し、この試験制
御回路は試験モードにおいては回路３を他の動作
モードに切換える。装置１におけるすべての回路
は単一半導体チツプ上に互に集積回路の形態に構
成するのが好適である。
第１図の動作を第２図につき詳細に説明する。
図示しない入力端に信号が供給された結果回路３
の出力端Ｂには、対応する英字を付した第２図Ｂ
に示す波形の信号を発生するものと仮定する。装
置１の出力端子２に外部信号が供給されない限り
出力端子２従つて出力端Ａには上記第２図Ｂと同
様な波形の信号が発生し（第２図Ａ参照）、その
理由は出力段は非反転段であるからである。第２
図A′は装置１の外部から出力端子２に供給する
外部信号を示し、その冒頭部分における脈動波形
はこの外部信号が使用できない状態にあることを
示し、即ちこの信号を発生する信号源はこの期間
中高オーミツクであることを示す。この場合入力
端ＡおよびＢ上には同一信号が存在するから、論
理回路９を構成する排他的論理和ゲートは出力端
Ｃに第２図Ｃに示した低レベル信号を発生する。
図示しない入力端に信号が供給された結果回路３
の出力端Ｂには、対応する英字を付した第２図Ｂ
に示す波形の信号を発生するものと仮定する。装
置１の出力端子２に外部信号が供給されない限り
出力端子２従つて出力端Ａには上記第２図Ｂと同
様な波形の信号が発生し（第２図Ａ参照）、その
理由は出力段は非反転段であるからである。第２
図A′は装置１の外部から出力端子２に供給する
外部信号を示し、その冒頭部分における脈動波形
はこの外部信号が使用できない状態にあることを
示し、即ちこの信号を発生する信号源はこの期間
中高オーミツクであることを示す。この場合入力
端ＡおよびＢ上には同一信号が存在するから、論
理回路９を構成する排他的論理和ゲートは出力端
Ｃに第２図Ｃに示した低レベル信号を発生する。
瞬時Ｔに出力端子２に信号が供給され（第２図
A′）、その場合出力端子２は信号Ｂ従つて出端段
５からの信号に対し開路状態にある。出力端子２
における信号が外部信号源によつて決まることを
示すため、瞬時Ｔ以降は第２図A′の外部信号波
形は直線から成る波形で示し、出力段５からの信
号Ａは脈動線で示す（第２図Ａ）。第２図Ｂおよ
びA′を比較すると明らかなように排他的論理和
ゲート９はその入力端にレベルの異なる信号が供
給されるので、その出力端Ｃには高レベル信号が
発生し（第２図Ｃ）、これにより試験制御回路７
が試験モードに設定される。
A′）、その場合出力端子２は信号Ｂ従つて出端段
５からの信号に対し開路状態にある。出力端子２
における信号が外部信号源によつて決まることを
示すため、瞬時Ｔ以降は第２図A′の外部信号波
形は直線から成る波形で示し、出力段５からの信
号Ａは脈動線で示す（第２図Ａ）。第２図Ｂおよ
びA′を比較すると明らかなように排他的論理和
ゲート９はその入力端にレベルの異なる信号が供
給されるので、その出力端Ｃには高レベル信号が
発生し（第２図Ｃ）、これにより試験制御回路７
が試験モードに設定される。
出力端子２に供給される信号が再度消滅する
と、即ち外部信号源が高オーミツクになると直ち
に、排他的論理和ゲート９はその両方の入力端に
再び同一信号を供給されるので出力端Ｃ上に低レ
ベル信号を発生し、この低レベル信号により試験
制御回路は普通の動作モードに再設定される。
と、即ち外部信号源が高オーミツクになると直ち
に、排他的論理和ゲート９はその両方の入力端に
再び同一信号を供給されるので出力端Ｃ上に低レ
ベル信号を発生し、この低レベル信号により試験
制御回路は普通の動作モードに再設定される。
第３図に詳細に示した実施例では電子装置１を
２個の給電ライン１２および１４並に出力端子２
に接続したラインを介して試験回路２１に接続す
る。装置１の他の入力および出力ラインも試験回
路２１に接続するが、図面を簡単にするためこれ
らのラインは第３図には図示しない。
２個の給電ライン１２および１４並に出力端子２
に接続したラインを介して試験回路２１に接続す
る。装置１の他の入力および出力ラインも試験回
路２１に接続するが、図面を簡単にするためこれ
らのラインは第３図には図示しない。
本例では装置１の所望の機能を遂行する回路は
２個のカウンタ３１および３３を備え、これらカ
ウンタは入力端子Ｅに供給されるクロツク信号の
周波数を除数ＫおよびＬで分周する。カウンタ３
３の出力端子Q2にはインバータ５１、Ｎチヤン
ネル電界トランジスタ５３および負荷抵抗５５を
含む出力段を接続し、この負荷抵抗も電界効果ト
ランジスタの形態にするのが普通である。トラン
ジスタ５３と抵抗５５との共通接続点から引出し
た出力ラインＡは出力端子２および排他的論理和
ゲート９の一方の入力端子に接続し、このゲート
９の他方入力端子はラインＢ即ちカウンタ３３の
出力端子Q2に直接接続する。
２個のカウンタ３１および３３を備え、これらカ
ウンタは入力端子Ｅに供給されるクロツク信号の
周波数を除数ＫおよびＬで分周する。カウンタ３
３の出力端子Q2にはインバータ５１、Ｎチヤン
ネル電界トランジスタ５３および負荷抵抗５５を
含む出力段を接続し、この負荷抵抗も電界効果ト
ランジスタの形態にするのが普通である。トラン
ジスタ５３と抵抗５５との共通接続点から引出し
た出力ラインＡは出力端子２および排他的論理和
ゲート９の一方の入力端子に接続し、このゲート
９の他方入力端子はラインＢ即ちカウンタ３３の
出力端子Q2に直接接続する。
装置１の出力端子２は試験回路２１におけるス
イツチ２３に接続し、このスイツチ２３は出力端
子２をスイツチ位置ａにおいては比較器２７に接
続し、スイツチ位置ｂにおいては駆動段２５の出
力端子に接続する。スイツチ２３は試験プログラ
ム装置２９によつて制御し、この装置２９には試
験制御プログラムを収納し、かつこの装置２９は
駆動段２５および比較器２７を制御する信号を送
出する。
イツチ２３に接続し、このスイツチ２３は出力端
子２をスイツチ位置ａにおいては比較器２７に接
続し、スイツチ位置ｂにおいては駆動段２５の出
力端子に接続する。スイツチ２３は試験プログラ
ム装置２９によつて制御し、この装置２９には試
験制御プログラムを収納し、かつこの装置２９は
駆動段２５および比較器２７を制御する信号を送
出する。
装置１における２個のカウンタ３１および３３
は試験制御回路７を介して互に接続する。この試
験制御回路７はJKフリツプフロツプ７９を備え、
そのＪおよびＫ入力端子はラインＣを介して排他
的論理和ゲート９の出力端に接続する。従つてフ
リツプフロツプ７９は、排他的論理和ゲート９が
高レベル信号を供給している場合このフリツプフ
ロツプのクロツク入力端子にクロツク信号が供給
される毎に状態が変化する。このクロツク入力端
子には入力端子Ｅに供給したクロツク信号が供給
され、一方フリツプフロツプ７９はカウンタ３１
および３３が応動するクロツク信号縁部とは逆方
向のクロツク信号縁部に応動してその状態が変化
すると仮定する。クロツク信号が供給された結果
カウンタ３３の出力端子Q2における信号が変化
した場合、この変化はラインＢを介して排他的論
理和ゲート９の一方の入力端へ直接転送され、か
つインバータ５１およびトランジスタ５３の伝播
遅延に等しい遅延時間の後ラインＡを介して排他
的論理和ゲート９の他方入力端へ転送されるの
で、この遅延時間中排他的論理和ゲート９は異な
る入力信号を供給され、第４図Ｃに示す如き持続
時間の短い正パルスを発生することができる。実
際上スプリアス・パルスを示すかかる正パルスは
クロツク信号の他方の縁部が生じた場合は終了し
ており、従つてフリツプフロツプ７９は誤つて状
態を変化することがない。休止状態においてはフ
リツプフロツプ７９の下側出力端子に高レベル
信号を発生させることができ、これは装置１の汎
用リセツトラインに接続した対応リセツト入力端
子を介して達成することができる。これは試験制
御回路７の通常の作動状態である。フリツプフロ
ツプ７９の出力端子はラインＤを介しANDゲ
ート７３の一方の入力端子に接続し、その他方入
力端子はカウンタ３１の出力端子Q1に接続し、
ANDゲート７３の出力端子はORゲート７５の一
方の入力端子に接続する。その結果、クロツク入
力端子Ｅを介しカウンタ３１のクロツク入力端子
C1に供給され、低減された周波数でカウンタ３
１の出力端子Q1に生じたクロツク信号はANDゲ
ート７３およびORゲート７５を介してカウンタ
３３のクロツク入力端子C2に到達し、カウンタ
３３において更に周波数が低減される。カウンタ
３１および３３が例えば分および時の表示が行わ
れる電子式時計における如く遥に大きい分周比を
有する一方、入力クロツク信号の周波数が最大許
容クロツク周波数程度である場合には、すべての
カウンタのすべての計数段を完全に試験するには
極めて長い時間を必要とする。
は試験制御回路７を介して互に接続する。この試
験制御回路７はJKフリツプフロツプ７９を備え、
そのＪおよびＫ入力端子はラインＣを介して排他
的論理和ゲート９の出力端に接続する。従つてフ
リツプフロツプ７９は、排他的論理和ゲート９が
高レベル信号を供給している場合このフリツプフ
ロツプのクロツク入力端子にクロツク信号が供給
される毎に状態が変化する。このクロツク入力端
子には入力端子Ｅに供給したクロツク信号が供給
され、一方フリツプフロツプ７９はカウンタ３１
および３３が応動するクロツク信号縁部とは逆方
向のクロツク信号縁部に応動してその状態が変化
すると仮定する。クロツク信号が供給された結果
カウンタ３３の出力端子Q2における信号が変化
した場合、この変化はラインＢを介して排他的論
理和ゲート９の一方の入力端へ直接転送され、か
つインバータ５１およびトランジスタ５３の伝播
遅延に等しい遅延時間の後ラインＡを介して排他
的論理和ゲート９の他方入力端へ転送されるの
で、この遅延時間中排他的論理和ゲート９は異な
る入力信号を供給され、第４図Ｃに示す如き持続
時間の短い正パルスを発生することができる。実
際上スプリアス・パルスを示すかかる正パルスは
クロツク信号の他方の縁部が生じた場合は終了し
ており、従つてフリツプフロツプ７９は誤つて状
態を変化することがない。休止状態においてはフ
リツプフロツプ７９の下側出力端子に高レベル
信号を発生させることができ、これは装置１の汎
用リセツトラインに接続した対応リセツト入力端
子を介して達成することができる。これは試験制
御回路７の通常の作動状態である。フリツプフロ
ツプ７９の出力端子はラインＤを介しANDゲ
ート７３の一方の入力端子に接続し、その他方入
力端子はカウンタ３１の出力端子Q1に接続し、
ANDゲート７３の出力端子はORゲート７５の一
方の入力端子に接続する。その結果、クロツク入
力端子Ｅを介しカウンタ３１のクロツク入力端子
C1に供給され、低減された周波数でカウンタ３
１の出力端子Q1に生じたクロツク信号はANDゲ
ート７３およびORゲート７５を介してカウンタ
３３のクロツク入力端子C2に到達し、カウンタ
３３において更に周波数が低減される。カウンタ
３１および３３が例えば分および時の表示が行わ
れる電子式時計における如く遥に大きい分周比を
有する一方、入力クロツク信号の周波数が最大許
容クロツク周波数程度である場合には、すべての
カウンタのすべての計数段を完全に試験するには
極めて長い時間を必要とする。
カウンタ３３を直接試験する即ちカウンタ３１
とは独立に試験することができるようにするた
め、クロツク入力端子ＥをANDゲート７１の一
方の入力端子にも接続し、その他方入力端子はフ
リツプフロツプ７９のＱ出力端子に接続する。
ANDゲート７１の出力端子はORゲート７５の他
方入力端子を介してカウンタ３３のクロツク入力
端子C2に結合する。この接続路を介してカウン
タ３３はクロツク入力端子Ｅにおけるクロツク信
号により直接制御することができるようにする。
とは独立に試験することができるようにするた
め、クロツク入力端子ＥをANDゲート７１の一
方の入力端子にも接続し、その他方入力端子はフ
リツプフロツプ７９のＱ出力端子に接続する。
ANDゲート７１の出力端子はORゲート７５の他
方入力端子を介してカウンタ３３のクロツク入力
端子C2に結合する。この接続路を介してカウン
タ３３はクロツク入力端子Ｅにおけるクロツク信
号により直接制御することができるようにする。
これを達成するため試験装置２１におけるスイ
ツチ２３を瞬時T1にスイツチ位置ｂに設定し、
この瞬時T1まで高レベルであつた出力端子２に
駆動段２５を介し低レベル信号を供給する（第４
図A′参照）。この低レベル信号は関連するクロツ
ク信号（第４図Ｅ参照）の後縁より十分早期に開
始させ、これに対応する長い時間にわたり排他的
論理和ゲート９に２つの異なる入力信号（第４図
ＢおよびA′）が供給され、排他的論理和ゲート
９が持続時間の長い出力信号（第４図Ｃ参照）を
発生し、フリツプフロツプ７９が上記クロツク信
号の後縁において確実に状態を変化するようにす
る（第４図Ｄ参照）。これがためフリツプフロツ
プ７９の出力端子従つてラインＤは低レベルと
なり、ANDゲート７３は作動不能状態となる一
方、Ｑ出力端子には高レベル信号が生じ、AND
ゲート７１は作動可能状態となる。従つてクロツ
ク入力端子Ｅにおけるクロツク信号はANDゲー
ト７１およびORゲート７５を介してカウンタ３
３のクロツク入力端子C2に直接供給され、カウ
ンタ３３は最大許容クロツク周波数で計数動作を
行うことができるので、カウンタ３３は短い時間
内にすべての計数値を逐次発生することができ、
これは出力端子Q2における信号によつて示すこ
とができ、この信号がインバータ５１および出力
トランジスタ５３を介し出力端子２に生ずる。次
いで、スイツチ２３がスイツチ位置ａに設定さ
れ、前記信号は試験プログラム装置２９からの対
応信号と比較器２７において比較される。両信号
が相違する場合比較器２７は出力信号を送出し、
この出力信号は図示しない表示装置または試験さ
れた装置１を分別する装置に供給する。
ツチ２３を瞬時T1にスイツチ位置ｂに設定し、
この瞬時T1まで高レベルであつた出力端子２に
駆動段２５を介し低レベル信号を供給する（第４
図A′参照）。この低レベル信号は関連するクロツ
ク信号（第４図Ｅ参照）の後縁より十分早期に開
始させ、これに対応する長い時間にわたり排他的
論理和ゲート９に２つの異なる入力信号（第４図
ＢおよびA′）が供給され、排他的論理和ゲート
９が持続時間の長い出力信号（第４図Ｃ参照）を
発生し、フリツプフロツプ７９が上記クロツク信
号の後縁において確実に状態を変化するようにす
る（第４図Ｄ参照）。これがためフリツプフロツ
プ７９の出力端子従つてラインＤは低レベルと
なり、ANDゲート７３は作動不能状態となる一
方、Ｑ出力端子には高レベル信号が生じ、AND
ゲート７１は作動可能状態となる。従つてクロツ
ク入力端子Ｅにおけるクロツク信号はANDゲー
ト７１およびORゲート７５を介してカウンタ３
３のクロツク入力端子C2に直接供給され、カウ
ンタ３３は最大許容クロツク周波数で計数動作を
行うことができるので、カウンタ３３は短い時間
内にすべての計数値を逐次発生することができ、
これは出力端子Q2における信号によつて示すこ
とができ、この信号がインバータ５１および出力
トランジスタ５３を介し出力端子２に生ずる。次
いで、スイツチ２３がスイツチ位置ａに設定さ
れ、前記信号は試験プログラム装置２９からの対
応信号と比較器２７において比較される。両信号
が相違する場合比較器２７は出力信号を送出し、
この出力信号は図示しない表示装置または試験さ
れた装置１を分別する装置に供給する。
本例では試験装置２１により出力端子２に供給
する信号は負信号と仮定し、そうするのはこの状
態ではトランジスタ５３が遮断され、出力端子２
が負荷抵抗５５の値に等しい内部抵抗を呈するか
らである。この場合トランジスタ５３は導通状態
において低い内部抵抗を有するトランジスタの形
態に構成することができる。しかし、出力端子２
にも正信号を印加する場合には、トランジスタ５
３は適切に構成配置することにより制限された内
部抵抗を有するようにし、電流を印加正信号に対
し制限値内に維持する必要がある。
する信号は負信号と仮定し、そうするのはこの状
態ではトランジスタ５３が遮断され、出力端子２
が負荷抵抗５５の値に等しい内部抵抗を呈するか
らである。この場合トランジスタ５３は導通状態
において低い内部抵抗を有するトランジスタの形
態に構成することができる。しかし、出力端子２
にも正信号を印加する場合には、トランジスタ５
３は適切に構成配置することにより制限された内
部抵抗を有するようにし、電流を印加正信号に対
し制限値内に維持する必要がある。
カウンタ３３の試験が終了した場合には、スイ
ツチ２３が瞬時T2にスイツチ位置ｂに設定され、
駆動段２５が駆動され、第４図A′に示すように
負信号を発生する。従つて排他的論理和ゲート９
は一時的に２つの異なる入力信号を供給され、出
力端Ｃ上に第４図Ｃに示す正パルスを発生し、こ
れにより関連するクロツク信号Ｅの後縁を介して
フリツプフロツプ７９の状態が再び変化し、出力
ラインＤに接続した出力端子は再び高レベルに
なる。その場合ANDゲート７１は作動不能状態
になり、ANDゲート７３作動可能状態になるの
で、２個のカウンタ３１および３３は再び直列に
接続され、通常の作動状態に戻る。
ツチ２３が瞬時T2にスイツチ位置ｂに設定され、
駆動段２５が駆動され、第４図A′に示すように
負信号を発生する。従つて排他的論理和ゲート９
は一時的に２つの異なる入力信号を供給され、出
力端Ｃ上に第４図Ｃに示す正パルスを発生し、こ
れにより関連するクロツク信号Ｅの後縁を介して
フリツプフロツプ７９の状態が再び変化し、出力
ラインＤに接続した出力端子は再び高レベルに
なる。その場合ANDゲート７１は作動不能状態
になり、ANDゲート７３作動可能状態になるの
で、２個のカウンタ３１および３３は再び直列に
接続され、通常の作動状態に戻る。
第５図にはいわゆるMOS技術によつて実現し
た排他的論理和ゲートの一例を示し、図中すべて
のトランジスタはＮチヤンネル・エンハンスメン
ト形電界効果トランジスタであり、かかるトラン
ジスタはゲートに接続した結線上の高電位によつ
てだけターンオンされる。図中の矢印は基板に対
する接続を示し、これは基準電位にあるライン９
０に接続する。正電圧供給ライン９６に接続した
２個のトランジスタは負荷トランジスタであり、
負荷抵抗として作動する。入力信号は入力端Ａお
よびＢから供給し、出力信号は出力端Ｃに生ず
る。２個の入力端ＡおよびＢに低レベル信号が供
給された場合、２個のトランジスタ９１および９
３は遮断されるので、ライン９４の電位は正とな
り、トランジスタ９９はターンオンされる。その
場合出力端Ｃにおける信号は低レベルである。２
個の入力端ＡおよびＢにおける信号が高レベルで
ある場合には、トランジスタ９１および９３が導
通するので、ライン９４は実際上基準電位ライン
９０の電位となり、トランジスタ９９は遮断され
るが、２個のトランジスタ９５および９７がター
ンオンされ、その結果出力端Ｃは同じく低電位を
有する。しかし、２個の入力端ＡおよびＢの一方
だけが高電位を有し、他方の入力端は低電位を有
する場合には、トランジスタ９１および９３の一
方だけがターンオンされ、従つてライン９４は実
際上ライン９０上の基準電位を有し、トランジス
タ９９は遮断され、更にトランジスタ９５および
９７の一方も遮断されるので、この場合出力端Ｃ
には高電位が生ずる。かかる態様において排他的
論理和機能が実現される。
た排他的論理和ゲートの一例を示し、図中すべて
のトランジスタはＮチヤンネル・エンハンスメン
ト形電界効果トランジスタであり、かかるトラン
ジスタはゲートに接続した結線上の高電位によつ
てだけターンオンされる。図中の矢印は基板に対
する接続を示し、これは基準電位にあるライン９
０に接続する。正電圧供給ライン９６に接続した
２個のトランジスタは負荷トランジスタであり、
負荷抵抗として作動する。入力信号は入力端Ａお
よびＢから供給し、出力信号は出力端Ｃに生ず
る。２個の入力端ＡおよびＢに低レベル信号が供
給された場合、２個のトランジスタ９１および９
３は遮断されるので、ライン９４の電位は正とな
り、トランジスタ９９はターンオンされる。その
場合出力端Ｃにおける信号は低レベルである。２
個の入力端ＡおよびＢにおける信号が高レベルで
ある場合には、トランジスタ９１および９３が導
通するので、ライン９４は実際上基準電位ライン
９０の電位となり、トランジスタ９９は遮断され
るが、２個のトランジスタ９５および９７がター
ンオンされ、その結果出力端Ｃは同じく低電位を
有する。しかし、２個の入力端ＡおよびＢの一方
だけが高電位を有し、他方の入力端は低電位を有
する場合には、トランジスタ９１および９３の一
方だけがターンオンされ、従つてライン９４は実
際上ライン９０上の基準電位を有し、トランジス
タ９９は遮断され、更にトランジスタ９５および
９７の一方も遮断されるので、この場合出力端Ｃ
には高電位が生ずる。かかる態様において排他的
論理和機能が実現される。
第１図は本発明の実施例の要部を示すブロツク
図、第２図は第１図の作動説明図、第３図は本発
明の実施例の要部を詳細に示すブロツク図、第４
図は第３図の作動説明図、第５図は本発明におけ
る論理回路の一例を詳細に示す回路図である。 １……電子装置、２……出力端子、５……出力
段、７……試験制御回路、９……論理回路、１
２，１４……給電ライン、２１……試験回路、２
５……駆動段、２７……比較器、２９……試験プ
ログラム装置、３１，３３……カウンタ、５１…
…インバータ、５３……Ｎチヤンネル電界効果ト
ランジスタ、５５……負荷抵抗、７１，７３……
ANDゲート、７５……ORゲート、７９……JK
フリツプフロツプ、９１，９３，９５，９７，９
９……Ｎチヤンネル・エンハンスメント形電界効
果トランジスタ。
図、第２図は第１図の作動説明図、第３図は本発
明の実施例の要部を詳細に示すブロツク図、第４
図は第３図の作動説明図、第５図は本発明におけ
る論理回路の一例を詳細に示す回路図である。 １……電子装置、２……出力端子、５……出力
段、７……試験制御回路、９……論理回路、１
２，１４……給電ライン、２１……試験回路、２
５……駆動段、２７……比較器、２９……試験プ
ログラム装置、３１，３３……カウンタ、５１…
…インバータ、５３……Ｎチヤンネル電界効果ト
ランジスタ、５５……負荷抵抗、７１，７３……
ANDゲート、７５……ORゲート、７９……JK
フリツプフロツプ、９１，９３，９５，９７，９
９……Ｎチヤンネル・エンハンスメント形電界効
果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１個のデイジタル出力信号を発生
する集積回路を、外部から供給する信号により試
験モードに設定する集積回路試験方法において、
デイジタル信号を出力段を介して送出し、該出力
段の入出力端を集積回路内で信号の状態の組合せ
に応じて試験モードを制御する論理回路に接続
し、試験モードに設定するため、発生すべき時間
信号の補数信号パターンをデイジタル信号出力端
に供給することを特徴とする集積回路試験方法。 ２ 少なくとも１個のデイジタル出力信号を発生
する集積回路を、外部から供給する信号により試
験モードに設定する集積回路試験方法において、
デイジタル信号を出力段を介して送出し、該出力
段の入出力端を集積回路内で信号の状態の組合せ
に応じて試験モードを制御する論理回路に接続
し、試験モードに設定するため、発生すべき時間
信号の補数信号パターンをデイジタル信号出力端
に供給するため、出力段を非反転段とし、論理回
路９を排他的論理和ゲートとし、その出力端を試
験制御回路７の制御入力端に接続し、制御入力端
における論理“０”信号により試験制御回路を試
験モードに設定するよう構成したことを特徴とす
る集積回路試験装置。 ３ 少なくとも１個のデイジタル出力信号を発生
する集積回路を、外部から供給する信号により試
験モードに設定する集積回路試験方法において、
デイジタル信号を出力段を介して送出し、該出力
段の入出力端を集積回路内で信号の状態の組合せ
に応じて試験モードを制御する論理回路に接続
し、試験モードに設定するため、発生すべき時間
信号の補数信号パターンをデイジタル信号出力端
に供給するため、出力段を反転段とし、論理回路
９を排他的論理和ゲートとし、その出力端を試験
制御回路７の制御入力端に接続し、制御入力端に
おける論理“１”信号により試験制御回路を試験
モードに設定するよう構成したことを特徴とする
集積回路試験装置。 ４ 試験制御回路７が制御入力端における信号に
よつて制御する双安定マルチバイブレータ７９を
備える特許請求の範囲第２又は３項記載の試験装
置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2917126A DE2917126C2 (de) | 1979-04-27 | 1979-04-27 | Verfahren zum Prüfen einer integrierten Schaltung und Anordnung zur Durchführung des Verfahrens |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55149063A JPS55149063A (en) | 1980-11-20 |
| JPS634151B2 true JPS634151B2 (ja) | 1988-01-27 |
Family
ID=6069439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5491380A Granted JPS55149063A (en) | 1979-04-27 | 1980-04-26 | Integrated circuit testing method and apparatus |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4385275A (ja) |
| JP (1) | JPS55149063A (ja) |
| CA (1) | CA1164947A (ja) |
| DE (1) | DE2917126C2 (ja) |
| FR (1) | FR2455287A1 (ja) |
| GB (1) | GB2049206B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2943552A1 (de) * | 1979-10-27 | 1981-05-21 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte schaltung |
| US4808915A (en) * | 1981-10-30 | 1989-02-28 | Honeywell Bull, Inc. | Assembly of electronic components testable by a reciprocal quiescent testing technique |
| US4556840A (en) * | 1981-10-30 | 1985-12-03 | Honeywell Information Systems Inc. | Method for testing electronic assemblies |
| AU8963582A (en) * | 1981-10-30 | 1983-05-05 | Honeywell Information Systems Incorp. | Design and testing electronic components |
| JPS58115372A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体装置試験回路 |
| US4502127A (en) * | 1982-05-17 | 1985-02-26 | Fairchild Camera And Instrument Corporation | Test system memory architecture for passing parameters and testing dynamic components |
| GB8432305D0 (en) * | 1984-12-20 | 1985-01-30 | Int Computers Ltd | Crystal oscillator overdrive |
| US4975641A (en) * | 1988-07-14 | 1990-12-04 | Sharp Kabushiki Kaisha | Integrated circuit and method for testing the integrated circuit |
| KR950011803B1 (ko) * | 1988-08-30 | 1995-10-10 | 금성일렉트론주식회사 | 테스트 모우드 기능 수행, 입력 회로 |
| JPH0455779A (ja) * | 1990-06-26 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 電子回路装置 |
| JPH0484782A (ja) * | 1990-07-27 | 1992-03-18 | Nec Corp | テスト回路 |
| US5982815A (en) * | 1996-07-01 | 1999-11-09 | Advanced Micro Devices Inc. | Circuit for setting a device into a test mode by changing a first port to a fixed clock and a second port to a non-fixed clock |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2330014A1 (fr) * | 1973-05-11 | 1977-05-27 | Ibm France | Procede de test de bloc de circuits logiques integres et blocs en faisant application |
| DE2534502C3 (de) * | 1975-08-01 | 1981-01-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Individuell prüfbarer, integrierter Baustein |
| US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
-
1979
- 1979-04-27 DE DE2917126A patent/DE2917126C2/de not_active Expired
-
1980
- 1980-04-17 CA CA000350070A patent/CA1164947A/en not_active Expired
- 1980-04-21 US US06/142,293 patent/US4385275A/en not_active Expired - Lifetime
- 1980-04-24 GB GB8013609A patent/GB2049206B/en not_active Expired
- 1980-04-25 FR FR8009417A patent/FR2455287A1/fr active Granted
- 1980-04-26 JP JP5491380A patent/JPS55149063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2049206A (en) | 1980-12-17 |
| DE2917126A1 (de) | 1980-10-30 |
| GB2049206B (en) | 1983-02-16 |
| FR2455287A1 (fr) | 1980-11-21 |
| CA1164947A (en) | 1984-04-03 |
| US4385275A (en) | 1983-05-24 |
| JPS55149063A (en) | 1980-11-20 |
| FR2455287B1 (ja) | 1983-09-23 |
| DE2917126C2 (de) | 1983-01-27 |
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