JP3052312B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3052312B2 JP3052312B2 JP1102418A JP10241889A JP3052312B2 JP 3052312 B2 JP3052312 B2 JP 3052312B2 JP 1102418 A JP1102418 A JP 1102418A JP 10241889 A JP10241889 A JP 10241889A JP 3052312 B2 JP3052312 B2 JP 3052312B2
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- Japan
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- output
- level
- control signal
- signal
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力バッファ回路に関し、特に出力信号が
低レベル及び高レベルの二つの状態をとるほか、出力イ
ンピーダンスがハイインピーダンス状態をとることがで
きる３状態型の出力バッファ回路に関する。
低レベル及び高レベルの二つの状態をとるほか、出力イ
ンピーダンスがハイインピーダンス状態をとることがで
きる３状態型の出力バッファ回路に関する。
従来、この種の出力バッファ回路は、第２図に示すよ
うに、第１の電源端子である接地端子と出力端子T0との
間に接続されたＮチャネルMOS型の第１のトランジスタQ
1と、第２の電源端子（電源電圧VCC）と出力端子T0との
間に接続されたＰチャネルMOS型の第２のトランジスタQ
2とを備えたインバータ回路１と、インバータI1,NANDゲ
ートG1及びNORゲートG2を備え、入力信号IN及びハイイ
ンピーダンス制御信号HZCを入力し、第１及び第２の出
力端を第１及び第２のトランジスタQ1，Q2のゲートにそ
れぞれ対応して接続し、ハイインピーダンス制御信号HZ
Cが低レベルのときトランジスタQ1，Q2をオフ状態とし
てインバータ回路１の出力インピーダンスをハイインピ
ーダンス状態とし、ハイインピーダンス制御信号HZCが
高レベルのときインバータ回路１の出力信号OUTを入力
信号INのレベルに応じて低レベル及び高レベルとする出
力制御回路２とを有する構成となっていた。
うに、第１の電源端子である接地端子と出力端子T0との
間に接続されたＮチャネルMOS型の第１のトランジスタQ
1と、第２の電源端子（電源電圧VCC）と出力端子T0との
間に接続されたＰチャネルMOS型の第２のトランジスタQ
2とを備えたインバータ回路１と、インバータI1,NANDゲ
ートG1及びNORゲートG2を備え、入力信号IN及びハイイ
ンピーダンス制御信号HZCを入力し、第１及び第２の出
力端を第１及び第２のトランジスタQ1，Q2のゲートにそ
れぞれ対応して接続し、ハイインピーダンス制御信号HZ
Cが低レベルのときトランジスタQ1，Q2をオフ状態とし
てインバータ回路１の出力インピーダンスをハイインピ
ーダンス状態とし、ハイインピーダンス制御信号HZCが
高レベルのときインバータ回路１の出力信号OUTを入力
信号INのレベルに応じて低レベル及び高レベルとする出
力制御回路２とを有する構成となっていた。
上述した従来の出力バッファ回路は、インバータ回路
１と、このインバータ回路１の出力状態を、低レベル，
高レベル及びハイインピーダンスの３状態に制御する出
力制御回路２とをする構成となっているので、この出力
バッファ回路のハイインピーダンス状態を試験するに
は、試験装置のファンクションパターンをハイインピー
ダンスとなるパターンで停止させて直流的に測定する
か、出力端子T0にプルアップ抵抗を付加し高レベルとし
て測定する等の方法を用いなければならず、前者の測定
方法では、ファンクションパターン中の全ハイインピー
ダンス状態の測定を行なうにはテスト時間がかかりす
ぎ、また特定周波数のファンクションテスト中における
動作チェックにはなっていないという欠点があり、ま
た、後者の測定方法ではハイインピーダンスと高レベル
との区別がつかなくなるという欠点がある。
１と、このインバータ回路１の出力状態を、低レベル，
高レベル及びハイインピーダンスの３状態に制御する出
力制御回路２とをする構成となっているので、この出力
バッファ回路のハイインピーダンス状態を試験するに
は、試験装置のファンクションパターンをハイインピー
ダンスとなるパターンで停止させて直流的に測定する
か、出力端子T0にプルアップ抵抗を付加し高レベルとし
て測定する等の方法を用いなければならず、前者の測定
方法では、ファンクションパターン中の全ハイインピー
ダンス状態の測定を行なうにはテスト時間がかかりす
ぎ、また特定周波数のファンクションテスト中における
動作チェックにはなっていないという欠点があり、ま
た、後者の測定方法ではハイインピーダンスと高レベル
との区別がつかなくなるという欠点がある。
本発明の目的は、ハイインピーダンス状態の試験を、
ファンクションテストの動作チェックの中で、正確で確
実に、かつ短時間に行うことができる出力バッファ回路
を提供することにある。
ファンクションテストの動作チェックの中で、正確で確
実に、かつ短時間に行うことができる出力バッファ回路
を提供することにある。
本発明の出力バッファ回路は、第１の電源端子と出力
端子との間に接続された第１のトランジスタと、第２の
電源端子と前記出力端子との間に接続された第２のトラ
ンジスタとを備えたインバータ回路と、入力信号及びハ
イインピーダンス制御信号を入力し、第１及び第２の出
力端を前記第１及び第２のトランジスタのゲートにそれ
ぞれ対応して接続し、前記ハイインピーダンス制御信号
が第１のレベルのとき前記第１及び第２のトランジスタ
をオフ状態とし、前記ハイインピーダンス制御信号が第
２のレベルのとき前記インバータ回路の出力信号を前記
入力信号のレベルに応じて第１及び第２のレベルとする
出力制御回路と、前記ハイインピーダンス制御信号が第
１のレベルにあり、かつ中間出力制御信号が所定のレベ
ルのとき中間出力発生制御信号を出力する中間出力制御
回路と、前記中間出力発生制御信号により前記インバー
タ回路の出力信号のレベルをこの出力信号の第１及び第
２のレベルの中間のレベルにする中間レベル発生回路と
を有している。
端子との間に接続された第１のトランジスタと、第２の
電源端子と前記出力端子との間に接続された第２のトラ
ンジスタとを備えたインバータ回路と、入力信号及びハ
イインピーダンス制御信号を入力し、第１及び第２の出
力端を前記第１及び第２のトランジスタのゲートにそれ
ぞれ対応して接続し、前記ハイインピーダンス制御信号
が第１のレベルのとき前記第１及び第２のトランジスタ
をオフ状態とし、前記ハイインピーダンス制御信号が第
２のレベルのとき前記インバータ回路の出力信号を前記
入力信号のレベルに応じて第１及び第２のレベルとする
出力制御回路と、前記ハイインピーダンス制御信号が第
１のレベルにあり、かつ中間出力制御信号が所定のレベ
ルのとき中間出力発生制御信号を出力する中間出力制御
回路と、前記中間出力発生制御信号により前記インバー
タ回路の出力信号のレベルをこの出力信号の第１及び第
２のレベルの中間のレベルにする中間レベル発生回路と
を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例が第２図に示された従来の出力バッファ回
路と相違する点は、インバータI2及びANDゲートG3を備
え、ハイインピーダンス制御信号HZCが低レベルにあ
り、かつ中間出力制御信号MOCが高レベルのとき、高レ
ベルの中間出力発生制御信号MGCを出力する中間出力制
御回路３と、所定のしきい値電圧をもつＮチャネルMOS
型のトランジスタQ3を備え、高レベルの中間出力発生制
御信号MGCが入力されたとき、インバータ回路１の出力
信号OUTのレベルをこの出力信号OUTの低レベル及び高レ
ベルの中間レベルにする中間レベル発生回路４とを設け
た点にある。
路と相違する点は、インバータI2及びANDゲートG3を備
え、ハイインピーダンス制御信号HZCが低レベルにあ
り、かつ中間出力制御信号MOCが高レベルのとき、高レ
ベルの中間出力発生制御信号MGCを出力する中間出力制
御回路３と、所定のしきい値電圧をもつＮチャネルMOS
型のトランジスタQ3を備え、高レベルの中間出力発生制
御信号MGCが入力されたとき、インバータ回路１の出力
信号OUTのレベルをこの出力信号OUTの低レベル及び高レ
ベルの中間レベルにする中間レベル発生回路４とを設け
た点にある。
次に、この実施例の動作について説明する。
ハイインピーダンス制御信号HZCが高レベルにあると
きは、インバータI2の出力、即ちANDゲートG3の入力端
の片方が低レベルとなっているので、中間出力制御信号
MOCに関係なくANDゲートG3の出力、即ち中間出力発生制
御信号MGCは低レベルとなり、トランジスタQ3はオフ状
態となって中間レベル発生回路４はインバータ回路１か
ら切離される。従って従来例と同様にインバータ回路１
の出力信号OUTは入力信号INのレベルに応じたレベルと
なる。
きは、インバータI2の出力、即ちANDゲートG3の入力端
の片方が低レベルとなっているので、中間出力制御信号
MOCに関係なくANDゲートG3の出力、即ち中間出力発生制
御信号MGCは低レベルとなり、トランジスタQ3はオフ状
態となって中間レベル発生回路４はインバータ回路１か
ら切離される。従って従来例と同様にインバータ回路１
の出力信号OUTは入力信号INのレベルに応じたレベルと
なる。
ハイインピーダンス制御信号HZCが低レベルであり、
かつ中間出力制御信号MOCが低レベルのときは、ANDゲー
トG3の入力端の他方が低レベルとなるので、ハイインピ
ーダンス制御信号HZCが高レベルのときと同様に中間レ
ベル発生回路４がインバータ回路１と切離され、インバ
ータ回路１は従来例と同様のハイインピーダンス状態と
なる。
かつ中間出力制御信号MOCが低レベルのときは、ANDゲー
トG3の入力端の他方が低レベルとなるので、ハイインピ
ーダンス制御信号HZCが高レベルのときと同様に中間レ
ベル発生回路４がインバータ回路１と切離され、インバ
ータ回路１は従来例と同様のハイインピーダンス状態と
なる。
ハイインピーダンス制御信号HZCが低レベルにあり、
かつ中間出力制御信号MOSが高レベルのときは、インバ
ータI2の出力、即ちANDゲートG3の入力端の一方が高レ
ベルでかつ他方も高レベルとなるので、ANDゲートG3の
出力、即ち中間出力発生制御信号MGCが高レベルとな
り、トランジスタQ3が導通状態となって出力端子T0を、
中間出力発生制御信号MGCの高レベルの電圧からトラン
ジスタQ3のソース・ドレイン間電圧を引いた電圧の、出
力信号OUTの低レベルと高レベルの中間のレベルにす
る。このとき、トランジスタQ1，Q2はハイインピーダン
ス制御信号HZCによりオフ状態となっている。
かつ中間出力制御信号MOSが高レベルのときは、インバ
ータI2の出力、即ちANDゲートG3の入力端の一方が高レ
ベルでかつ他方も高レベルとなるので、ANDゲートG3の
出力、即ち中間出力発生制御信号MGCが高レベルとな
り、トランジスタQ3が導通状態となって出力端子T0を、
中間出力発生制御信号MGCの高レベルの電圧からトラン
ジスタQ3のソース・ドレイン間電圧を引いた電圧の、出
力信号OUTの低レベルと高レベルの中間のレベルにす
る。このとき、トランジスタQ1，Q2はハイインピーダン
ス制御信号HZCによりオフ状態となっている。
このように、ハイインピーダンス状態において出力端
子T0を中間レベルにするモードを設けることにより、ハ
イインピーダンス状態の試験を、ファンクションテスト
の動作チェックの中で正確かつ確実に行うことができ
る。
子T0を中間レベルにするモードを設けることにより、ハ
イインピーダンス状態の試験を、ファンクションテスト
の動作チェックの中で正確かつ確実に行うことができ
る。
〔発明の効果〕 以上説明したように本発明は、ハイインピーダンス状
態にある出力端子のレベルを、出力信号の低レベルと高
レベルの中間レベルにするモードを設ける構成とするこ
とにより、ハイインピーダンス状態の試験を、ファンク
ションテストの動作チェックの中で正確で確実に、かつ
短時間に行うことができる効果がある。
態にある出力端子のレベルを、出力信号の低レベルと高
レベルの中間レベルにするモードを設ける構成とするこ
とにより、ハイインピーダンス状態の試験を、ファンク
ションテストの動作チェックの中で正確で確実に、かつ
短時間に行うことができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は従来
の出力バッファ回路の一例を示す回路図である。 １……インバータ回路、２……出力制御回路、３……中
間出力制御回路、４……中間レベル発生回路、G1……NA
NDゲート、G2……NORゲート、G3……ANDゲート、I1，I2
……インバータ、Q1〜Q3……トランジスタ。
の出力バッファ回路の一例を示す回路図である。 １……インバータ回路、２……出力制御回路、３……中
間出力制御回路、４……中間レベル発生回路、G1……NA
NDゲート、G2……NORゲート、G3……ANDゲート、I1，I2
……インバータ、Q1〜Q3……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/319 H03K 19/00 H03K 19/0175
Claims (1)
- 【請求項１】第１の電源端子と出力端子との間に接続さ
れた第１のトランジスタと、第２の電源端子と前記出力
端子との間に接続された第２のトランジスタとを備えた
インバータ回路と、入力信号及びハイインピーダンス制
御信号を入力し、第１及び第２の出力端を前記第１及び
第２のトランジスタのゲートにそれぞれ対応して接続
し、前記ハイインピーダンス制御信号が第１のレベルの
とき前記第１及び第２のトランジスタをオフ状態とし、
前記ハイインピーダンス制御信号が第２のレベルのとき
前記インバータ回路の出力信号を前記入力信号のレベル
に応じて第１及び第２のレベルとする出力制御回路と、
前記ハイインピーダンス制御信号が第１のレベルにあ
り、かつ中間出力制御信号が所定のレベルのとき中間出
力発生制御信号を出力する中間出力制御回路と、前記中
間出力発生制御信号により前記インバータ回路の出力信
号のレベルをこの出力信号の第１及び第２のレベルの中
間のレベルにする中間レベル発生回路とを有することを
特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102418A JP3052312B2 (ja) | 1989-04-21 | 1989-04-21 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102418A JP3052312B2 (ja) | 1989-04-21 | 1989-04-21 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280069A JPH02280069A (ja) | 1990-11-16 |
| JP3052312B2 true JP3052312B2 (ja) | 2000-06-12 |
Family
ID=14326900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102418A Expired - Lifetime JP3052312B2 (ja) | 1989-04-21 | 1989-04-21 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052312B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500946B1 (ko) * | 2000-06-30 | 2005-07-14 | 매그나칩 반도체 유한회사 | 전자기 방해를 개선한 데이터 입출력 버퍼 |
-
1989
- 1989-04-21 JP JP1102418A patent/JP3052312B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02280069A (ja) | 1990-11-16 |
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