JPH0989995A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0989995A JPH0989995A JP7251275A JP25127595A JPH0989995A JP H0989995 A JPH0989995 A JP H0989995A JP 7251275 A JP7251275 A JP 7251275A JP 25127595 A JP25127595 A JP 25127595A JP H0989995 A JPH0989995 A JP H0989995A
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- JP
- Japan
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- counter
- output
- low
- signal
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- Pending
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- Tests Of Electronic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本願の目的は、３種類以上のテストを行なう
場合においてもテスト用端子数の増加を抑えることが可
能な集積回路装置を提供することである。 【解決手段】 被テスト回路１と、入力電圧に応じて３
種類以上の制御信号ａ〜ｄを生じる制御回路２と、制御
信号ａ〜ｄに応じて被テスト回路１に対して３種類以上
のテストを行なうためのテスト回路３とを有する。
場合においてもテスト用端子数の増加を抑えることが可
能な集積回路装置を提供することである。 【解決手段】 被テスト回路１と、入力電圧に応じて３
種類以上の制御信号ａ〜ｄを生じる制御回路２と、制御
信号ａ〜ｄに応じて被テスト回路１に対して３種類以上
のテストを行なうためのテスト回路３とを有する。
Description
【０００１】
【発明の技術分野】本願は集積回路装置に関する。
【０００２】
【従来の技術】集積回路装置内に集積化された回路に対
して例えば２種類のテストを行なう場合には、集積回路
装置の外部から集積回路装置に設けられたテスト用端子
に２値の制御信号を入力し、制御信号のハイまたはロウ
にしたがって異なるテストを実効している。
して例えば２種類のテストを行なう場合には、集積回路
装置の外部から集積回路装置に設けられたテスト用端子
に２値の制御信号を入力し、制御信号のハイまたはロウ
にしたがって異なるテストを実効している。
【０００３】
【発明が解決しようとする課題】しかしながら、３種類
以上のテストを行なう場合には複数のテスト用端子を設
けなければならず、その分集積回路装置の端子数が増加
してしまうという問題点があった。
以上のテストを行なう場合には複数のテスト用端子を設
けなければならず、その分集積回路装置の端子数が増加
してしまうという問題点があった。
【０００４】本願の目的は、３種類以上のテストを行な
う場合においてもテスト用端子数の増加を抑えることが
可能な集積回路装置を提供することである。
う場合においてもテスト用端子数の増加を抑えることが
可能な集積回路装置を提供することである。
【０００５】
【課題を解決するための手段】本願に係わる集積回路装
置は、被テスト回路と、入力電圧に応じて３種類以上の
制御信号を生じる制御回路と、上記制御信号に応じて上
記被テスト回路に対して３種類以上のテストを行なうた
めのテスト回路とを有する。
置は、被テスト回路と、入力電圧に応じて３種類以上の
制御信号を生じる制御回路と、上記制御信号に応じて上
記被テスト回路に対して３種類以上のテストを行なうた
めのテスト回路とを有する。
【０００６】
【発明の実施の形態】図１は、本願に係わる集積回路装
置の実施の形態を示したブロック図である。
置の実施の形態を示したブロック図である。
【０００７】ここでは説明を簡単化するため、集積回路
として１６ビット２進カウンタを想定し、この１６ビッ
ト２進カウンタのテストを行なう場合について説明す
る。
として１６ビット２進カウンタを想定し、この１６ビッ
ト２進カウンタのテストを行なう場合について説明す
る。
【０００８】被テスト回路１は、１６ビット２進カウン
タを構成するものであり、４ビット２進カウンタＣＮ１
〜ＣＮ４によって構成されている。実動作時には、これ
らの４ビット２進カウンタＣＮ１〜ＣＮ４をシリアルに
接続することにより１６ビット２進カウンタが得られ、
入力端子５から入力されたクロックを２16に分周して出
力端子６に出力する。
タを構成するものであり、４ビット２進カウンタＣＮ１
〜ＣＮ４によって構成されている。実動作時には、これ
らの４ビット２進カウンタＣＮ１〜ＣＮ４をシリアルに
接続することにより１６ビット２進カウンタが得られ、
入力端子５から入力されたクロックを２16に分周して出
力端子６に出力する。
【０００９】制御回路２は、テスト用端子４に入力する
入力電圧値に応じて４種類の制御信号ａ〜ｄを生じるも
のである。図２は、この制御回路２の詳細な構成を示し
た図である。抵抗Ｒ１〜Ｒ４は、同一の抵抗値を有して
おり、電源電圧を分圧するためにプラス電源ＶDDとマイ
ナス電源ＶSS（通常は接地）との間に直列に接続されて
いる。コンパレータＣＰ１〜ＣＰ３は、抵抗Ｒ１〜Ｒ４
によって分圧された各電圧値とテスト用端子４に入力さ
れた入力電圧値とを比較するものである。ゲートＧ１〜
Ｇ４は、コンパレータＣＰ１〜ＣＰ３の出力状態に応じ
て制御信号ａ〜ｄを生じるものである。すなわち、制御
回路２では、テスト用端子４に入力する入力電圧値と抵
抗Ｒ１〜Ｒ４によって分圧された各電圧値とが比較さ
れ、制御信号ａ〜ｄのうちいずれか一つのみがハイ状態
となる。
入力電圧値に応じて４種類の制御信号ａ〜ｄを生じるも
のである。図２は、この制御回路２の詳細な構成を示し
た図である。抵抗Ｒ１〜Ｒ４は、同一の抵抗値を有して
おり、電源電圧を分圧するためにプラス電源ＶDDとマイ
ナス電源ＶSS（通常は接地）との間に直列に接続されて
いる。コンパレータＣＰ１〜ＣＰ３は、抵抗Ｒ１〜Ｒ４
によって分圧された各電圧値とテスト用端子４に入力さ
れた入力電圧値とを比較するものである。ゲートＧ１〜
Ｇ４は、コンパレータＣＰ１〜ＣＰ３の出力状態に応じ
て制御信号ａ〜ｄを生じるものである。すなわち、制御
回路２では、テスト用端子４に入力する入力電圧値と抵
抗Ｒ１〜Ｒ４によって分圧された各電圧値とが比較さ
れ、制御信号ａ〜ｄのうちいずれか一つのみがハイ状態
となる。
【００１０】テスト回路３は、制御信号ａ〜ｄに応じて
被テスト回路１に対して４種類のテストを行なうもので
あり、ゲートＧＴ１およびセレクタＳＬ１〜ＳＬ３によ
って構成されている。セレクタＳＬ１では、制御信号ｂ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｂがロウのときにはカウンタＣＮ１からの
出力信号を選択する。セレクタＳＬ２では、制御信号ｃ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｃがロウのときにはカウンタＣＮ２からの
出力信号を選択する。セレクタＳＬ３では、制御信号ｄ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｄがロウのときにはカウンタＣＮ３からの
出力信号を選択する。
被テスト回路１に対して４種類のテストを行なうもので
あり、ゲートＧＴ１およびセレクタＳＬ１〜ＳＬ３によ
って構成されている。セレクタＳＬ１では、制御信号ｂ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｂがロウのときにはカウンタＣＮ１からの
出力信号を選択する。セレクタＳＬ２では、制御信号ｃ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｃがロウのときにはカウンタＣＮ２からの
出力信号を選択する。セレクタＳＬ３では、制御信号ｄ
がハイのときには入力端子５からのクロック信号を選択
し、制御信号ｄがロウのときにはカウンタＣＮ３からの
出力信号を選択する。
【００１１】つぎに、図１および図２に示した集積回路
装置におけるテスト動作について説明する。
装置におけるテスト動作について説明する。
【００１２】まず、２進カウンタＣＮ１〜ＣＮ４すべて
をリセット状態（カウント値０）にしておく。リセット
状態を解除した後、テスト用入力端子４に所定の電圧を
印加して制御信号ｂをハイ状態にし、セレクタＳＬ１を
選択する。そして、入力端子５からクロック信号を１５
パルス入力する。このクロック信号はセレクタＳＬ１を
通してカウンタＣＮ２に入力され、カウンタＣＮ２のカ
ウント値が“１５”となったところでカウンタＣＮ２は
停止する。つぎに、テスト用端子４の電圧を変更して制
御信号ｃをハイ状態にし、セレクタＳＬ２を選択する。
そして、入力端子５からクロック信号を１５パルス入力
して、カウンタＣＮ２のカウント値を“１５”とする。
つぎに、テスト用端子４の電圧をさらに変更して制御信
号ｄをハイ状態にし、セレクタＳＬ３を選択する。そし
て、入力端子５からクロック信号を１５パルス入力し
て、カウンタＣＮ４のカウント値を“１５”とする。つ
ぎに、テスト用端子４の電圧をさらに変更して制御信号
ａをハイ状態にする。そして、入力端子５からクロック
信号を１６パルス入力する。このクロック信号はゲート
ＧＴ１を通してカウンタＣＮ１に入力され、１６番目の
クロック信号によってカウンタＣＮ１の出力がハイから
ロウに反転する。このカウンタＣＮ１の出力はセレクタ
ＳＬ１を通してカウンタＣＮ２に入力され、カウンタＣ
Ｎ２の出力がハイからロウに反転する。以下同様にし
て、カウンタＣＮ３の出力がハイからロウに反転し、さ
らにカウンタＣＮ４の出力がハイからロウに反転する。
をリセット状態（カウント値０）にしておく。リセット
状態を解除した後、テスト用入力端子４に所定の電圧を
印加して制御信号ｂをハイ状態にし、セレクタＳＬ１を
選択する。そして、入力端子５からクロック信号を１５
パルス入力する。このクロック信号はセレクタＳＬ１を
通してカウンタＣＮ２に入力され、カウンタＣＮ２のカ
ウント値が“１５”となったところでカウンタＣＮ２は
停止する。つぎに、テスト用端子４の電圧を変更して制
御信号ｃをハイ状態にし、セレクタＳＬ２を選択する。
そして、入力端子５からクロック信号を１５パルス入力
して、カウンタＣＮ２のカウント値を“１５”とする。
つぎに、テスト用端子４の電圧をさらに変更して制御信
号ｄをハイ状態にし、セレクタＳＬ３を選択する。そし
て、入力端子５からクロック信号を１５パルス入力し
て、カウンタＣＮ４のカウント値を“１５”とする。つ
ぎに、テスト用端子４の電圧をさらに変更して制御信号
ａをハイ状態にする。そして、入力端子５からクロック
信号を１６パルス入力する。このクロック信号はゲート
ＧＴ１を通してカウンタＣＮ１に入力され、１６番目の
クロック信号によってカウンタＣＮ１の出力がハイから
ロウに反転する。このカウンタＣＮ１の出力はセレクタ
ＳＬ１を通してカウンタＣＮ２に入力され、カウンタＣ
Ｎ２の出力がハイからロウに反転する。以下同様にし
て、カウンタＣＮ３の出力がハイからロウに反転し、さ
らにカウンタＣＮ４の出力がハイからロウに反転する。
【００１３】カウンタＣＮ１〜ＣＮ４がすべて正常であ
れば上述した通りにシーケンスが行なわれ、カウンタＣ
Ｎ１への１６番目のクロック信号によって初めてカウン
タＣＮ４の出力がハイからロウに反転する。逆にカウン
タＣＮ１〜ＣＮ４に異常があれば上述した通りのシーケ
ンスは行なわれず、カウンタＣＮ１への１６番目のクロ
ック信号に基くカウンタＣＮ４の上記反転動作は行なわ
れない。カウンタＣＮ４の出力は出力端子６に接続され
ているため、この出力端子６を用いてカウンタＣＮ４の
出力をモニタリングすれば、カウンタＣＮ１〜ＣＮ４す
なわち被テスト回路の良否を判定することができる。
れば上述した通りにシーケンスが行なわれ、カウンタＣ
Ｎ１への１６番目のクロック信号によって初めてカウン
タＣＮ４の出力がハイからロウに反転する。逆にカウン
タＣＮ１〜ＣＮ４に異常があれば上述した通りのシーケ
ンスは行なわれず、カウンタＣＮ１への１６番目のクロ
ック信号に基くカウンタＣＮ４の上記反転動作は行なわ
れない。カウンタＣＮ４の出力は出力端子６に接続され
ているため、この出力端子６を用いてカウンタＣＮ４の
出力をモニタリングすれば、カウンタＣＮ１〜ＣＮ４す
なわち被テスト回路の良否を判定することができる。
【００１４】ここで、上記テストシーケンスにおいて入
力端子５から入力された総クロックパルス数を数えてみ
ると、“１５＋１５＋１５＋１６”すなわち６１パルス
である。仮に、カウンタＣＮ１〜ＣＮ４を直接シリアル
に接続して２16すなわち６５５３６進カウンタを構成し
てテストを行なったとすれば、テストに要する総クロッ
ク数は６５５３６パルスとなる。したがって、上記のよ
うにしてテストを行なうことにより、テストに必要な総
クロック数を大幅に低減することができ、テスト時間を
大幅に短縮することができる。
力端子５から入力された総クロックパルス数を数えてみ
ると、“１５＋１５＋１５＋１６”すなわち６１パルス
である。仮に、カウンタＣＮ１〜ＣＮ４を直接シリアル
に接続して２16すなわち６５５３６進カウンタを構成し
てテストを行なったとすれば、テストに要する総クロッ
ク数は６５５３６パルスとなる。したがって、上記のよ
うにしてテストを行なうことにより、テストに必要な総
クロック数を大幅に低減することができ、テスト時間を
大幅に短縮することができる。
【００１５】なお、実動作時においては、テスト用端子
４をＶSSに固定して制御信号ａを常時ハイ状態にしてお
けば、４ビット２進カウンタＣＮ１〜ＣＮ４がセレクタ
ＳＬ１〜ＳＬ３を通してシリアルに接続され、１６ビッ
ト２進カウンタが構成される。その結果、入力端子５に
入力されたクロック信号は２16に分周されて出力端子６
から出力される。
４をＶSSに固定して制御信号ａを常時ハイ状態にしてお
けば、４ビット２進カウンタＣＮ１〜ＣＮ４がセレクタ
ＳＬ１〜ＳＬ３を通してシリアルに接続され、１６ビッ
ト２進カウンタが構成される。その結果、入力端子５に
入力されたクロック信号は２16に分周されて出力端子６
から出力される。
【００１６】
【発明の効果】本願に係わる発明では、入力電圧に応じ
て３種類以上の制御信号を生じる制御回路および制御信
号に応じて被テスト回路に対して３種類以上のテストを
行なうためのテスト回路を設けたので、３種類以上のテ
ストを行なう場合においてもテスト用端子数の増加を抑
えることが可能となる。
て３種類以上の制御信号を生じる制御回路および制御信
号に応じて被テスト回路に対して３種類以上のテストを
行なうためのテスト回路を設けたので、３種類以上のテ
ストを行なう場合においてもテスト用端子数の増加を抑
えることが可能となる。
【図１】本願に係わる集積回路装置の実施の形態を示し
たブロック図
たブロック図
【図２】図１に示した集積回路装置の一部を詳細に示し
た図
た図
１……被テスト回路 ２……制御回路 ３……テスト回路 ａ〜ｄ……制御信号
Claims (1)
- 【請求項１】 被テスト回路と、入力電圧に応じて３種
類以上の制御信号を生じる制御回路と、上記制御信号に
応じて上記被テスト回路に対して３種類以上のテストを
行なうためのテスト回路とを有する集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251275A JPH0989995A (ja) | 1995-09-28 | 1995-09-28 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251275A JPH0989995A (ja) | 1995-09-28 | 1995-09-28 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0989995A true JPH0989995A (ja) | 1997-04-04 |
Family
ID=17220379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251275A Pending JPH0989995A (ja) | 1995-09-28 | 1995-09-28 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0989995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009198247A (ja) * | 2008-02-20 | 2009-09-03 | Mitsumi Electric Co Ltd | タイマーを内蔵した多機能半導体集積回路 |
| CN103760488A (zh) * | 2014-01-09 | 2014-04-30 | 上海华虹宏力半导体制造有限公司 | 测试pad共享电路 |
-
1995
- 1995-09-28 JP JP7251275A patent/JPH0989995A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009198247A (ja) * | 2008-02-20 | 2009-09-03 | Mitsumi Electric Co Ltd | タイマーを内蔵した多機能半導体集積回路 |
| CN103760488A (zh) * | 2014-01-09 | 2014-04-30 | 上海华虹宏力半导体制造有限公司 | 测试pad共享电路 |
| CN103760488B (zh) * | 2014-01-09 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 测试pad共享电路 |
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