JPH0227759A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH0227759A JPH0227759A JP63177407A JP17740788A JPH0227759A JP H0227759 A JPH0227759 A JP H0227759A JP 63177407 A JP63177407 A JP 63177407A JP 17740788 A JP17740788 A JP 17740788A JP H0227759 A JPH0227759 A JP H0227759A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- resistor
- test
- testing circuit
- Prior art date
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- Pending
Links
- 238000005259 measurement Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩ内部に構成されたＬＳＩのテスト回路に
関し、特にＬＳＩ内部の複数の信号データの状態を簡単
な回路構成かつ少ないテスト端子で測定できるようにし
たテスト回路に関する。
関し、特にＬＳＩ内部の複数の信号データの状態を簡単
な回路構成かつ少ないテスト端子で測定できるようにし
たテスト回路に関する。
ＬＳＩの構造が複雑になるに従い、測定もまた複雑化し
てきたため、測定の簡略化のためのテスト回路が内蔵さ
れるようになってきた。例えばＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍａｒｙ）のように多数の信号データを測
定しなければならない回路のテスト回路は、第４図のよ
うにＲＯＭ１２の外にデータセレクタ１３とテスト制御
回路１１とを有し、テストモードで出力端子０１〜Ｏ’
ｓへＲＯＭ出力を切り換えて出力するか、第５図のよう
に、ＲＯＭ１２の外にパラレルシリアル変換回路１４と
テスト制御回路１１とを有し、パラレルデータをシリア
ルに変換してシリアルデータ出力端子１５へ出力して測
定を行なっている。
てきたため、測定の簡略化のためのテスト回路が内蔵さ
れるようになってきた。例えばＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍａｒｙ）のように多数の信号データを測
定しなければならない回路のテスト回路は、第４図のよ
うにＲＯＭ１２の外にデータセレクタ１３とテスト制御
回路１１とを有し、テストモードで出力端子０１〜Ｏ’
ｓへＲＯＭ出力を切り換えて出力するか、第５図のよう
に、ＲＯＭ１２の外にパラレルシリアル変換回路１４と
テスト制御回路１１とを有し、パラレルデータをシリア
ルに変換してシリアルデータ出力端子１５へ出力して測
定を行なっている。
しかし、これら従来のテスト回路では、テスト端子数が
多数必要となったり、テスト回路そのものが大規模で複
雑になるという欠点がある。
多数必要となったり、テスト回路そのものが大規模で複
雑になるという欠点がある。
〔課題を解決するための手段］
本発明は測定すべき多数の信号を入力とし、これら信号
入力に対し、その組合せに応じ、出力端子にそれぞれ異
なった電圧を出力する抵抗分割回路を有している。
入力に対し、その組合せに応じ、出力端子にそれぞれ異
なった電圧を出力する抵抗分割回路を有している。
このように、本発明によれば、簡単な回路構成でかつ少
ないテスト端子でテスト回路を構成することができる。
ないテスト端子でテスト回路を構成することができる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例を示す。説明を簡単にするた
めに測定したいデータ数が４個の場合について説明する
。１１〜工、が測定したいデータ入力であり、１〜４が
トランジスタ、５は電源、６は接地電位に接続されてい
る。Ｒ１〜Ｒ６は抵抗であり、７は測定出力端子である
。トランジスタ１〜４は入力が“Ｈ′のレベルの時ＯＮ
するものとし、抵抗Ｒ２，Ｒ３，Ｒｓ、Ｒｓは順に抵抗
Ｒ１の１倍、２倍、４倍、８倍の抵抗値に設定しである
ものとする。
めに測定したいデータ数が４個の場合について説明する
。１１〜工、が測定したいデータ入力であり、１〜４が
トランジスタ、５は電源、６は接地電位に接続されてい
る。Ｒ１〜Ｒ６は抵抗であり、７は測定出力端子である
。トランジスタ１〜４は入力が“Ｈ′のレベルの時ＯＮ
するものとし、抵抗Ｒ２，Ｒ３，Ｒｓ、Ｒｓは順に抵抗
Ｒ１の１倍、２倍、４倍、８倍の抵抗値に設定しである
ものとする。
例えば、データ人力ＩＩＩ Ｉ２． Ｉ３． Ｉ。がそ
れぞれＨレベル、Ｌレベル、Ｌレベル、Ｈレベル又はＨ
レベル、Ｌレベル、Ｈレベル、Ｌレベルの場合の第１図
の回路の等価回路はそれぞれ第２図（ａ）又は（ｂ）の
ようになり測定出力端子７への出力電圧は抵抗の分割比
により−Ｖ及びＴＶとなる。
れぞれＨレベル、Ｌレベル、Ｌレベル、Ｈレベル又はＨ
レベル、Ｌレベル、Ｈレベル、Ｌレベルの場合の第１図
の回路の等価回路はそれぞれ第２図（ａ）又は（ｂ）の
ようになり測定出力端子７への出力電圧は抵抗の分割比
により−Ｖ及びＴＶとなる。
かかるテスト回路をＲＯＭに適用した例を第３図に示し
た。
た。
以上、説明したように本発明は、測定したい多数のデー
タ入力に応じた異なる電圧を出力する手段としての抵抗
分割回路を有することにより、構成が簡単で端子数が少
ないテスト回路を実現できる効果がある。
タ入力に応じた異なる電圧を出力する手段としての抵抗
分割回路を有することにより、構成が簡単で端子数が少
ないテスト回路を実現できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
、 （ｂ）はそれぞれ第１図の回路の具体例の等価回路
、第３図はＲＯＭのテスト回路として本発明を用いた場
合の実施例を示す回路ブロック図、第４図及び第５図は
それぞれ従来のテスト回路を示す回路ブロック図である
。 ■、〜工、・・・・・・データ入力、１〜４．Ｔ、〜Ｔ
、・・・・・・トランジスタ、５・・・・・・第１の電
源端子、６・・・・・・第２の電源端子、７・・・・・
・測定出力端子、Ｒ２−Ｒ８゜２０、ｒ＋〜ｒ、・・・
・・・抵抗、１０・旧・・テストモード設定入力端子、
１１・・・・・・テスト制御回路、１２・・・・・・Ｒ
ＯＭ、１３・・・・・・データセレクタ、１４・・団・
パラレルシリアル変換回路、１５・川・・シリアルデー
タ出力端子、Ｓ、〜Ｓ、・・・・・・データ入力端子、
０１〜ｏｎ・・・・・・データ出力端子。 代理人 弁理士 内 原 晋 粥、、ｓ図 ／Ｚ Ｋ０Ｍ
、 （ｂ）はそれぞれ第１図の回路の具体例の等価回路
、第３図はＲＯＭのテスト回路として本発明を用いた場
合の実施例を示す回路ブロック図、第４図及び第５図は
それぞれ従来のテスト回路を示す回路ブロック図である
。 ■、〜工、・・・・・・データ入力、１〜４．Ｔ、〜Ｔ
、・・・・・・トランジスタ、５・・・・・・第１の電
源端子、６・・・・・・第２の電源端子、７・・・・・
・測定出力端子、Ｒ２−Ｒ８゜２０、ｒ＋〜ｒ、・・・
・・・抵抗、１０・旧・・テストモード設定入力端子、
１１・・・・・・テスト制御回路、１２・・・・・・Ｒ
ＯＭ、１３・・・・・・データセレクタ、１４・・団・
パラレルシリアル変換回路、１５・川・・シリアルデー
タ出力端子、Ｓ、〜Ｓ、・・・・・・データ入力端子、
０１〜ｏｎ・・・・・・データ出力端子。 代理人 弁理士 内 原 晋 粥、、ｓ図 ／Ｚ Ｋ０Ｍ
Claims (2)
- （１）集積回路の内部に構成され、内部の複数の信号を
入力とし、前記複数の信号の組み合せに応じ、出力端子
に異なった電圧を出力する抵抗分割回路を有することを
特徴とするテスト回路。 - （２）前記抵抗分割回路は、一端が第１の電源に他端が
出力端子に接続された第１の抵抗とゲートが各々前記複
数の信号を受け、両端がそれぞれトランジスタのソース
及びドレインに接続された抵抗が複数直列に接続された
抵抗列とからなることを特徴とする特許請求の範囲第１
項に記載のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177407A JPH0227759A (ja) | 1988-07-15 | 1988-07-15 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177407A JPH0227759A (ja) | 1988-07-15 | 1988-07-15 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227759A true JPH0227759A (ja) | 1990-01-30 |
Family
ID=16030393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177407A Pending JPH0227759A (ja) | 1988-07-15 | 1988-07-15 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227759A (ja) |
-
1988
- 1988-07-15 JP JP63177407A patent/JPH0227759A/ja active Pending
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