JPH073751B2

JPH073751B2 - 電流サージ制御集積回路

Info

Publication number: JPH073751B2
Application number: JP63022974A
Authority: JP
Inventors: チェンチェーツァング; デイヴィッドコルウィックスケヴィン; リンチン−ジェン; ジェイユーンウォン
Original assignee: アメリカンテレフォンアンドテレグラフカムパニー
Priority date: 1987-02-04
Filing date: 1988-02-04
Publication date: 1995-01-18
Anticipated expiration: 2010-01-18
Also published as: JPS63268312A; US4736119A; EP0277767B1; EP0277767A3; DE3879524T2; ES2039608T3; CA1281088C; SG60193G; EP0277767A2; HK117093A; DE3879524D1

Description

【発明の詳細な説明】（発明の背景）［産業上の利用分野］本発明は動的伝送ゲート論理回路における電源電流サー
ジを減ずる為の技術に関する。

［従来技術の説明］相補金属酸化物半導体（CMOS）を含む論理集積回路は一
般に、“静的”タイプ又は“動的”タイプに分類され
る。静的タイプは、論理信号をいつでも加えられるよう
にし、そして直ちに、結果として生じる論理出力信号を
発信する。動的タイプは一般にクロックと同期している
論理的出力発生用のクロックトランジスタを用いてい
る。１つの既知の動的論理は“伝送ゲート論理”であ
る。第４図に、２つの段階を有する典型的なダイナミッ
ク・レジスタ・セルが示されている。第１段階で相補パ
ストランジスタ40,41は論理信号が入力端子INPUT DATA
から記憶端子I1へ、“主”クロック信号とトランジスタ
へ加えられるその補数MCK,MCKBに応じて伝搬できるよう
にしている。論理信号は、従って直列に接続した一対の
相補トランジスタ42,43からなるインバータの入力端に
現れる。第２の段階は“従”クロックとその補数SCK,SC
KBによって制御されるパストランジスタ44,45より成
る。これらのパストランジスタは信号が第１番目のイン
バータの出力端子I2から記憶端子I3へ、そして相補トラ
ンジスタ46,47からなるインバータ及び出力端子output
へ伝搬できるようにしている。もしパストランジスタ4
0,41が導通していない場合、記憶端子I1の電位はフロー
ト即ち浮遊する。同様にパストランジスタ44,45が導通
していない場合、記憶端子I3がフロートする。この技術
の１つの変形として、各段階で単一のパストランジスタ
40,44を、要求されるクロック信号（例えばMCK,MCK）の
減衰に伴い使うことができる。

伝送ゲートセルの多くはその出力端子をインバータに接
続することによって結合でき、そして複数の論理入力信
号を用いた複合論理動作が可能になる。ある電流設計に
おいて１つの集積回路上の7000以上のセルがこの方法で
利用されている。もう１つの変形例では、このセルは、
入力信号を要求される期間だけ遅らせるシフトレジスタ
を作るために利用される。論理回路、特に動的タイプの
１つの重要な判断基準はそれらの消費電力である。望ま
しい動作が過剰の電流を引き出さないことは重要なこと
である。特に、集積回路当たりのセル数の増加に伴い、
消費電力は増加する傾向にある。電界効果型半導体（例
えばCMOS）の直面する１つの問題は“入力端子のフロー
テング”がクロック信号が消えた時に起こることであ
る。その場合、インバータへの入力は直流電流がインバ
ータを通って流れることが可能な電圧までフロートす
る。これに対する１つの解決法は負帰還回路を供給して
入力を既知の状態に（レベルの高低を問わず）留めるこ
とである（合衆国特許第4,570,219号参照のこと）。

これにより効果的にデバイスは動的タイプから静的タイ
プへ転換するが、保護されている各段階において追加の
回路が要求され、その結果、伝送ゲート論理回路のセル
が大きくなる。

（発明の概要）本発明の集積回路によれば、その集積回路上の伝送ゲー
トの論理回路の電流サージが減少する。本発明には、電
源電圧が集積回路にかけられたとき、直流電圧をパスト
ランジスタのゲートにかける手段が含まれ、その後、シ
ステムクロック信号が検出されたときに多相クロック信
号がゲートに加えられる。また、後続のクロック損失状
態を検査するために“ウィンドウ”周期を周期的に発生
させる手段も又本発明に含まれている。

（実施例の説明）以下、クロック伝送ゲート論理を持つ集積回路の電流サ
ージを減少する本発明の技術について述べる。本発明の
制御回路は、システムクロックが、“ウィンドウ”と呼
ばれるサンプリング周期の間に検出されなかった時に、
直流電圧を伝送ゲート論理回路のパストランジスタのゲ
ートにかける。供給された直流ゲート電圧は、パストラ
ンジスタを導通させるような振幅かつ極性を持ち、それ
によってインバータの入力端子の電位が“フローティン
グ”するのを防ぐ。

第１図の実施例において、制御回路は、主信号MCKとそ
の補数MCKB、そして、従信号SCKとその補数SCKBを発信
する４相クロック励振器を制御する。これらの信号は動
的論理回路のパストランジスタのゲートに供給される。
制御回路にはシステムクロックから、システムクロック
信号（SCLK）が供給される。本発明の制御回路は一般
に、それが制御する論理回路と同一IC上に含まれ、シス
テムクロックは一般に、ICの外部のソースから供給され
るが、論理回路と同一IC上にあってもよい。

典型的な動的パラメータを用いた制御回路の動作の概略
は次のとおりである。システムのパワーアップの間、制
御回路の出力は４相クロック励振器が動作しないように
している。その結果、４相クロック励振器はMCKとSCKへ
論理高レベルを、MCKBとSCKBへ論理低レベルを、制御回
路が３番目のシステムクロックを検出するまで、与え
る。これらのレベルは論理回路のパストランジスタを確
実に導通させ、従って関連するインバータの入力端子は
フローティングせず、むしろ、インバータの入力端子を
INPUT DATA端子の論理高レベル、又は低レベルに応じ
て、論理高レベル又論理低レベルのいずれかにセットす
る。３番目のシステムクロックが検出されると、制御回
路は４相クロック励振器を駆動させ、オーバラップしな
い４相クロックを通常動作のために、動的セルへと発す
る。３番目のシステムクロックは、ノイズや偽信号によ
る誤動作を防ぐ目的で選択されるが、３番目以外のシス
テムクロックも可能である。通常動作において、４相ク
ロック励振器が４相クロックを動的セルへ発信する間、
制御回路は、約10マイクロ秒毎にシステムクロックをチ
ェックする。もしその10マイクロ秒の“ウィンドウ”間
にシステムクロックの遷移が検出されなければ、制御回
路は直ちに、４相クロック励振器が論理高レベルをMCK
とSCKへ、論理低レベルをMCKBとSCKBへ供給することを
不可能にする。そして制御回路は次のシステムクロック
変化を検出するまで、同一状態のままであり、そのシス
テムクロック変化の検出時にはクロック信号SCK、SCK
B、MCK及びMCKBの論理回路への供給を再開する。

第１図の実施例において、システムクロック信号SCLKは
起動回路に加えられる。この起動回路は、初期信号（LO
C）をシステムクロック検出器へ送り、それによってフ
リップフロップを適当な状態にセットし、各時間ごと
に、電力は集積回路に供給される。システムクロック検
出器はまた電力が初めに供給された後に到達するクロッ
ク信号の数を数え、そして一定数のクロック信号を計数
した後、信号ROをリング発振器へ、信号DETをクロック
損失検出器へ、そして信号4PCKENを４相クロック励振器
へ供給する計数器より成る。一般的に、３つのクロック
パルスがRO、DETそして4PCKEN信号が供給される前に計
数される。RO信号はリング発振器に加えられ、このリン
グ発振器は信号OAをクロック損失検出器へ供給する。こ
のリング発振器はOA信号をウィンドウ信号WINを発信す
る計数器へも供給する。例えば一般的な場合においてリ
ング発振器は、200kHzで動作し、そしてその計数器は
「４除算計数器」であり、それによって持続時間10マイ
クロ秒のパルスを持つ対称矩形波であるWIN信号を発信
する。ウィンドウパルスの持続時間は、システムクロッ
ク変化を検査する目的のため、システムクロックの周期
より長い、4PCKEN信号は高レベルになると４相クロック
励振器を可動にするので、この４相クロック励振器は、
クロック信号MCK、MCKB、SCK、そしてSCKBを論理回路へ
供給する。クロック損失検出器は、３番目のシステムク
ロックが検出されると、動作して制御回路への電力供給
が行う。クロック損失検検出器はシステムクロック変化
を約10マイクロ秒（すなわちWIN信号の持続時間）ごと
にチェックする有限状態機械（finite state machine）
で構成される。システムクロック変化がウィンドウ周期
の間に起こらなければ、この回路の出力（4PCKEN）は、
論理高レベルをMCK、SCKへ、論理低レベルをMCKB、SCKB
へ供給するために、４相クロック励振器を動作不能にす
る。従って動的セルの内部端子は、たとえ、システムク
ロックが失われてもフローティングしない。クロック損
失検出器はまた、通常動作の間、システムクロック検出
器をリセットするために、クリア信号DETCRを約10マイ
クロ秒ごとに発信する。リセット後、システムクロック
検出器は、WIN信号が論理高レベルである間に、再びシ
ステムクロック変化をチェックする。もしクロック損失
検出器がシステムクロック変化を検出したら、この回路
はDETCR信号を再び発信する。この動作は通常動作の
間、繰り返し続けられる。

本発明の動作の例が第２図に示される。パワーアップの
間、即ち、電源電圧が前述したように０ボルトからVcc
まで増加している間、システムクロックは直ぐには発振
を始めない。従って、システムクロック信号は、初期遅
延の後までは受信されない。電源電圧がVccに到達する
と同時に、システムクロック信号は高い電圧状態（ケー
スＩ）又は低い電圧状態（ケースII）で始まる。両ケー
スにおいて初期状態を“A"と呼ぶ。後に続く状態“Ｂ…
F"及び“Ｇ…J"はシステムクロック信号（SCLK）の変化
によって、第３図に示す状態図に従って達成される。

第３図によって、各状態（Ａ…Ｊ）は、その状態を生じ
たクロック変化と、その結果生じる制御信号レベルに対
応して、“クロック／制御信号”の書式で示されてい
る。例えばケースＩでは、パワーアップの時は、クロッ
ク信号は高レベルであり、そして最初のクロック信号の
高レベルから低レベルへの変化（１回目のSCLKの低レベ
ル）は制御回路を状態Ｂにおく。前述したように状態Ｂ
では、制御信号RO及びLOCは低レベルであり、それによ
ってリング発振器とクロック損失検出器を動作不能にす
る。これは又、クロック励振器を動作不能にする（すな
わちDC電圧をパストランジスタのゲートにかける）。次
のSCLK高レベルへのクロック変化（２回目のSCLKの高レ
ベル）は制御回路を状態Ｃにおき、ROとLOCを低レベル
にする。次のSCLKの低レベルへのクロック変化（２回目
のSCLKの低レベル）は、ROが高レベル、LOCが低レベル
である状態Ｄに帰する。ここでリング発振器が可動とな
り、クロック損失検出器は動作不能のままである。次の
クロック変化（３回目のSCLKの高レベル）は状態Ｅに到
達し、前の状態と同じ制御信号レベルになる。最後に、
次のクロック変化（３回目のSCLK低レベル）は状態Ｆに
到達し、RO及びLOC双方を高レベルに設置し、リング発
振器は可動のままで、そしてクロック損失検出器を可動
にする。これは又、クロック励振器を可動にし、そのた
め４相クロック信号は伝送ゲート論理回路内のパストラ
ンジスタのゲートへ加えられる。電源電圧がチップにか
けられている限り、そしてシステムクロック信号が到達
し続けている限り、全ての後続するクロック変化は状態
Ｆを維持する。同様にケースIIにおいては、状態Ｇ…Ｊ
は前述したように達成され、結果として各々に示される
制御信号レベルへ帰する。（電源電圧が切れ、そして改
めて集積回路にかけられた場合、第２図及び第３図のパ
ワーアップの手順が再び適用される）本発明用に、7000を超えるゲート論理セルを用いたCMOS
集積回路が再設計された。パワーアップ時の初期電流サ
ージは、最初の設計では600ミリアンペアであったが、
再設計後の回路では約20ミリアンペアへ減少した。更に
高レベルの集積化においても、本発明にかかる回路を用
いてより大きな電流の減少が可能である。

以上、特定のウィンドウ間隔とクロック計数器に関して
述べたが、他の条件でも可能である。更に、制御回路で
制御されるクロック励振器は、４相クロック励振器であ
る必要はなく、他の型でも可能である。例えば伝送ゲー
ト論理回路への２相クロックの使用も、当業者には既知
のことであり、この場合は主信号及び従信号（MCKとSC
K）のみが発信される。そしてその時はパストランジス
タは単一の導電型（例えばｎ型）である。さらに、最初
のパワーアップ期間内のみ、パストランジスタのゲート
へ直流電圧を供給し、それ以後はクロック損失条件を検
査するための“ウィンドウ”を周期的に発生させないよ
うにすることもできる。それの適当な例は、例えばシス
テムクロックが論理回路と同一IC上にある場合であり、
それ故、その可能性は低い。更に上述の説明はデジタル
回路でおこなったが、制御回路はまた全部又は一部をア
ナログ回路で作成することもできる。

（発明の効果）以上のべた如く本発明の回路によれば、その制御回路で
伝送論理ゲートの各段階の端子の電位をフロートさせず
に、制御回路の指示した電位に合わせることができる。

【図面の簡単な説明】

第１図は本発明の１実施例をブロックダイヤグラムで示
す図、第２図は電力が集積回路に供給された時のシステムクロ
ック信号、論理高レベル（ケースＩ）又は論理低レベル
（ケースII）による遅延の後に始まるシステムクロック
によるシステムクロック信号を示す図、第３図は第２図において示される２つのケースに対する
種々の制御信号の状態を示す図、第４図は従来技術による伝送ゲート論理セルを示す図で
ある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者チン−ジェンリンアメリカ合衆国，18104 ペンシルヴァニア，アレンタウン，リンカーンパークウェイ 3701 (72)発明者ウォンジェイユーンアメリカ合衆国，18106 ペンシルヴァニア，ウェスコスヴィル，セリアドライブ 5202 (56)参考文献特開昭55−165030（ＪＰ，Ａ) 特開昭62−99998（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】論理回路（40〜47）と、システムクロックからのシステムクロック信号（SCLK）
を受信する手段と、前記システムクロック信号に応答して、前記論理回路内
の相補インバータ（42,43,46,47）の入力ノード（I1,I
3）に接続されたパストランジスタ（40,41,44,45）のゲ
ートに多相クロック信号（MCK,MCKB,SCK,SCKB）を供給
する多相クロック信号供給手段と、前記多相クロック信号供給手段を制御する制御回路とか
らなる集積回路において、前記制御回路は、前記集積回路への電源投入後に到着す
るクロック信号の数を計数する計数器を有し、前記制御
回路による制御によって、前記多相クロック信号供給手
段は、前記電源投入後に前記パストランジスタが導通す
るように前記ゲートに直流電圧を加えることにより前記
入力ノード（I1,I3）が浮遊しないようにし、その後、
前記計数器により所定数のクロック信号を計数すること
によって前記システムクロック信号を検出し、この検出
に応答して、前記多相クロック信号を前記ゲートに供給
することを特徴とする電流サージ制御集積回路。
【請求項２】前記制御回路が、前記電源投入後のウィン
ドウ周期の間、周期的に前記システムクロック信号を検
査し、前記制御回路による制御によって、前記多相クロ
ック信号供給手段は、ウィンドウ周期の間に前記システ
ムクロック信号が検出されなければ前記パストランジス
タを導通させるように直流電圧をゲートに加え、ウィン
ドウ周期の間に前記システムクロック信号が検出されれ
ば前記多相クロック信号を前記ゲートに供給することを
特徴とする請求項１の回路。
【請求項３】前記制御回路が、前記システムクロック信
号の周期より長い周期を有するウィンドウ信号を発生す
るリング発振器と、前記システムクロック信号がウィン
ドウ周期の間に存在するか否かを決定するクロック損失
検出器とからなることを特徴とする請求項２の回路。
【請求項４】前記多相クロック信号供給手段が、少なく
ともオーバーラップしない主信号および従信号を発生す
ることを特徴とする請求項１、２または３の回路。
【請求項５】前記集積回路がCMOSからなることを特徴と
する請求項１、２、３または４の回路。
【請求項６】前記システムクロックが前記集積回路の外
部に位置することを特徴とする請求項１、２、３、４ま
たは５の回路。
【請求項７】前記システムクロックが前記集積回路の内
部に位置することを特徴とする請求項１、２、３、４ま
たは５の回路。