JPS5916414A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
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- JPS5916414A JPS5916414A JP57126109A JP12610982A JPS5916414A JP S5916414 A JPS5916414 A JP S5916414A JP 57126109 A JP57126109 A JP 57126109A JP 12610982 A JP12610982 A JP 12610982A JP S5916414 A JPS5916414 A JP S5916414A
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- Japan
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- output signal
- power supply
- circuit
- power
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、パワーオン時にデジタル回路をイニシャル
リセットするようにしたパワーオンリセット回路に関す
る。
リセットするようにしたパワーオンリセット回路に関す
る。
一般に、デジタル回路を内蔵する集積回路等には、誤動
作を防止するため電源投入時にデジタル回路のロジック
状態をイニシャルリセットするパワーオンリセット回路
が設けられることが多い。
作を防止するため電源投入時にデジタル回路のロジック
状態をイニシャルリセットするパワーオンリセット回路
が設けられることが多い。
このようなパワーオンリセット回路は、通常第１図に示
すように、電源電圧ＶＣＣが入力する電圧発生回路１を
備え、この電圧発生回路１の出力信号（電圧信号）ｖｏ
を反転して出力するインバータ２からなる。電圧発生回
路１は、例えばＰチャネルＭＯ８）ランジスタ（以下Ｐ
−ＭＯＳと称する）Ｊｍおよび抵抗器（例えば拡散抵
抗）１ｂが直列に接続してなシ、Ｐ −ＭＯＳ １ ａ
のケ８−トとドレインが共通に接続した出力端子から出
力信号ｖｏを出力する。この電圧発生回路１に、いま電
源電圧ＶＣＣが投入されると、その投入直後では電源電
圧ＶＣＣのレベルは、定常状態、すなわちデジタル回路
等の動作に必要な一定レベル状態にまで達していない。
すように、電源電圧ＶＣＣが入力する電圧発生回路１を
備え、この電圧発生回路１の出力信号（電圧信号）ｖｏ
を反転して出力するインバータ２からなる。電圧発生回
路１は、例えばＰチャネルＭＯ８）ランジスタ（以下Ｐ
−ＭＯＳと称する）Ｊｍおよび抵抗器（例えば拡散抵
抗）１ｂが直列に接続してなシ、Ｐ −ＭＯＳ １ ａ
のケ８−トとドレインが共通に接続した出力端子から出
力信号ｖｏを出力する。この電圧発生回路１に、いま電
源電圧ＶＣＣが投入されると、その投入直後では電源電
圧ＶＣＣのレベルは、定常状態、すなわちデジタル回路
等の動作に必要な一定レベル状態にまで達していない。
したがって、電圧発生回路１の出力信号ｖｏけ、Ｏｖで
あシ、インバータ２からは信号「１」が出力する。この
インノ々−夕２の出力信号Ｒがパワーオンリセット信号
として、例えばナンド回路３’ｈ、３ｂからなるフリ、
プフロッゾ３のリセット端子に入力する。フリップフロ
ラ７６３は、このノぐワーオンリセット信号Ｒによυイ
ニシャルリセットされることになる。そして、電源電圧
ＶＣＣのレベルが徐々に上昇して定常状態になると、電
圧発生回路１の出力信号ｖｏはｒ Ｖｃｃ −Ｖｔｈｐ
Ｊ （Ｖ 〕まで上昇する。ここで、”ｔｈｐはＰ−
ＭＯＳ７ａのスレッシュホールド電圧である。したがっ
て、インバータ２の出力信号Ｒは「０」になシ、フリッ
プフロップ３のリセットは解除になる。フリップフロッ
プ３は、セット信号Ｓが入力すればセットされることに
なる。・ 〔背景技術の問題点〕 ところで、上記のようなノＥワーオンリセ、ト回路は集
積回路化されておシ、そのインバータ２は通常第２図に
示すようにＣＭＯＳ （相補型ＭＯ８）回路からなる。
あシ、インバータ２からは信号「１」が出力する。この
インノ々−夕２の出力信号Ｒがパワーオンリセット信号
として、例えばナンド回路３’ｈ、３ｂからなるフリ、
プフロッゾ３のリセット端子に入力する。フリップフロ
ラ７６３は、このノぐワーオンリセット信号Ｒによυイ
ニシャルリセットされることになる。そして、電源電圧
ＶＣＣのレベルが徐々に上昇して定常状態になると、電
圧発生回路１の出力信号ｖｏはｒ Ｖｃｃ −Ｖｔｈｐ
Ｊ （Ｖ 〕まで上昇する。ここで、”ｔｈｐはＰ−
ＭＯＳ７ａのスレッシュホールド電圧である。したがっ
て、インバータ２の出力信号Ｒは「０」になシ、フリッ
プフロップ３のリセットは解除になる。フリップフロッ
プ３は、セット信号Ｓが入力すればセットされることに
なる。・ 〔背景技術の問題点〕 ところで、上記のようなノＥワーオンリセ、ト回路は集
積回路化されておシ、そのインバータ２は通常第２図に
示すようにＣＭＯＳ （相補型ＭＯ８）回路からなる。
すなわち、インバータ２は、Ｐ −ＭＯＳ ２ ａとＮ
チャネルＭＯＳ ）ランジスタ（以下Ｎ −ＭＯＳと称
する）２ｂが直列に接続してなる。このＰ −ＭＯＳ
２ ａの一端は電源電圧ＶＣＣが供給され、Ｎ−ＭＯＳ
、２ｂの一端は接地されている。そして、電圧発生回路
１の出力信号ｖｏは、インバータ２のＰ −ＭＯＳ ２
ａとＮ−ＭＯＳ２ｂの両者のダートに入力する。
チャネルＭＯＳ ）ランジスタ（以下Ｎ −ＭＯＳと称
する）２ｂが直列に接続してなる。このＰ −ＭＯＳ
２ ａの一端は電源電圧ＶＣＣが供給され、Ｎ−ＭＯＳ
、２ｂの一端は接地されている。そして、電圧発生回路
１の出力信号ｖｏは、インバータ２のＰ −ＭＯＳ ２
ａとＮ−ＭＯＳ２ｂの両者のダートに入力する。
いま、上記のように電源電圧ｖｃｃが投入直後において
、電圧発生回路１の出力信号ｖｏが０〔ｖ〕であれば、
インバータ２ではＰ−ＭＯＳ２ａがオン状態、Ｎ−ＭＯ
Ｓ２ｂがオフ状態となシ、インバータ２の出力信号（す
なわちパワーオンリセット信号）Ｒは「１」になる。さ
らに、電源電圧ＶＣＣが定常状態になると、電圧発生回
路１の出力信号ｖｏはｒ Ｖｃｃ Ｖｔｈｐ Ｊとな
る。したがって、Ｐ −ＭＯＳ ２ ａはオフ状態、Ｎ
−ＭＯＳ ２ ｂはオン状態になり、インバータ２の
出力信号Ｒは「０」になる。しかしながら、この場合、
電圧発生回路１の出力信号Ｖｏはｒ Ｖｃｃ −Ｖｔｈ
ｐ Ｊまでしか上昇しないため、インバータ２０Ｐ −
ＭＯＳ２ａは完全にはオフ状態にならない。そのため、
インバータ２では電源間（ＶＣＣと接地間）でＰ−ＭＯ
Ｓ、２ａ、Ｎ−ＭＯ８ｊｂを通る貫通電流が流れること
になる。したがって、従来のパワーオンリセット回路で
は、電源′電圧ｖｃｃが定常状態時（デジタル回路等の
定常動作時）の場合、消費電力が増大する欠点があった
。
、電圧発生回路１の出力信号ｖｏが０〔ｖ〕であれば、
インバータ２ではＰ−ＭＯＳ２ａがオン状態、Ｎ−ＭＯ
Ｓ２ｂがオフ状態となシ、インバータ２の出力信号（す
なわちパワーオンリセット信号）Ｒは「１」になる。さ
らに、電源電圧ＶＣＣが定常状態になると、電圧発生回
路１の出力信号ｖｏはｒ Ｖｃｃ Ｖｔｈｐ Ｊとな
る。したがって、Ｐ −ＭＯＳ ２ ａはオフ状態、Ｎ
−ＭＯＳ ２ ｂはオン状態になり、インバータ２の
出力信号Ｒは「０」になる。しかしながら、この場合、
電圧発生回路１の出力信号Ｖｏはｒ Ｖｃｃ −Ｖｔｈ
ｐ Ｊまでしか上昇しないため、インバータ２０Ｐ −
ＭＯＳ２ａは完全にはオフ状態にならない。そのため、
インバータ２では電源間（ＶＣＣと接地間）でＰ−ＭＯ
Ｓ、２ａ、Ｎ−ＭＯ８ｊｂを通る貫通電流が流れること
になる。したがって、従来のパワーオンリセット回路で
は、電源′電圧ｖｃｃが定常状態時（デジタル回路等の
定常動作時）の場合、消費電力が増大する欠点があった
。
この発明は、上記の事情を鑑みてなされたもので、デジ
タル回路等の定常動作時に、ＣＭＯＳインバータに流れ
る負通電流の発生を確実に防止して、消費電力を大幅に
低減できるｉｊワーオンリセット回路を提供することを
目的とする。
タル回路等の定常動作時に、ＣＭＯＳインバータに流れ
る負通電流の発生を確実に防止して、消費電力を大幅に
低減できるｉｊワーオンリセット回路を提供することを
目的とする。
すなわち、この発明においては、ＣＭＯＳインパ′−タ
ヘ電源電圧の供給制御を行なうＰチャネルＭＯ８）ラン
ジスタ等からなる電源供給制御手段を設ける。この電源
供給制御手段が、デジタル回路等の定常動作時にＣＭＯ
Ｓインバータの出力信号に応じて動作し、ＣＭＯＳイン
バータへの電源供給を停止するものである。
ヘ電源電圧の供給制御を行なうＰチャネルＭＯ８）ラン
ジスタ等からなる電源供給制御手段を設ける。この電源
供給制御手段が、デジタル回路等の定常動作時にＣＭＯ
Ｓインバータの出力信号に応じて動作し、ＣＭＯＳイン
バータへの電源供給を停止するものである。
以下図面を参照してこの発明の一実施例について説明す
る。第３図は、この発明に係るパワーオンリセット回路
の構成を示すもので、１１はＰ −ＭＯＳでインバータ
２への電源電圧ＶＣＣの供給を制御するように設けられ
る。このＰ−ＭＯＳ１１のダートには、インバータ２の
出力信号Ｒがインバータ１２を介して供給されている。
る。第３図は、この発明に係るパワーオンリセット回路
の構成を示すもので、１１はＰ −ＭＯＳでインバータ
２への電源電圧ＶＣＣの供給を制御するように設けられ
る。このＰ−ＭＯＳ１１のダートには、インバータ２の
出力信号Ｒがインバータ１２を介して供給されている。
インバータ２の入力端子には、電圧発生回路１の出力信
号ｖｏが入力する。また、インバータ２の出力信号Ｒは
、インバータ１２へ入力すると共にデジタル回路である
例えばフリツノフロップ３のリセット端子へ入力する。
号ｖｏが入力する。また、インバータ２の出力信号Ｒは
、インバータ１２へ入力すると共にデジタル回路である
例えばフリツノフロップ３のリセット端子へ入力する。
なお、電圧発生回路１等は、前記第１図と同様であるた
め、同一符号を付して説明は省略する。
め、同一符号を付して説明は省略する。
このような回路は、具体的には第４図に示すようなＣＭ
Ｏ８回路からなる。但しフリップフロップ３を除く。イ
ンバータ２の出力信号Ｒは、パワーオンリセット信号と
してデジタル回路りへ入力すると共にインバータ１２へ
入力する。
Ｏ８回路からなる。但しフリップフロップ３を除く。イ
ンバータ２の出力信号Ｒは、パワーオンリセット信号と
してデジタル回路りへ入力すると共にインバータ１２へ
入力する。
このインバータ１２は、電源間（ＶＣＣと接地間）にＰ
−ＭＯＳ １２ ａとＮ−ＭＯＳ１２ｂが直列に接続
してなシ、このＭＯＳ ）ランジスタ１２ｍ、１２ｂの
両者のダートにノヤワーオンリセット信号Ｒが入力され
る。このようなインバータ１２の出力信号Ｇは、Ｐ−Ｍ
Ｏ８ＪＪのダートに入力する。したがって、Ｐ−ＭＯ８
ＩＪは、インパーク１２の出力信号Ｇに制御されて動作
し、インバータ２への電源電圧ｖｃｃの供給を制御する
ことになる。
−ＭＯＳ １２ ａとＮ−ＭＯＳ１２ｂが直列に接続
してなシ、このＭＯＳ ）ランジスタ１２ｍ、１２ｂの
両者のダートにノヤワーオンリセット信号Ｒが入力され
る。このようなインバータ１２の出力信号Ｇは、Ｐ−Ｍ
Ｏ８ＪＪのダートに入力する。したがって、Ｐ−ＭＯ８
ＩＪは、インパーク１２の出力信号Ｇに制御されて動作
し、インバータ２への電源電圧ｖｃｃの供給を制御する
ことになる。
このような回路において、動作を説明する。
電圧発生回路１に電源電圧ＶＣＣが投入されると、その
投入直後は電源電圧ｖｃｃのレベル状態は低く、定常状
態（デジタル回路の定常動作に必要な電圧レベル）では
ないので、電圧発生回路１の出力信号ｖｏは０〔ｖ〕で
ある。したがって、インバータ １２のＰ−ＭＯＳ、？
ａはオン状態、Ｎ−Ｍ’Ｏ８２ｂはオフ状態であるから
、インバータの出力信号Ｒは「１」となる。この出力信
号Ｒがノ臂ワーオンリセット信号として、上記第３図に
示すようなフリップフロッグ３等のデジタル回路りへ入
力して、イニシャルリセットを行なう。
投入直後は電源電圧ｖｃｃのレベル状態は低く、定常状
態（デジタル回路の定常動作に必要な電圧レベル）では
ないので、電圧発生回路１の出力信号ｖｏは０〔ｖ〕で
ある。したがって、インバータ １２のＰ−ＭＯＳ、？
ａはオン状態、Ｎ−Ｍ’Ｏ８２ｂはオフ状態であるから
、インバータの出力信号Ｒは「１」となる。この出力信
号Ｒがノ臂ワーオンリセット信号として、上記第３図に
示すようなフリップフロッグ３等のデジタル回路りへ入
力して、イニシャルリセットを行なう。
この場合、出力信号Ｒはインバータ１２へも入力してお
シ、インバータ１２のＰ −ＭＯＳ Ｉ ２ ａはオフ
状態、Ｎ−ＭＯＳ１２ｂはオン状態であるため、インバ
ータ１２の出力信号Ｇは「０」となる。
シ、インバータ１２のＰ −ＭＯＳ Ｉ ２ ａはオフ
状態、Ｎ−ＭＯＳ１２ｂはオン状態であるため、インバ
ータ１２の出力信号Ｇは「０」となる。
この出力信号Ｇは、ｐ−Ｍｏ５ＪＪのケ８−トに入力し
、Ｐ−ＭＯ８ＩＪをオン状態にする。したがって、イン
バータ２にはＰ−ＭＯ８ＩＩを介して電源電圧ＶＣＣが
供給されている。
、Ｐ−ＭＯ８ＩＪをオン状態にする。したがって、イン
バータ２にはＰ−ＭＯ８ＩＩを介して電源電圧ＶＣＣが
供給されている。
ｒ Ｖｃｃ Ｖｔｈｐ Ｊまで上昇する。そのため、
インバータ２のＰ −ＭＯＳ ２ ａはオフ状態（但し
完全にオフではない）、Ｎ−ＭＯＳ、？ｂはオン状態に
なるから、インバータ２の出力信号ＲはｒＯＪとなる。
インバータ２のＰ −ＭＯＳ ２ ａはオフ状態（但し
完全にオフではない）、Ｎ−ＭＯＳ、？ｂはオン状態に
なるから、インバータ２の出力信号ＲはｒＯＪとなる。
したがって、デジタル回路りは、リセット状態が解除さ
れ、定常動作状態になる。そして、この場合、出力信号
Ｒはインバータ１２へも入力するため、インバータ１２
のＰ−ＭＯ８Ｊ、？ａはオン状態、Ｎ−ＭＯＳ１２ｂは
オフ状態になる。したがって、インバータ１２の出力信
号Ｇは「１」になり、その出力レベルは略ＶＣＣと同じ
電圧であるため、Ｐ−ＭＯＳ１１は完全にオフ状態にな
る。
れ、定常動作状態になる。そして、この場合、出力信号
Ｒはインバータ１２へも入力するため、インバータ１２
のＰ−ＭＯ８Ｊ、？ａはオン状態、Ｎ−ＭＯＳ１２ｂは
オフ状態になる。したがって、インバータ１２の出力信
号Ｇは「１」になり、その出力レベルは略ＶＣＣと同じ
電圧であるため、Ｐ−ＭＯＳ１１は完全にオフ状態にな
る。
これにより、インバータ２への電源電圧ＶＣＣの供給は
停止され、Ｐ −ＭＯＳ ２ ａとＮ−ＭＯＳ ２ｂを
通って接地へ流れる貫通電流の発生を止めることができ
る。
停止され、Ｐ −ＭＯＳ ２ ａとＮ−ＭＯＳ ２ｂを
通って接地へ流れる貫通電流の発生を止めることができ
る。
このようにして、電源電圧ＶＣＣの投入直後にパワーオ
ンリセット信号Ｒを出力し、フリップフロッグ等のデジ
タル回路をイニシャルリセ、、。
ンリセット信号Ｒを出力し、フリップフロッグ等のデジ
タル回路をイニシャルリセ、、。
トすることができる。さらに、電源電圧ＶＣＣが定常状
態になると、デジタル回路はリセット解除され、定常動
作状態になる。この場合、上ｄピのようにインバータ２
への電源供給の制御を行なうＰ −ＭＯＳ １１を完全
にオフ状態にできることにより、インバータ２に生じる
貫通電流の流れを確実に停止できる。したがって、デジ
タル回路の定常動作時において、パワーオンリセット回
路の□消費電力を低減することができる。
態になると、デジタル回路はリセット解除され、定常動
作状態になる。この場合、上ｄピのようにインバータ２
への電源供給の制御を行なうＰ −ＭＯＳ １１を完全
にオフ状態にできることにより、インバータ２に生じる
貫通電流の流れを確実に停止できる。したがって、デジ
タル回路の定常動作時において、パワーオンリセット回
路の□消費電力を低減することができる。
以上詳述したようにこの発明によれば、電源電圧が定常
状態、すなわちデジタル回路等の定常動作時において、
ＣＭＯＳインバータに流れる貫通電流の発生を確実に防
止できる。したがって、消費電力を大幅に低減すること
ができ、低消費電力の集積回路等を実現できるものであ
る。
状態、すなわちデジタル回路等の定常動作時において、
ＣＭＯＳインバータに流れる貫通電流の発生を確実に防
止できる。したがって、消費電力を大幅に低減すること
ができ、低消費電力の集積回路等を実現できるものであ
る。
Ｍ１図および第２図は従来のパワーオンリセット回路の
構成図、第３図および第４図はこの発明の一実施例に係
る／？クワ−ンリセット回路の構成図である。 １に、２＆、１１ｒ１２ａ−ＰチャネルＭＯＳトランジ
スタ、２ｂ、１２ｂ・・・ＮチャネルＭＯＳトランジス
タ、２．１２・・・インバータ。
構成図、第３図および第４図はこの発明の一実施例に係
る／？クワ−ンリセット回路の構成図である。 １に、２＆、１１ｒ１２ａ−ＰチャネルＭＯＳトランジ
スタ、２ｂ、１２ｂ・・・ＮチャネルＭＯＳトランジス
タ、２．１２・・・インバータ。
Claims (1)
- 電源電圧の入力に応じて一定の電圧信号を出力する電圧
発生手段と、この電圧発生手段からの入力電圧信号に応
じてその反転信号を出力するＣ ＭＯＳインバータと、
このＣＭＯＳ−インバータの出力信号をパワーオンリセ
ット信号として転送する手段と、上記電源電圧が定常状
態に達した場合ＣＭＯＳインバータの出力信号により制
御されて上記ＣＭＯＳインバータへの電源供給を停止す
る電源供給制御手段とを具備したことを特徴とするパワ
ーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126109A JPS5916414A (ja) | 1982-07-20 | 1982-07-20 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126109A JPS5916414A (ja) | 1982-07-20 | 1982-07-20 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916414A true JPS5916414A (ja) | 1984-01-27 |
Family
ID=14926841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126109A Pending JPS5916414A (ja) | 1982-07-20 | 1982-07-20 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916414A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229218A (ja) * | 1985-07-30 | 1987-02-07 | Fujitsu Ltd | 起動回路 |
| JPS6325884A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| EP0277767A2 (en) * | 1987-02-04 | 1988-08-10 | AT&T Corp. | Dynamic cmos current surge control |
| US4886984A (en) * | 1987-03-27 | 1989-12-12 | Nec Corporation | Prohibition circuit upon power-on event |
| JPH04162820A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | 電源投入リセット回路 |
| WO1994024762A1 (en) * | 1993-04-14 | 1994-10-27 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
| EP0787993A1 (en) * | 1995-08-21 | 1997-08-06 | Matsushita Electronics Corporation | Voltage detecting circuit, a power on/off resetting circuit, and a semiconductor device |
-
1982
- 1982-07-20 JP JP57126109A patent/JPS5916414A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229218A (ja) * | 1985-07-30 | 1987-02-07 | Fujitsu Ltd | 起動回路 |
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| EP0787993A4 (en) * | 1995-08-21 | 1999-09-15 | Matsushita Electronics Corp | VOLTAGE DETECTION SYSTEM, RESET / RESET CIRCUIT, AND SEMICONDUCTOR DEVICE |
| US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
| US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
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