JPS59121697A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS59121697A JPS59121697A JP57234055A JP23405582A JPS59121697A JP S59121697 A JPS59121697 A JP S59121697A JP 57234055 A JP57234055 A JP 57234055A JP 23405582 A JP23405582 A JP 23405582A JP S59121697 A JPS59121697 A JP S59121697A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- clock
- transfer
- gates
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、Ｄラッテを直列に接続したシフトレジスタに
係り、特にレーシングの防止に関する０ 〔発明の技術的背景〕 従来、シフトレジスタの一種に、転送ゲートにインバー
タを直列に接したＤラッテを複数個、直列に接続したも
のが知られている。このようなシフトレジスタはＣ−Ｍ
ＯＳ 論理回路で構成できるので集積回路化に適し、
低電力化に適する特長がある。
係り、特にレーシングの防止に関する０ 〔発明の技術的背景〕 従来、シフトレジスタの一種に、転送ゲートにインバー
タを直列に接したＤラッテを複数個、直列に接続したも
のが知られている。このようなシフトレジスタはＣ−Ｍ
ＯＳ 論理回路で構成できるので集積回路化に適し、
低電力化に適する特長がある。
第１図はこのようなシフトレジスタの一例を示すブロッ
ク図で図中１は直列に接続したＤラッテである。各Ｄラ
ッテ１は転送ゲート１ａにインベータ１ｂを直列に接続
して構成している。
ク図で図中１は直列に接続したＤラッテである。各Ｄラ
ッテ１は転送ゲート１ａにインベータ１ｂを直列に接続
して構成している。
そして上記転送ゲート１ａはＰチャンネルおよびＮチャ
ンネルの一対のＭＯＳ−ＦＥＴ のリースおよびドレ
インをそれぞれ共通に接続してなり、一方のゲートにク
ロック信号φ、他方のゲートにクロック信号φの返転信
号Ｊを与えがっ交互に逆相の信号を与えるようにしてい
る。
ンネルの一対のＭＯＳ−ＦＥＴ のリースおよびドレ
インをそれぞれ共通に接続してなり、一方のゲートにク
ロック信号φ、他方のゲートにクロック信号φの返転信
号Ｊを与えがっ交互に逆相の信号を与えるようにしてい
る。
このようにすれば入力信号ＩＮはクロック信号φに同期
して各Ｄラッチを順次にシフトされ出力信号ｏｕＴとし
て出力することができる。
して各Ｄラッチを順次にシフトされ出力信号ｏｕＴとし
て出力することができる。
しかしながらこのようなものでは、たとえば第２図に示
すように本来、逆相の関係にあるクロック信号φと反転
信号φに位相のずれｔｄ を生じると、同時に論理“
０”、論理°゛１”になる期間を生じることがある。そ
してこのような期間を生じると全ての転送ゲートが導通
状態になり、信号は入力側から出力側へ貫通あるいは暴
走する所謂レーシングを起こすことがある。
すように本来、逆相の関係にあるクロック信号φと反転
信号φに位相のずれｔｄ を生じると、同時に論理“
０”、論理°゛１”になる期間を生じることがある。そ
してこのような期間を生じると全ての転送ゲートが導通
状態になり、信号は入力側から出力側へ貫通あるいは暴
走する所謂レーシングを起こすことがある。
また上記位相のずれがわずかな場合は、レーシングには
至らないこともあるが、転送ゲートに電荷の漏れを生じ
ることがあり、各Ｄラッテ１に蓄積される電荷が減少し
、動作電圧範囲を狭め、ノイズマージンを少なくする問
題を生じる。
至らないこともあるが、転送ゲートに電荷の漏れを生じ
ることがあり、各Ｄラッテ１に蓄積される電荷が減少し
、動作電圧範囲を狭め、ノイズマージンを少なくする問
題を生じる。
本発明は上記の事情に鑑みてなされたもので隣接するＤ
ラッチの各転送ゲートを同時に導通することを確実に阻
止し、それによってレーシングを発生しないようにした
シフトレジスタを提供することを目的とするものである
。
ラッチの各転送ゲートを同時に導通することを確実に阻
止し、それによってレーシングを発生しないようにした
シフトレジスタを提供することを目的とするものである
。
すなわち本発明は、基準クロックに同期する４相クロツ
クを生成し、この４相クロツクにより゛隣接するＤラッ
テの転送ゲートの導通状態または遮断状態から反転する
時に全ての転送ゲートを遮断する期間を設けたことを特
徴とするものである。
クを生成し、この４相クロツクにより゛隣接するＤラッ
テの転送ゲートの導通状態または遮断状態から反転する
時に全ての転送ゲートを遮断する期間を設けたことを特
徴とするものである。
以下本発明の一実施例を第３図乃至第５図を参照して詳
細に説明する。第３図は基準クロックから４相クロツク
φ１ 、φ２ 、φ３ 、φ４を生成するクロック生成
回路を示すブロック図である。すなわち基準クロックφ
をインバータ２を介して第１のＮＯＲゲート３お工び第
１のＯＲゲート４の各一方の入力へ与える。また上記基
準クロックφを第２のＯＲゲート５お工び。
細に説明する。第３図は基準クロックから４相クロツク
φ１ 、φ２ 、φ３ 、φ４を生成するクロック生成
回路を示すブロック図である。すなわち基準クロックφ
をインバータ２を介して第１のＮＯＲゲート３お工び第
１のＯＲゲート４の各一方の入力へ与える。また上記基
準クロックφを第２のＯＲゲート５お工び。
第２のＮＯＲゲート６の各一方の入力へ与える。
そして第１のＯＲゲート４の出力を第１のＮＡＮＤゲー
ト７の一方の入力へ与え、第２のＯＲゲート５の出力を
第２のＮ Ａ Ｎ Ｄゲート８の一方の入力へ与える。
ト７の一方の入力へ与え、第２のＯＲゲート５の出力を
第２のＮ Ａ Ｎ Ｄゲート８の一方の入力へ与える。
そして第１のＮＡＮＤゲート７の出力を第２のＮＯＲゲ
ート６および第２のＮＡｌｙＪＤゲート８の各他方の入
力へ与え、第２のＮ Ａ Ｎ Ｄゲート８の出力を第１
（ＤＮＯＲゲート３および第１のＮＡＮＤゲート７の各
他方の入力へ与えるようにしている。さらに第１のＮＯ
Ｒゲート３の出力を第２のＯＲゲート５の他方の入力へ
与え第２のＮＯＲゲート６の出力を第１のＯＲゲート４
の他方の入力へ与える。しかして第１のＮＯＲゲート３
、第２のＮＡＮＤゲート８、第１ＯＮ、ＡＮＤゲ−）
７に、ｎび第２（ＤＮ、ＯＲゲート６の各出力に４相ク
ロツクφ１ 、φ２ 。
ート６および第２のＮＡｌｙＪＤゲート８の各他方の入
力へ与え、第２のＮ Ａ Ｎ Ｄゲート８の出力を第１
（ＤＮＯＲゲート３および第１のＮＡＮＤゲート７の各
他方の入力へ与えるようにしている。さらに第１のＮＯ
Ｒゲート３の出力を第２のＯＲゲート５の他方の入力へ
与え第２のＮＯＲゲート６の出力を第１のＯＲゲート４
の他方の入力へ与える。しかして第１のＮＯＲゲート３
、第２のＮＡＮＤゲート８、第１ＯＮ、ＡＮＤゲ−）
７に、ｎび第２（ＤＮ、ＯＲゲート６の各出力に４相ク
ロツクφ１ 、φ２ 。
φ３およびφ４を得る。、ｃ５にしている。この４相ク
ロツクφ１ 、φ２ 、φ３ 、φ４は第４図に示す波
形図のように基準クロック〆がｔｔ ＨｔｐがらＬ”へ
反転するとその反転信号φも反転し、さらにφ８．φ２
、φ３ 、φ４の順で順次に反転することになる。ま
た逆に基準クロック列が′Ｌ＃から“Ｈ”へ反転すると
その反転信号φも反転し、さらにφ４ 、φＳ 、φ！
、φ、の順で順次に反転することになる。したがって
上記４相クロックφ３．φ２ 、φ５．φ４を、たとえ
ば第５図に示すようなシフトレジスタにおいて、各転送
ゲートへ与える。すなわち、第５図は２段のＤラッテ９
．１０を有するシフトレジスタで、それぞれ転送ゲート
９ａ、Ｉｏａにインバー ９９１１ 、 Ｌσｂを直列
に接続している。
ロツクφ１ 、φ２ 、φ３ 、φ４は第４図に示す波
形図のように基準クロック〆がｔｔ ＨｔｐがらＬ”へ
反転するとその反転信号φも反転し、さらにφ８．φ２
、φ３ 、φ４の順で順次に反転することになる。ま
た逆に基準クロック列が′Ｌ＃から“Ｈ”へ反転すると
その反転信号φも反転し、さらにφ４ 、φＳ 、φ！
、φ、の順で順次に反転することになる。したがって
上記４相クロックφ３．φ２ 、φ５．φ４を、たとえ
ば第５図に示すようなシフトレジスタにおいて、各転送
ゲートへ与える。すなわち、第５図は２段のＤラッテ９
．１０を有するシフトレジスタで、それぞれ転送ゲート
９ａ、Ｉｏａにインバー ９９１１ 、 Ｌσｂを直列
に接続している。
そして転送ゲート’２ａのＮ＝）ヤンネルＭＯ８−ＦＥ
Ｔ のゲートヘクロックφ、を与え、ＰチャンネルＭＯ
８−ＦＥＴ のゲートへクロックφ、を与える。また
転送ゲート１ｏａのＮチャンネルＭＯ８−ＦＥＴ のゲ
ートへクロックφ番を与えＰｆヤンネルＭＯ８−ＦＥＴ
のゲートへクロックφ３を与えるようにしている。
Ｔ のゲートヘクロックφ、を与え、ＰチャンネルＭＯ
８−ＦＥＴ のゲートへクロックφ、を与える。また
転送ゲート１ｏａのＮチャンネルＭＯ８−ＦＥＴ のゲ
ートへクロックφ番を与えＰｆヤンネルＭＯ８−ＦＥＴ
のゲートへクロックφ３を与えるようにしている。
このような構成であれば、今、第４図において時刻Ｔ、
では転送ゲート９ａの各ＭＯ８−ＦＥＴは導通し、転送
ゲートｌ０ＩＬの各ＭＯ８−ＦＥＴは遮断している。こ
こで基準クロック列が反転すると、先ずクロックφ、の
反転により転送ゲート９ａのＮ２−ヤンネルＭＯ８−Ｆ
ＥＴ が遮断し、続いてクロックφ２の反転により転送
ゲート９ａのＰチャンネルＭＯ８−ＦＥＴ が遮断する
。
では転送ゲート９ａの各ＭＯ８−ＦＥＴは導通し、転送
ゲートｌ０ＩＬの各ＭＯ８−ＦＥＴは遮断している。こ
こで基準クロック列が反転すると、先ずクロックφ、の
反転により転送ゲート９ａのＮ２−ヤンネルＭＯ８−Ｆ
ＥＴ が遮断し、続いてクロックφ２の反転により転送
ゲート９ａのＰチャンネルＭＯ８−ＦＥＴ が遮断する
。
したがってこの状態では転送ゲート９ａ、１０ａの全て
のＭＯＳ−ＦＥＴ は遮断することになる。
のＭＯＳ−ＦＥＴ は遮断することになる。
そしてこの後クロックφ、が反転すると、転送ゲートＩ
ＯａのＰチャンネルＭＯ８−ＦＥＴが導通し、続いてク
ロックφ４の反転にエリ転送ゲート１ｏａのＮチャンネ
ルＭＯ８−ＦＥＴ が導通する。すなわち時刻Ｔ２では
転送ゲート９ａは遮断、転送ゲートｌＯａは導通状態と
なる。モしてＤラッチ９の内容はＤ５ッテ１０へ転送さ
れることになる。
ＯａのＰチャンネルＭＯ８−ＦＥＴが導通し、続いてク
ロックφ４の反転にエリ転送ゲート１ｏａのＮチャンネ
ルＭＯ８−ＦＥＴ が導通する。すなわち時刻Ｔ２では
転送ゲート９ａは遮断、転送ゲートｌＯａは導通状態と
なる。モしてＤラッチ９の内容はＤ５ッテ１０へ転送さ
れることになる。
そして基準クロック？が再び反転すると、先ずクロック
φ４の反転によって転送ゲー） １０ａのＮチャンネル
ＭＯ８−ＦＥＴ が遮断し、続いてクロックφ３の反転
によって転送ゲートＩＯａのＰチャンネルＭＯ８−ＦＥ
Ｔ が遮断する。したがってこの状態では転送ゲート９
ａ、１０ａの全てのＭＯＳ−ＦＥＴ は遮断することに
なる。そしてこの後クロックφ、の反転によって転送ゲ
ート９ａのＰチャンネルＭＯ８−ＦＥＴ が導通し、さ
らにクロックφ、の反転によって転送ゲート９ａのＮチ
ャンネルＭ ＯＳ −Ｆ Ｅ Ｔ が導通し、外部から
与え他れる信号をＤラツ′ｆ−９へ読み込む。
φ４の反転によって転送ゲー） １０ａのＮチャンネル
ＭＯ８−ＦＥＴ が遮断し、続いてクロックφ３の反転
によって転送ゲートＩＯａのＰチャンネルＭＯ８−ＦＥ
Ｔ が遮断する。したがってこの状態では転送ゲート９
ａ、１０ａの全てのＭＯＳ−ＦＥＴ は遮断することに
なる。そしてこの後クロックφ、の反転によって転送ゲ
ート９ａのＰチャンネルＭＯ８−ＦＥＴ が導通し、さ
らにクロックφ、の反転によって転送ゲート９ａのＮチ
ャンネルＭ ＯＳ −Ｆ Ｅ Ｔ が導通し、外部から
与え他れる信号をＤラツ′ｆ−９へ読み込む。
すなわち、各Ｄラッテはデータの転送時に全ての転送ゲ
ートの遮断期間を経過するのでレーシングを確実に防止
することができる。
ートの遮断期間を経過するのでレーシングを確実に防止
することができる。
なお第３図に示すクロック生成回路の４相クロックφ３
．φ２ 、φ８ 、φ、は次の（１）式で表わすことが
できる。
．φ２ 、φ８ 、φ、は次の（１）式で表わすことが
できる。
なお、本発明は上記実施例に限定されるものではなく、
たとえばクロック生成回路を第６図に示すように論理ゲ
ートを組み合せて構成してもよい。この回路の動作のタ
イムチャートは第７図で与えられ４相クロックφ１．φ
０．φ３゜ψ４は次の（２）式で表わすことができる。
たとえばクロック生成回路を第６図に示すように論理ゲ
ートを組み合せて構成してもよい。この回路の動作のタ
イムチャートは第７図で与えられ４相クロックφ１．φ
０．φ３゜ψ４は次の（２）式で表わすことができる。
またクロック生成回路は第８図に示すブロック図のよう
に論理ゲートを組み合せて構成してもよい。この回路の
動作は第９図に示すタイムチャートで与えられ４相クロ
ックφ７．φ２ 。
に論理ゲートを組み合せて構成してもよい。この回路の
動作は第９図に示すタイムチャートで与えられ４相クロ
ックφ７．φ２ 。
φ５．φ４は次の（３）式で表わすことができる。
さらにクロック生成回路は第１０図に示すブロック図の
ように論理ゲートを組み合せて構成してもよい。この回
路の動作は、第１１図に示すタイムチャートで与えられ
４相クロックφ、。
ように論理ゲートを組み合せて構成してもよい。この回
路の動作は、第１１図に示すタイムチャートで与えられ
４相クロックφ、。
φ２ 、φ３ 、φ４の次の（４）式で我々すことがで
きる。
きる。
以上の第６図、第８図、第１０図に示す他の実施例にお
いても第３図に示す実施例と同様の効果を奏し得ること
は勿論である。
いても第３図に示す実施例と同様の効果を奏し得ること
は勿論である。
以上のＬうに本発明によれば転送ゲートにインバータを
直列接続にしたＤラッテを複数個、直列に接続したシフ
トレジスタにおいて、隣接した２個のＤラッチを基準ク
ロックに同期する４相クロツクで制（Ｈし、全ての転送
ゲートが遮断状態となる期間を設ける工うにしている。
直列接続にしたＤラッテを複数個、直列に接続したシフ
トレジスタにおいて、隣接した２個のＤラッチを基準ク
ロックに同期する４相クロツクで制（Ｈし、全ての転送
ゲートが遮断状態となる期間を設ける工うにしている。
したがってレーシングを確実に防止でき、蓄積した電荷
を確実に保持でき、それによって電源範囲を広くシ、ノ
イズマージンを大きくできるシフトレジスタを提供する
ことができる０
を確実に保持でき、それによって電源範囲を広くシ、ノ
イズマージンを大きくできるシフトレジスタを提供する
ことができる０
第１図は従来のＤラッテを用いたシフトレジスタの一例
を示すブロック図、第２図は第１図に示すシフトレジス
タのクロック信号を説明する図、第３図は本発明の一実
施例のクロック生成回路を示すブロック図、第４図は力
３図に示すクロック生成回路の動作を説明するタイムチ
ャート、第５図は本発明の一実施例を示すブロック図、
第６図、第８図、第１０図は本発明の各別の他の実施例
のクロック生成回路を示すブロック図、第７図、第９図
、第１１図は第６図。 第８図、第１０図に示すクロック生成回路の動作を説明
するタイムチャートである。 ９．１０・・・Ｄラッテ、！？ａ、ＩＯａ・・・転送ゲ
ート、９ｂ、ＩＯｂ・・・インバータ、φ１ 、φ。 φ３ 、φ４・・・４相クロツク。 第１図 第２図 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５７−２３４０５５号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 特許出願人 （３０７）東東芝浦電気株式会社 ４、代理人 ６、補正の対象 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−２３４０５５号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 ｆｌ） 特許請求の範囲を別紙の通り訂正する。 （２） 明細書第２頁第１０行目に「インベータ」と
あるを「インバータ」と訂正する。 （３） 同書第２頁第１２行目に「のリース」とある
を１のソース」と訂正する。 （４） 同書第２頁第１７行目に「信号ｌＮ」とある
を［信号ＩＮＪと訂正する。 （５）同書第２頁第１９行目に「信号ｏｕＴと」とある
を「信号ＯＵＴと」 と訂正する。 （６）同書域８頁第１１行目に「φ２＝（φ１＋φ）・
φ３」とあるをＵφ２＝（φ１＋φ）・φ３ヨ と訂正
する。 ２、特許請求の範囲 ＰチャンネルＭＯ８−ＦＥＴとＮチャンネルＭＯ８−Ｆ
ＥＴとを組み合せた転送ダートにイン／Ｊ−タを直列接
続にしたＤラッチを複数個、直列に接続したものにおい
て、隣接した２個のＤラッチの転送ダートへ遮断状態を
交互に繰シ返す基準クロックに同期して生成された４相
クロツクを与えるとともに遮断状態または導通状態から
の反転時に全ての転送ダートを遮断状態とする期間を設
けたことを特徴とするシフトレジスタ０
を示すブロック図、第２図は第１図に示すシフトレジス
タのクロック信号を説明する図、第３図は本発明の一実
施例のクロック生成回路を示すブロック図、第４図は力
３図に示すクロック生成回路の動作を説明するタイムチ
ャート、第５図は本発明の一実施例を示すブロック図、
第６図、第８図、第１０図は本発明の各別の他の実施例
のクロック生成回路を示すブロック図、第７図、第９図
、第１１図は第６図。 第８図、第１０図に示すクロック生成回路の動作を説明
するタイムチャートである。 ９．１０・・・Ｄラッテ、！？ａ、ＩＯａ・・・転送ゲ
ート、９ｂ、ＩＯｂ・・・インバータ、φ１ 、φ。 φ３ 、φ４・・・４相クロツク。 第１図 第２図 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５７−２３４０５５号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 特許出願人 （３０７）東東芝浦電気株式会社 ４、代理人 ６、補正の対象 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−２３４０５５号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 ｆｌ） 特許請求の範囲を別紙の通り訂正する。 （２） 明細書第２頁第１０行目に「インベータ」と
あるを「インバータ」と訂正する。 （３） 同書第２頁第１２行目に「のリース」とある
を１のソース」と訂正する。 （４） 同書第２頁第１７行目に「信号ｌＮ」とある
を［信号ＩＮＪと訂正する。 （５）同書第２頁第１９行目に「信号ｏｕＴと」とある
を「信号ＯＵＴと」 と訂正する。 （６）同書域８頁第１１行目に「φ２＝（φ１＋φ）・
φ３」とあるをＵφ２＝（φ１＋φ）・φ３ヨ と訂正
する。 ２、特許請求の範囲 ＰチャンネルＭＯ８−ＦＥＴとＮチャンネルＭＯ８−Ｆ
ＥＴとを組み合せた転送ダートにイン／Ｊ−タを直列接
続にしたＤラッチを複数個、直列に接続したものにおい
て、隣接した２個のＤラッチの転送ダートへ遮断状態を
交互に繰シ返す基準クロックに同期して生成された４相
クロツクを与えるとともに遮断状態または導通状態から
の反転時に全ての転送ダートを遮断状態とする期間を設
けたことを特徴とするシフトレジスタ０
Claims (1)
- ＰチャンネルＭＯ３−ＦＥＴ とＮチャンネルＭＯ８
−ＦＥＴ とを組み合せた転送ゲートにインバータを
直列接続にしたＤ２ツテを複゛数個、直列に接続したも
のにおいて、隣接した２個のＤ２ツデの転送ゲートへ遮
断状態と導通状態を交互に繰り返す基準クロックに同期
して生成された４相クロツクを与えるとともに遮断状態
または導通状態からの反射時に全ての転送ゲートを遮断
状態とする期間を設けたことを特徴とするシフトレジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234055A JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
| US06/565,653 US4554465A (en) | 1982-12-27 | 1983-12-27 | 4-Phase clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234055A JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121697A true JPS59121697A (ja) | 1984-07-13 |
| JPS6216478B2 JPS6216478B2 (ja) | 1987-04-13 |
Family
ID=16964865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234055A Granted JPS59121697A (ja) | 1982-12-27 | 1982-12-27 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4554465A (ja) |
| JP (1) | JPS59121697A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638183A (en) * | 1984-09-20 | 1987-01-20 | International Business Machines Corporation | Dynamically selectable polarity latch |
| JPS6244273U (ja) * | 1985-09-05 | 1987-03-17 | ||
| CA1275310C (en) * | 1985-11-26 | 1990-10-16 | Katuhisa Kubota | Master slave latch circuit |
| JPS63136815A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 周期信号発生回路 |
| US4736119A (en) * | 1987-02-04 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic CMOS current surge control |
| JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
| US5053639A (en) * | 1989-06-16 | 1991-10-01 | Ncr Corporation | Symmetrical clock generator and method |
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