JPH0693608B2 - Ｃｍｏｓ ｄ形フリツプフロツプ回路 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は、一般に論理回路に関するものであり、より
特定的に言えば、記憶装置、たとえばフリップフロッ
プ、データシフトレジスタ、記憶素子などの相補形金属
酸化物半導体（CMOS）回路設計に関するものである。さ
らに特定的に言えば、マスタセクションおよびスレーブ
セクションでのデータ転送のために１つのＮ−チャンネ
ル電界効果トランジスタ（FET）を有するCMOS Ｄ形フ
リッフフロップ回路段に関するものである。これによっ
て、連続的な段へのデータ入力の偶然のレーススルーを
防ぐために、マスタセクションおよびスレーブセクショ
ンの両方をクロックする２相非重複クロック発振器を用
いることができる。

先行技術のCMOS Ｄ形ダイナミックフリップフロップ回
路は、第１図に示され、これは、マスタセクションおよ
びスレーブセクションで、Ｎ−チャンネルMOSトランジ
スタT1およびＰ−チャンネルMOSトランジスタT2の両方
を必要とする。このため、フリップフロップ回路は、フ
ィードスルーまたはレーススルーの問題を受けやすいの
で、非重複クロック発振器を用いることができなかっ
た。言い換えると、Ｐ−チャンネルトランジスタT2は、
同時に部分的にターンオンされ、それによってデータ入
力は、連続する段へフィードスルーしたものである。し
たがって、この先行技術のフリップフロップ回路は、イ
ンバータ遅延に応答する適当な遷移時間を保証するため
に、特別に設計されたクロックを用いる必要があった。
さらに、この先行技術の回路は、連続的な段に２線の経
路指定を必要とした。２線の経路指定を除去するため
に、先行技術のフリップフロップ回路は、第２図に示さ
れるように構成された。しかしながら、第２図の回路
は、製造コストを増加させるインバータゲート11をさら
に用いる必要があった。

先行技術のCMOS Ｄ−形スタティックフリップフロップ
回路は、第３図に示される。この回路は、第１図のダイ
ナミックフリップフロップ回路に類似であり、かつマス
タセクションおよびスレーブセクションの両方で、Ｎ−
チャンネルMOSトランジスタT3,P−チャンネルMOSトラン
ジスタT4、およびインバータゲートI2から形成される記
憶再生回路を追加する必要がある。第３図の回路は、非
重複クロック発振器が用いられる場合にレーススルーが
生じるという点で、第１図と同じ欠点がある。レースス
ルーの問題を解決するために、先行技術のフリップフロ
ップ回路は、第４図に示されるように構成された。しか
しながら、第４図の回路は、４線の発生および経路指定
を必要とした。さらに、スレーブセクションに与えられ
る真および偽クロック位相と異なる、真および偽クロッ
ク位相をマスタセクションに与える個別クロックパルス
を発生させる必要があった。レーススルーの問題は、マ
スタセクションに印加されるクロックパルスに応答し
て、スレーブセクションまでクロックパルスを遅延させ
ることによって克服された。この結果を成し遂げるクロ
ック発生器は、第５図に図解される。

それゆえに、レーススルーの可能性を免れ、しかも標準
または従来の非重複クロック発振器を利用することが可
能であるCMOS Ｄ形フリップフロップ回路を提供するの
が望ましいだろう。

発明の概要 したがって、この発明の一般的な目的は、レーススルー
の可能性を避けるCMOS Ｄ形フリップフロップ回路を提
供することである。

この発明の目的は、連続的な段へのデータ入力の偶然の
レーススルーを防ぐために、マスタセクションおよびス
レーブセクションの両方をクロックする２相非重複クロ
ック発振器を用いることができるCMOS Ｄ形フリップフ
ロップ回路段を提供することである。

この発明の他の目的は、ダイナミックシフトレジスタと
して用いるために、マスタセクションおよびスレーブセ
クションに、１つのＮ−チャンネルMOSトランジスタを
有するCMOS Ｄ形フリッフフロップ回路を提供すること
である。

この発明のさらに他の目的は、スタティックシフトレジ
スタとして用いるために、マスタセクションおよびスレ
ーブセクションに、データ転送のための１つのＮ−チャ
ンネルMOSトランジスタを有するCMOS Ｄ形フリップフ
ロップ回路を提供することである。

この発明のまたさらに他の目的は、入力データマルチプ
レクサとして用いるために、CMOS Ｄ形フリップフロッ
プ回路を提供することである。

この発明のまたさらに他の目的は、Ｎ−チャンネルFET
アレイから出力を受けるCMOS Ｄ形フリップフロップ回
路を提供することである。

これらの目的に従って、この発明は、真クロック出力お
よび補数クロック出力を有する非重複クロック発振器セ
クションを含む、フィードスルーの可能性を避けるCMOS
Ｄ形フリップフロップ回路の提供することに関係があ
る。フリップフロップ回路は、第１転送ゲート，第１記
憶再生トランジスタおよび第１インバータゲートから形
成されるマスタセクションを含む。第１転送ゲートは、
第1N−チャンネルMOSトランジスタから形成され、かつ
記憶再生トランジスタは、第1P−チャンネルMOSトラン
ジスタから形成される。Ｎ−チャンネルトランジスタの
共通の電極の一方はＤ入力端子に接続され、共通の電極
の他方は第１インバータゲートの入力に接続され、かつ
そのゲート電極は補数クロック出力に接続される。第1P
−チャンネルトランジスタの共通の電極の一方は供給電
位に接続され、共通の電極の他方は第１インバータゲー
トの入力に接続され、かつそのゲート電極は、第１イン
バータゲートの出力に接続される。フリップフロップ回
路は、第２転送ゲート，第２記憶再生トランジスタ、お
よび第２インバータゲートから形成されるスレーブセク
ションをさらに含む。第２転送ゲートは、第2N−チャン
ネルMOSトランジスタから形成され、かつ第２記憶再生
トランジスタは、第2P−チャンネルMOSトランジスタか
ら形成される。第2N−チャンネルトランジスタの共通の
電極の一方は第１インバータゲートの出力に接続され、
共通の電極の他方は第２インバータゲートの入力に接続
され、かつそのゲート電極は真クロック出力に接続され
る。第2P−チャンネルトランジスタの共通の電極の一方
は供給電位に接続され、共通の電極の他方は第２インバ
ータゲートの入力に接続され、かつそのゲート電極は、
第２インバータゲートの出力および出力端子に接続され
る。

これらおよび他の目的は、ならびにこの発明の利点は、
同じ参照数字が全体を通じて対応する部分を示す、添付
の図面に関連して読むと、次の詳細な説明からより充分
明らかとなろう。

好ましい実施例の説明 様々な図面を詳細に参照すると、第６図には、データま
たはシフトレジスタ段として用いるために使用される、
この発明のCMOS Ｄ形ダイナミックフリップフロップ回
路10の概略回路図が示される。ここで用いられているよ
うに、用語「ダイナミック」は、ハイすなわち論理
「１」状態とローすなわち論理「０」状態との間で連続
的に変化されるクロック発振器を意味する。したがっ
て、ダイナミックフリップフロップ回路は、そのような
クロック発振器を受けるようにされるものである。フリ
ップフロップ回路10は、マスタセクション12,スレーブ
セクション14およびクロック発振器セクション16から形
成される。

マスタセクション12は、１つのＮ−チャンネルMOSトラ
ンジスタ18から形成される転送ゲート,P−チャンネルMO
Sトランジスタ20から形成される記憶再生トランジス
タ，およびインバータゲート22を含む。共通の電極の一
方、たとえばトランジスタ18のソース電極は、データ入
力信号を受けるＤ入力端子24に接続される。トランジス
タ18のドレイン電極は、トランジスタ20のソース、およ
びインバータゲート22の入力に接続される。トランジス
タ18のゲート電極は、クロック発振器16から、第１すな
わち偽クロック出力信号に接続される。トランジスタ
20のドレイン電極は、供給電圧すなわち電位VCCに接続
される。トランジスタ20のゲート電極は、インバータゲ
ート22の出力に接続され、その出力は、マスタセクショ
ン12の出力として規定される。

スレーブセクション14は、構成において、マスタセクシ
ョン12と同一であり、かつ１つのＮ−チャンネルMOSト
ランジスタ26から形成される転送ゲート、Ｐ−チャンネ
ルMOSトランジスタ28から形成される記憶再生トランジ
スタ，およびインバータゲート30を含む。トランジスタ
26のソース電極は、マスタセクション12の出力（接続点
Ａ）に接続される。トランジスタ26のドレイン電極は、
トランジスタ28のソース、およびインバータゲート30の
入力に接続される。トランジスタ26のゲート電極は、ク
ロック発振器セクション16から、第２すなわち真クロッ
ク信号Ｃに接続される。トランジスタ28のドレイン電極
は、供給電位VCCに接続される。トランジスタ28のゲー
ト電極は、インバータゲート30の出力に接続され、その
出力は、スレーブセクション14の出力、またはフリップ
フロップ回路の出力端子31上のＱ−出力として規定され
る。

マスタセクションでの記憶再生トランジスタ20は、転送
ゲート18への入力を引上げる働きをし、そのためインバ
ータゲート22の出力での電圧は、供給電位VCCに近づ
く。典型的に、CMOS回路のための供給電位VCCは、＋５
ボルトである。同様に、スレーブセクションでの記憶再
生トランジスタ28は、転送ゲート26への入力を引上げる
働きをし、そのためインバータゲート30の出力はまた、
供給電位VCCに近づく。

クロック発振器セクション16は、１対のNORゲート32,3
4、およびインバータゲート36から形成される。第1NOR
ゲート32は、クロック入力信号を受ける入力端子38、お
よびインバータゲート36の入力に接続される一方の入力
を有する。NORゲート32の他方の入力は、第2NORゲート3
4の出力に接続される。NORゲート32の出力は、第2NORゲ
ート34の第１入力に接続される。NORゲート34の他方の
入力は、インバータゲート36の出力に接続される。ライ
ン40上でのNORゲート34の出力は、真クロック出力信号
Ｃを与え、かつライン42上でのNORゲート32の出力は、
偽すなわち補数クロック出力信号を与える。これらの
クロック出力信号およびＣは、それぞれ２相非重複ク
ロック発振器のマスタおよびスレーブクロック出力を規
定し、出力の一方は、ローすなわち論理「０」状態にあ
り、かつ他方の出力は、ハイすなわち論理「１」状態に
ある。

補数クロック出力信号は、マスタセクション12でトラ
ンジスタ18のゲート電極に与えられる。真クロック出力
信号Ｃは、スレーブセクション14でトランジスタ26のゲ
ート電極に与えられる。マスタセクションおよびスレー
ブセクションは、シフトレジスタの第１段を形成するた
めに示される態様で、ともに接続される。見られるよう
に、補数クロック出力信号は、他の連続的な段の各マ
スタセクションで、Ｎ−チャンネルMOSトランジスタの
ゲート電極にさらに接続される。同様に、真クロック出
力信号Ｃは、他の連続的な段の各スレーブセクション
で、Ｎ−チャンネルMOSトランジスタのゲート電極にさ
らに接続される。

フリップフロップ回路10の動作を、この動作をさらに理
解する際に役立つ第10図に示される波形図面に関して説
明する。最初、時間t1で、クロック入力信号（第10b
図）は、ローレベルまたは論理「０」状態にあると仮定
すれば、補数出力信号（第10d図）は、ハイレベルす
なわち論理「１」状態にあり、かつ真クロック出力信号
Ｃ（第10c図）は、ローレベルすなわち論理「０」状態
にある。これによって、マスタセクションのＮ−チャン
ネルトランジスタ18はターンオンされ、かつスレーブセ
クションのＮ−チャンネルトランジスタ26はターンオフ
される。したがって、端子31上のＱ出力の状態は、固定
されまたはラッチされた状態に留まる。さらに、トラン
ジスタ18がターンオフされるため、マスタセクション
は、時間t1で論理「１」状態にあると仮定されるデータ
入力信号（第10a図）をサンプリングしただろう。端子2
4上のＤ入力でのデータ入力信号は、クロック入力信号
が切換わるすぐ前に、マスタセクションの出力すなわち
接続点Ａ（第10e図）に転送されるだろう。クロック入
力信号が論理「０」状態から論理「１」状態まで切換わ
るとき、FET回路のプルダウン遷移が、プルアップ遷移
より高速であるため、補数クロック出力信号は、ロー
レベルすなわち論理「０」状態に切換えられ、一方真ク
ロック出力信号Ｃは、まだ論理「０」状態にある。した
がって、トランジスタ18はターンオフされ、そのためマ
スタセクション12はラッチアップされ、Ｄ入力の状態す
なわち論理「１」を記憶する。これは、時間t2で生じ
る。その後、真クロック出力信号Ｃは、補数クロック出
力信号が、既に論理「０」になった後、短い遅延時間
で、時間t3で論理「１」状態に切換えられる。この状態
の下で、接続点Ａでのマスタセクション12の出力は、ト
ランジスタ26がターンオンされるため、スレーブセクシ
ョン14のＱ出力（第10f図）に転送される。

入力信号が、論理「０」状態から論理「１」状態まで切
換わるとき、真クロック出力信号Ｃは、ローレベルすな
わち論理「０」状態に切換わり、一方補数クロック出力
信号は、FET回路での高速プルダウン作用のため、ま
だ論理「０」状態にある。したがって、トランジスタ26
は、スレーブセクション14の出力をラッチするために、
再びターンオフされ、その出力は、フリップフロップ回
路のＱ出力でもある。これは、時間t4で生じる。その
後、補数クロック出力信号は、真クロック出力信号Ｃ
が、既に論理「０」状態になった後、短い地検時間で、
論理「１」状態に時間t5で切換わる。この状態の下で、
次のすなわち新しいデータ入力信号は、サンプリングさ
れ、かつロードされ、またはマスタセクションの接続点
Ａへ転送される。新しいデータ入力信号は、次のクロッ
ク入力信号が、論理「０」状態から論理「１」状態まで
再び切換わるとき、スレーブセクションへ転送しようと
する。連続的な段でのＤ入力上のデータ入力信号が、そ
れぞれＱ出力に転送される類似の動作が生じる。

今説明したこの動作に鑑み、マスタセクションのトラン
ジスタ18およびスレーブセクションのトランジスタ26の
両方が同時にターンオンされることは決してないという
ことが注目されよう。トランジスタの両方は、それらの
一方が導通されることが許される前に、非導通状態にあ
るようにされ、このことは、マスタおよびスレーブセク
ションの両方のトランジスタの導通が重複することによ
るＤ入力の偶然のレーススルーまたはフィードスルーが
ないことを保証する。勿論、マスタセクションおよびス
レーブセクションの両方が同時に導通されれば、Ｄ入力
は、第１段を介して、かつすべての連続的な段までリッ
プルし、それによって、各連続的な段のＤ入力端子が前
の段のＱ出力に接続されるため、シフトレジスタに誤っ
た読取りが生じる。

第７図には、この発明のCMOSスタティックＤ形フリップ
フロップ回路44の概略回路図が図解される。ここで用い
られているように、用語「スタティック」は、論理
「１」状態または論理「０」状態のいずれかに無制限に
留まることができるクロック発振器を意味する。したが
って、スタティックフリップフロップは、そのようなク
ロック信号を受けるようにされるものである。フリップ
フロップ回路44は、マスタセクション46,スレーブセク
ション48およびクロック発振器セクション50から形成さ
れる。

マスタセクショ46は、１つのＮ−チャンネルMOSトラン
ジスタ52から形成される転送ゲート、Ｐ−チャンネルMO
Sトランジスタ54から形成される記憶再生トランジス
タ，インバータゲート56、および記憶再生回路58を含
む。トランジスタ52のソース電極は、データ入力信号を
受けるＤ入力端子53に接続される。トランジスタ52のド
レイン電極は、トランジスタ54のソース、および入力イ
ンバータ56には接続される。トランジスタ52のゲート
は、クロック発振器50から、第１すなわち偽クロック出
力信号に接続される。トランジスタ54のドレイン電極
は、供給電圧すなわち電位VCCに接続される。トランジ
スタ54のゲートは、インバータゲート56の出力に接続さ
れ、その出力は、マスタセクション46の出力として規定
される。

記憶再生回路58は、インバータゲート60およびＮ−チャ
ンネルMOSトランジスタ62から形成される。インバータ
ゲート60の入力はインバータゲート56の出力すなわち接
続点Ａの出力である、マスタセクションの出力に接続さ
れる。トランジスタ62のソースは、インバータゲート60
の出力に接続される。トランジスタ62のドレインは、イ
ンバータゲート56の入力に接続される。トランジスタ62
のゲート電極は、クロック発振器セクション50から、第
２すなわち真クロック出力信号Ｃに接続される。インバ
ータゲート60の入力は、記憶再生回路58の第１入力を規
定し、かつトランジスタ62のゲート電極は、回路58の第
２入力を規定する。トランジスタ62のドレインは、回路
58の出力回路を規定する。

スレーブセクション48は、構成において、マスタセクシ
ョンと同一であり、かつ１つのＮ−チャンネルMOSトラ
ンジスタ64から形成される転送ゲート、Ｐ−チャンネル
MOSトランジスタ66から形成される記憶再生トランジス
タ，インバータゲート68、および記憶再生回路70を備え
る。トランジスタ64のソース電極は、マスタセクショ46
の出力（接続点Ａ）に接続される。トランジスタ64のド
レイン電極は、トランジスタ66のソース、およびインバ
ータゲート68の入力に接続される。トランジスタ64のゲ
ート電極は、クロック発振器セクション50から、第２す
なわち真クロック出力信号Ｃに接続される。トランジス
タ56のドレイン電極は、供給電位VCCに接続される。ト
ランジスタ66のゲート電極は、インバータゲート68の出
力に接続され、その出力は、スレーブセクション48の出
力、またはフリップフロップ回路の出力端子73上のＱ出
力として規定される。

記憶再生回路70は、インバータゲート69およびＮ−チャ
ンネルMOSトランジスタ71から形成される。インバータ
ゲート69の入力はインバータゲート68の出力または端子
73でのＱ出力である。スレーブセクションの出力に接続
される。トランジスタ71のソースは、インバータゲート
69の出力に接続される。トランジスタ71のドレイン電極
は、インバータゲート68の入力に接続される。トランジ
スタ71のゲート電極は、クロック発振器回路セクション
50から、偽クロック出力信号に接続される。インバー
タゲート69の入力は、記憶再生回路70の第１入力を規定
し、かつトランジスタ71のゲート電極は、回路70の第２
入力を規定する。トランジスタ71のドレインは、回路70
の出力を規定する。

クロック発振器セクション50は、第６図のクロック発振
器セクション16と同一である。したがって、コンポーネ
ントおよびそれらの動作の説明はこれ以上必要ないと思
われる。しかしながら、これはスタティッククロック発
振器であり、端子38上のクロック入力信号は、ハイ状態
またはロー状態のいずれかに無制限に留まることに注目
しなければならい。それゆえに、真クロック出力信号Ｃ
は、ハイまたはロー状態に無制限に止まる。複数すなわ
ち偽クロック出力信号は、真クロック出力Ｃと反対の
状態であると仮定する。

真クロック出力信号Ｃがハイ状態にあると仮定すれば、
マスタセクション46の記憶再生回路58でのＮ−チャンネ
ルトランジスタ62はターンオンされ、かつスレーブセク
ション48でのトランジスタ71はターンオフされる。トラ
ンジスタ62がターンオンされている状態で、マスタセク
ションでのインバータゲート56の出力は、ラッチを生じ
るために、インバータゲート60およびトランジスタ62を
介してその入力に送り返される。他方、補数クロック出
力信号がハイ状態にあると仮定すれば、スレーブセク
ション48の記憶再生回路70でのＮ−チャンネルトランジ
スタ71はターンオンされ、かつマスタセクションでのト
ランジスタ62はターンオフされる。トランジスタ71がタ
ーンオンされている状態で、スレーブセクションでのイ
ンバータゲート68の出力は、ラッチを生じるために、イ
ンバータゲート69およびトランジスタ71を介して、その
入力にフィードバックされる。クロック入力信号がロー
状態からハイ状態、およびその逆に切換わるようにされ
るとき、フリップフロップ回路44の動作は、第６図のフ
リップフロップ回路10に同一であり、それを第10（ａ）
図ないし第10（ｆ）図に図解した。

図面の第８図を参照すると、入力データマルチプレクサ
として用いるために使用される。この発明のCMOS Ｄ形
フリップフロップ回路72の概略回路図が示される。フリ
ップフロップ回路は、マスタセクション74,スレーブセ
クション76、およびクロック発振器セクション78から形
成される。

マスタセクション74は、Ｎ−チャンネルMOSトランジス
タ80,81から各々形成される複数の多重化データ入力ト
ランジスタ、Ｐ−チャンネルMOSトランジスタ82から形
成される記憶再生トランジスタ、およびインバータゲー
ト84からなる。トランジスタ80のソース電極は、データ
信号Ａを受ける入力データ端子に接続される。トランジ
スタ80のドレイン電極は、トランジスタ82のソース、お
よびインバータゲート84の入力に接続される。トランジ
スタ80のゲート電極は、クロック発振器セクション78か
ら、第１マスタクロック出力信号CMAに接続される。ト
ランジスタ82のドレイン電極は、供給電圧すなわち電位
VCCに接続される。トランジスタ82のゲート電極は、イ
ンバータゲート84の出力に接続され、その出力は、マス
タセクション74の出力として規定される。トランジスタ
81は、トランジスタ80と同様に接続される。トランジス
タ81のソース電極は、データ信号Ｂを受ける入力データ
端子に接続される。トランジスタ81のドレイン電極は、
トランジスタ80のドレインに接続される。トランジスタ
81のゲート電極は、クロック発振器回路セクション78の
第２マスタセクション出力信号CMBに接続される。２つ
のデータ入力トランジスタのみを示されているが、多く
のトランジスタを追加して同様に接続することができる
ことをはっきりと理解しなければならない。

スレーブセクション76は、１つのＮ−チャンネルMOSト
ランジスタ86から形成される転送ゲート、記憶再生トラ
ンジスタ88、およびインバータゲート90からなる。トラ
ンジスタ86のソース電極は、マスタセクション74の出力
（接続点Ａ）に接続される。トランジスタ86のドレイン
は、トランジスタ88のソース、およびインバータゲート
90の入力に接続される。トランジスタ86のゲート電極
は、クロック発振器セクション78から、スレーブクロッ
ク出力信号CSに接続される。トランジスタ88のドレイン
電極は、供給電位VCCに接続される。トランジスタ88の
ゲートは、インバータゲート90の出力に接続され、その
出力は、スレーブセクション76の出力、またはフリップ
フロップ回路の出力端子91として規定される。

ブロック発振器セクション78は、クロック発振器セクシ
ョン16のわずかに修正された変形であり、かつ３つのNO
Rゲート32a,34a,33、および２つのインバータゲート36
a,37を備える。NORゲート32aおよび33は、クロック入力
信号を受ける入力端子38a、およびインバータゲート36a
の入力に接続される入力の一方を各々有する。各NORゲ
ート32aおよび33の第２入力は、NORゲート34aの出力に
接続される。NORゲート32aの第３入力は、データ信号Ａ
またはデータ信号Ｂのいずれかを選択する制御信号Ｘに
接続される。制御信号Ｘは、インバータ37の入力に与え
られ、その出力は、NORゲート33の第３入力に結合され
る。インバータゲート36a、NORゲート32a、およびNORゲ
ート33の出力は、NORゲート34aへの３つの入力である。

NORゲート34aの出力は、スレーブクロック出力を規定
し、かつスレーブセクション76でのトランジスタ86のゲ
ート電極に与えられる。NORゲート33の出力は、第１マ
スタクロック出力を規定し、かつデータ入力トランジス
タ80のゲート電極に与えられる。NORゲート32aの出力
は、第２マスタクロック出力を規定し、かつデータ入力
トランジスタ81のゲート電極に与えられる。クロック発
振器78のこれらの違いを除いては、制御信号Ｘに依存し
て、選択されたデータ信号Ａまたはデータ信号Ｂのいず
れかを転送する際の、フリップフロップ回路72の態様お
よび動作は、第６図および第10（ａ）図ないし第10
（ｆ）図に関連して前で説明したものと全く同じであ
る。

第６図，第７図および第８図の回路において、すべての
電界効果トランジスタに対してソースおよびドレイン指
定を置き換えることかできることを理解しなければなら
ない。言い換えると、各場合では、ソース電極は、ドレ
イン電極によって置き換えられ、かつドレイン電極は、
ソース電極によって置き換えられる。さらに、第６図，
第７図および第８図のNORゲートおよびインバータゲー
トの論理表示の詳細は、第９（ａ）図および第９（ｂ）
図に図解される。見られるように、第９（ａ）図のNOR
ゲートは、１対のＰ−チャンネルMOSトランジスタP1,P
2、および１対のＮ−チャンネルMOSトランジスタN1,N2
から形成される。第９（ｂ）図のインバータゲートは、
Ｐ−チャンネルMOSトランジスタP3、およびＮ−チャン
ネルMOSトランジスタN3から形成される。第６図，第７
図および第８図のマスタおよびスレーブセクションで、
Ｎ−チャンネルトランジスタの代わりに、Ｐ−チャンネ
ルトランジスタを用いることができ、かつその反対も行
なわれることは当業者に明らかとなろう。

この発明のフリップフロップは、先行技術の設計を越え
る次の利点を有する。

（ａ） レーススルーの可能性なしに、標準非重複クロ
ック発振器を用いることができる。

（ｂ） クロック発振器のローディングに実質的に関係
なく、さらに他の段を簡単な態様で付け加えることがで
きる。

（ｃ） 経路指定を簡略化する、より少ないコンポーネ
ントエレメント、およびより少ないリード接続を用いる
いことができる。

（ｄ） 「井戸境界」は、ダイオード分離CMOS方法で
は、交差する比較的長い距離であるため、これを、より
少ない信号がＮ−チャンネルFET領域からＰ−チャンネ
ルFET領域まで交差することができることによって、集
積サブストレート上の設計レイアウトを簡略化する。

従って、前述の詳細な説明から、この発明は、フィード
スルーの可能性を避ける、改良されたCMOS Ｄ形フリッ
プフロップ回路を提供することがわかる。１つのＮ−チ
ャンネルMOSトランジスタは、マスタセクションおよび
スレーブセクションで、転送ゲートとして用いられ、そ
のため２相非重複クロック発振器を用いることができ
る。

現在この発明の好ましい実施例であるものを図解しかつ
説明してきたが、この発明の真の範囲から逸脱すること
なく、様々な変更および修正がなされてもよく、かつそ
のエレメントの代わりに均等物を用いてもよいことが当
業者によって理解されよう。さらに、中心の範囲から逸
脱することなく、特定の状況または材料をこの発明の教
示に合うようにするために、多くの修正がされてもよ
い。それゆえに、この発明は、この発明を実行するため
に考えられるベストモードとして開示かれた特定の実施
例に限定されず、しかもこの発明は、前掲の特許請求の
範囲の範囲内にはいるすべての実施例を含むことを意図
している。

【図面の簡単な説明】

第１図は、先行技術のCMOSダイナミックフリップフロッ
プ回路の概略回路図である。 第２図は、第１図の代わりの実施例の概略回路図であ
る。 第３図は、先行技術のCMOSスタティックフリップフロッ
プ回路の概略回路図である。 第４図は、第３図の代わりの実施例の概略回路図であ
る。 第５図は、第４図の先行技術のフリップフロップ回路を
用いるための、クロック発振器の概略回路図である。 第６図は、この発明による、CMOS Ｄ形ダイナミックフ
リップフロップ回路の概略回路図である。 第７図は、この発明による、CMOS Ｄ形スタティックフ
リップフロップ回路の概略回路図である。 第８図は、入力データマルチプレクサとして用いるため
の、この発明のCMS Ｄ−形フリップフロップ回路の概
略回路図である。 第９（ａ）図および第９（ｂ）図は、第１図ないし第８
図に描かれるNORゲートおよびインバータゲートのそれ
ぞれの論理表示の概略回路図である。 第10図は、第６図，第７図および第８図の回路の動作を
理解するのに役立つ１組の波形図である。 図において、10,44および72はフリップフロップ回路、1
2,46および74はマスタセクション、14,48および76はス
レーブセクション、16,50および78はクロック発振器、2
4および38は入力端子、73および91は出力端子、18,26,.
52,62,64,71,80,81および86はＮ−チャンネルMOSトラン
ジスタ、20,28,54,66および82はＰ−チャンネルMOSトラ
ンジスタ、58,70および88は記憶再生回路、22,30,36,3
7,56,60,68,69,84および90はインバータゲート、32,33
および34はNORゲートである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−161826（ＪＰ，Ａ) 特開 昭51−58053（ＪＰ，Ａ) 特開 昭58−92136（ＪＰ，Ａ) 特開 昭59−22435（ＪＰ，Ａ) 米国特許4484087（ＵＳ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】フィードスルーの可能性を避けるCMOS Ｄ
   型フリップフロップ回路であって、 真クロック出力および補数クロック出力を有する、非重
   複クロック発振器セクションと、 第１転送ゲート、第１記憶再生トランジスタおよび第１
   インバータゲートから形成されるマスタセクションとを
   備え、 前記第１転送ゲートは、共通電極とゲート電極とを有す
   る第１のＮ−チャンネルMOSトランジスタから形成さ
   れ、かつ前記第１記憶再生トランジスタは、共通電極お
   よびゲート電極を有する第１のＰ−チャンネルMOSトラ
   ンジスタから形成され、 前記第1N−チャンネルMOSトランジスタの共通電極の一
   方はＤ入力端子に接続され、共通電極の他方は前記第１
   インバータゲートの入力に接続され、かつこのゲート電
   極は補数クロック出力に接続され、 前記第1P−チャンネルトランジスタの共通電極の一方
   は、電源電位に接続され、共通電極の他方は前記第１イ
   ンバータゲートの入力に接続され、かつそのゲート電極
   は前記第１インバータゲートの出力に接続され、 前記第１インバータゲートはＰ−チャンネルMOSトラン
   ジスタとＮ−チャンネルMOSトランジスタとから形成さ
   れ、それらのゲート電極は共通接続されて入力を規定し
   かつその両トランジスタのドレイン電極が共通接続され
   てその出力を規定し、 第２転送ゲート、第２記憶再生トランジスタおよび第２
   インバータゲートから形成されるスレーブセクションを
   さらに備え、 前記第２転送ゲートは共通電極およびゲート電極を有す
   る第２のＮ−チャンネルMOSトランジスタから形成さ
   れ、かつ前記第２記憶再生トランジスタは共通電極およ
   びゲート電極を有する第２のＰ−チャンネルMOSトラン
   ジスタから形成され、 前記第2N−チャンネルトランジスタの共通電極の一方は
   前記第１インバータゲートの出力に接続され、共通電極
   の他方は前記第２インバータゲートの入力に接続され、
   かつそのゲート電極は真クロック出力に接続され、 前記第2P−チャンネルトランジスタの共通電極の一方は
   電源電位に接続され、共通電極の他方は前記第２インバ
   ータゲートの入力に接続され、かつそのゲート電極は前
   記第２インバータゲートの出力および出力端子に接続さ
   れ、 前記第２インバータゲートはＰ−チャンネルMOSトラン
   ジスタとＮ−チャンネルMOSトランジスタとから形成さ
   れ、これらのゲート電極が共通接続されてその入力を規
   定しかつそれらのドレイン電極は共通接続されてその出
   力を規定し、 共通電極およびゲート電極を有する第３のインバータゲ
   ートと、第３のＮ−チャンネルMOSトランジスタとから
   形成される第１の記憶再生回路をさらに備え、 前記第3N−チャンネルMOSトランジスタの共通電極の一
   方は前記第３インバータゲートの出力に接続され、その
   他方の共通電極は前記第１インバータゲートの入力に接
   続されかつそのゲート電極が真クロック出力に接続さ
   れ、前記第３インバータゲートの入力は前記第１インバ
   ータゲートの出力に接続され、 第４インバータゲートと、共通電極およびゲート電極を
   有する第4N−チャンネルMOSトランジスタとから形成さ
   れる第２の記憶再生回路をさらに備え、 前記第4N−チャンネルMOSトランジスタの共通電極の一
   方は前記第４インバータゲートの出力に接続され、その
   他方共通電極は前記第２インバータゲートの入力に接続
   されそのゲート電極が補数クロック出力に接続され、前
   記第４インバータゲートの入力は前記第２インバータゲ
   ートの出力に接続されることを特徴とする、CMOS Ｄ型
   フリップフロップ回路。
2. 【請求項２】前記マスタセクションおよび前記スレーブ
   セクションはシフトレジスタの第１段を規定する、特許
   請求の範囲第１項記載のフリップフロップ回路。
3. 【請求項３】前記第１の段に接続される複数の連続的な
   段をさらに含む、特許請求の範囲第２項記載のフリップ
   フロップ回路。
4. 【請求項４】各連続的な段のＤ入力端子は、前の段の前
   記出力端子に接続され、補数クロック出力は前記マスタ
   セクションの前記Ｎ−チャンネルトランジスタの各ゲー
   ト電極に接続され、かつ真クロック出力は前記スレーブ
   セクションの前記Ｎ−チャンネルトランジスタの各ゲー
   ト電極へ接続される、特許請求の範囲第３項記載のフリ
   ップフロップ回路。
5. 【請求項５】前記クロック発振器セクションは１対のNO
   Rゲートおよび第５インバータゲートから形成される、
   特許請求の範囲第１項記載のフリップフロップ回路。
6. 【請求項６】前記NORゲートは、１対のＰ−チャンネルM
   OSトランジスタおよび１対のＮ−チャンネルMOSトラン
   ジスタからなる、特許請求の範囲第５項記載のフリップ
   フロップ回路。
7. 【請求項７】前記一方の共通電極はソース電極を含み、
   前記他方の共通電極はドレイン電極を含む、特許請求の
   範囲第１項記載のフリップフロップ回路。
8. 【請求項８】前記一方の共通電極はドレイン電極を含
   み、前記他方の共通電極はソース電極を含む、特許請求
   の範囲第１項記載のフリップフロップ回路。