JPH07112147B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07112147B2 JPH07112147B2 JP1295704A JP29570489A JPH07112147B2 JP H07112147 B2 JPH07112147 B2 JP H07112147B2 JP 1295704 A JP1295704 A JP 1295704A JP 29570489 A JP29570489 A JP 29570489A JP H07112147 B2 JPH07112147 B2 JP H07112147B2
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- JP
- Japan
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- clock
- latch
- circuit
- master
- control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数の同期信号と複数のラッチ回路とを有す
る半導体集積回路に関し、さらに詳述すればラッチ回路
がマスタラッチとスレーブラッチとから構成された半導
体集積回路に関する。
る半導体集積回路に関し、さらに詳述すればラッチ回路
がマスタラッチとスレーブラッチとから構成された半導
体集積回路に関する。
第５図は従来の半導体集積回路であるマスタ・スレーブ
ラッチ回路の構成を示す回路図であり、IEEE JOURNAL O
F SOLID−STATE CIRCUIT,Vo1.SC−22,No.4,August 1987
“A Scarce−State−Transition Viterbi−Decorder VL
SI for Bit Evror Corvection"PP.578に記載されたもの
である。図において１はマスタラッチであり、該マスタ
ラッチ１の出力端子Q1はスレーブラッチ２のデータ端子
D2に接続されている。マスタラッチ１のクロック端子CP
1には同期信号である第１クロックφ１が、またスレー
ブラッチ２のクロック端子CP2には第１クロックφ１と
非重複の同期信号である第２クロックφ２が夫々与えら
れている。またマスタラッチ１及びスレーブラッチ２の
リセット端子Ｒにはクリア信号▲▼が与えられ、
これが“L"のときマスタラッチ１及びスレーブラッチ２
がリセットされる。マスタラッチ１のデータ端子D1には
論理回路３からの出力が与えられる。
ラッチ回路の構成を示す回路図であり、IEEE JOURNAL O
F SOLID−STATE CIRCUIT,Vo1.SC−22,No.4,August 1987
“A Scarce−State−Transition Viterbi−Decorder VL
SI for Bit Evror Corvection"PP.578に記載されたもの
である。図において１はマスタラッチであり、該マスタ
ラッチ１の出力端子Q1はスレーブラッチ２のデータ端子
D2に接続されている。マスタラッチ１のクロック端子CP
1には同期信号である第１クロックφ１が、またスレー
ブラッチ２のクロック端子CP2には第１クロックφ１と
非重複の同期信号である第２クロックφ２が夫々与えら
れている。またマスタラッチ１及びスレーブラッチ２の
リセット端子Ｒにはクリア信号▲▼が与えられ、
これが“L"のときマスタラッチ１及びスレーブラッチ２
がリセットされる。マスタラッチ１のデータ端子D1には
論理回路３からの出力が与えられる。
論理回路３は制御信号PSが与えられるインバータ31、イ
ンバータ31の出力と制御信号M0とが与えられるANDゲー
ト32、制御信号PSと同M1とが与えられるANDゲート33及
びANDゲート32の出力と同33の出力とが与えられるNORゲ
ート34から構成され、NORゲート34の出力データＡがマ
スタラッチ１のデータ端子D1に与えられる。論理回路３
の出力は第１表に示す如くとなる。
ンバータ31の出力と制御信号M0とが与えられるANDゲー
ト32、制御信号PSと同M1とが与えられるANDゲート33及
びANDゲート32の出力と同33の出力とが与えられるNORゲ
ート34から構成され、NORゲート34の出力データＡがマ
スタラッチ１のデータ端子D1に与えられる。論理回路３
の出力は第１表に示す如くとなる。
次にこのように構成された従来のマスタ・スレーブラッ
チ回路の動作について説明する。
チ回路の動作について説明する。
第６図はマスタ・スレーブラッチ回路の動作を示すタイ
ミングチャートである。ここでは通常のラッチ動作を説
明するため、クリア信号▲▼＝“H"とする。
ミングチャートである。ここでは通常のラッチ動作を説
明するため、クリア信号▲▼＝“H"とする。
第６図に示す如く第１クロックφ１が“H"から“L"に変
化する前に論理回路３の出力データＡが変化したとき、
この後第１クロックφ１が“H"から“L"に変化するまで
に出力データＡはマスタラッチ１にラッチされる。次に
第２クロックφ２が“L"から“H"に変化するとマスタラ
ッチ１の出力端子Q1からのデータがスレーブラッチ２に
伝えられる。この変化はさらにスレーブラッチ２の出力
端子Q1,２からの出力データの変化となる。変化後の
状態は第２クロックφ２が“H"から“L"に変化し、マス
タラッチ１の変化した出力データがスレーブラッチ２に
伝えられるまで変化しない。
化する前に論理回路３の出力データＡが変化したとき、
この後第１クロックφ１が“H"から“L"に変化するまで
に出力データＡはマスタラッチ１にラッチされる。次に
第２クロックφ２が“L"から“H"に変化するとマスタラ
ッチ１の出力端子Q1からのデータがスレーブラッチ２に
伝えられる。この変化はさらにスレーブラッチ２の出力
端子Q1,２からの出力データの変化となる。変化後の
状態は第２クロックφ２が“H"から“L"に変化し、マス
タラッチ１の変化した出力データがスレーブラッチ２に
伝えられるまで変化しない。
第５図に示す従来のマスタ・スレーブラッチ回路におい
て、マスタラッチ１にデータを入力する必要がないとき
は通常第１クロックφ１は第６図に示す如くディスエー
ブル状態、即ち論理“L"の状態を保つ。通常マスタラッ
チ１に入力される第１クロックφ１はこのラッチ回路を
動作させる図示しないイネーブル信号とクロックとの論
理積をとって生成され、これによりディスエーブル状態
を保つ。ここで第６図に示す如く時刻（tn+1）以降に第
１クロックφ１がディスエーブルになったとする、時刻
（tn+1）以降、マスタラッチ１の出力データは時刻
（tn）の状態から変化しない。この場合スレーブラッチ
２に供給される第２クロックφ２は不必要であるにも拘
らず供給し続けられることになる。
て、マスタラッチ１にデータを入力する必要がないとき
は通常第１クロックφ１は第６図に示す如くディスエー
ブル状態、即ち論理“L"の状態を保つ。通常マスタラッ
チ１に入力される第１クロックφ１はこのラッチ回路を
動作させる図示しないイネーブル信号とクロックとの論
理積をとって生成され、これによりディスエーブル状態
を保つ。ここで第６図に示す如く時刻（tn+1）以降に第
１クロックφ１がディスエーブルになったとする、時刻
（tn+1）以降、マスタラッチ１の出力データは時刻
（tn）の状態から変化しない。この場合スレーブラッチ
２に供給される第２クロックφ２は不必要であるにも拘
らず供給し続けられることになる。
一般に半導体集積回路、特にマイクロプロセッサなどの
半導体集積回路においてはレジスタアレイ、カウンタな
どの形でマスタ・スレーブラッチ回路は複数個存在する
が、全てのマスタラッチに新しいデータを常に入力する
とはかぎらない。新しいデータをマスタラッチに入力す
る必要がない場合、マスタラッチにつながるスレーブラ
ッチにマスタラッチからのデータを入力させる必要はな
い。
半導体集積回路においてはレジスタアレイ、カウンタな
どの形でマスタ・スレーブラッチ回路は複数個存在する
が、全てのマスタラッチに新しいデータを常に入力する
とはかぎらない。新しいデータをマスタラッチに入力す
る必要がない場合、マスタラッチにつながるスレーブラ
ッチにマスタラッチからのデータを入力させる必要はな
い。
しかしながら従来のマスタ・スレーブラッチ回路におい
ては、データを入力する必要がない場合であってもスレ
ーブラッチに対して第２クロックが供給され続ける。一
方半導体集積回路の電力消費は負荷容量を充放電する電
流で主に決まるため、マスタラッチへ第１クロックが供
給されない場合、マスタラッチを制御する第１クロック
に接続される負荷は低減し、第１クロックを生成する回
路の動作消費電力は低減するが、全てのスレーブラッチ
に第２クロックが供給され続けるので、スレーブラッチ
を制御する第２クロックに接続される負荷は変化せず、
それを生成する回路では無駄な電力消費がなされている
ことになり、半導体集積回路の低消費電力化を妨げると
いう問題点があった。
ては、データを入力する必要がない場合であってもスレ
ーブラッチに対して第２クロックが供給され続ける。一
方半導体集積回路の電力消費は負荷容量を充放電する電
流で主に決まるため、マスタラッチへ第１クロックが供
給されない場合、マスタラッチを制御する第１クロック
に接続される負荷は低減し、第１クロックを生成する回
路の動作消費電力は低減するが、全てのスレーブラッチ
に第２クロックが供給され続けるので、スレーブラッチ
を制御する第２クロックに接続される負荷は変化せず、
それを生成する回路では無駄な電力消費がなされている
ことになり、半導体集積回路の低消費電力化を妨げると
いう問題点があった。
この発明は斯かる事情に鑑みなされたものであり、マス
タラッチに与えられる第１の同期信号だけでなくスレー
ブラッチに与えられる第２の同期信号も第１の同期信号
のイネーブル、ディスエーブルに応じてイネーブル、デ
ィスエーブルするように制御することにより、２つの異
なる同期信号に接続される負荷を低減し、その消費電力
を低減させることのできる半導体集積回路を提供するこ
とを目的にする。
タラッチに与えられる第１の同期信号だけでなくスレー
ブラッチに与えられる第２の同期信号も第１の同期信号
のイネーブル、ディスエーブルに応じてイネーブル、デ
ィスエーブルするように制御することにより、２つの異
なる同期信号に接続される負荷を低減し、その消費電力
を低減させることのできる半導体集積回路を提供するこ
とを目的にする。
この発明に係る半導体集積回路は、第１の同期信号が供
給される第１のラッチ回路と、第１の同期信号と重複し
ない第２の同期信号が供給される第２のラッチ回路と、
第１の同期信号の供給を制御する第１制御手段を設ける
と共に、第１の同期信号が第１のラッチ回路に供給され
る場合に第２制御手段により第２のラッチ回路に第２の
同期信号を供給するようにしたものである。
給される第１のラッチ回路と、第１の同期信号と重複し
ない第２の同期信号が供給される第２のラッチ回路と、
第１の同期信号の供給を制御する第１制御手段を設ける
と共に、第１の同期信号が第１のラッチ回路に供給され
る場合に第２制御手段により第２のラッチ回路に第２の
同期信号を供給するようにしたものである。
この発明においては第１制御手段により第１のラッチ回
路に第１の同期信号を供給しているときだけ第２制御手
段により第２のラッチ回路に第２の同期信号が供給さ
れ、第１のラッチ回路の第１の同期信号が供給されるな
くなると、第２のラッチ回路に第２の同期信号が供給さ
れなくなる。従って第１のラッチ回路の動作が不要のと
き、第１の同期信号及び第２の同期信号に接続される負
荷が減少し、消費電力が軽減する。
路に第１の同期信号を供給しているときだけ第２制御手
段により第２のラッチ回路に第２の同期信号が供給さ
れ、第１のラッチ回路の第１の同期信号が供給されるな
くなると、第２のラッチ回路に第２の同期信号が供給さ
れなくなる。従って第１のラッチ回路の動作が不要のと
き、第１の同期信号及び第２の同期信号に接続される負
荷が減少し、消費電力が軽減する。
以下、この発明をその実施例を示す図面に基づいて説明
する。
する。
第１図はこの発明に係る半導体集積回路であるマスタ・
スレーブラッチ回路の構成を示す回路図である。図にお
いて１はマスタラッチであり、該マスタラッチ１は（ｎ
＋１）段のラッチ1i（ｉ＝０〜ｎ）から構成されてい
る。各ラッチ1iに入力された入力データDIiはｎチャン
ネルトランジスタ14iのソースに与えられ、そこから逆
並列接続された２つのインバータ11i,13iを介してイン
バータ12iに与えられる。インバータ12iの出力データは
種々の論理演算を行う組合せ論理回路4j（ｊ＝０〜ｎ−
ｋ）を介してスレーブラッチ２に与えられる。スレーブ
ラッチ２はマスタラッチと同様にｎ＋１個のラッチ2iか
ら構成され、各ラッチ2iはＮチャンネルトランジスタ24
i、逆並列接続された２つのインバータ21i、23i及びイ
ンバータ22iから構成され、インバータ22iから出力デー
タDOiが出力される。
スレーブラッチ回路の構成を示す回路図である。図にお
いて１はマスタラッチであり、該マスタラッチ１は（ｎ
＋１）段のラッチ1i（ｉ＝０〜ｎ）から構成されてい
る。各ラッチ1iに入力された入力データDIiはｎチャン
ネルトランジスタ14iのソースに与えられ、そこから逆
並列接続された２つのインバータ11i,13iを介してイン
バータ12iに与えられる。インバータ12iの出力データは
種々の論理演算を行う組合せ論理回路4j（ｊ＝０〜ｎ−
ｋ）を介してスレーブラッチ２に与えられる。スレーブ
ラッチ２はマスタラッチと同様にｎ＋１個のラッチ2iか
ら構成され、各ラッチ2iはＮチャンネルトランジスタ24
i、逆並列接続された２つのインバータ21i、23i及びイ
ンバータ22iから構成され、インバータ22iから出力デー
タDOiが出力される。
またマスタラッチ１（又はスレーブラッチ２）の各Ｎチ
ャンネルトランジスタ14i（又は同24iのゲートには第１
（又は第２）の制御手段たる第１（又は第２）制御回路
５（又は６）からの第１制御クロックφ１′（又は
φ２′）が与えられ、その“H",“L"に応じて入力デー
タDIi（又は組合わせ論理回路4jからのデータ）がオン
オフされる。
ャンネルトランジスタ14i（又は同24iのゲートには第１
（又は第２）の制御手段たる第１（又は第２）制御回路
５（又は６）からの第１制御クロックφ１′（又は
φ２′）が与えられ、その“H",“L"に応じて入力デー
タDIi（又は組合わせ論理回路4jからのデータ）がオン
オフされる。
第１制御回路５はインバータ51、トランスファーゲート
52及びドレインを接地したＮチャンネルトランジスタ53
からなり、トランスファーゲート52のＰチャンネル側の
ゲート及びＮチャンネルトランジスタ53のゲートにはイ
ンバータ51を介してこの発明のマスタ・スレーブラッチ
回路を動作させるイネーブル信号ENが与えられ、トラン
スファーゲート52のＮチャンネル側のゲートにはイネー
ブル信号ENがそのまま与えられる。またトランスファー
ゲートのソースには第１の同期信号である第１クロック
φ１が与えられ、そこでオンオフされ、ドレインから第
１制御クロックφ１′として出力される。また第１制御
クロックφ１′はＮチャンネルトランジスタ53のソース
に与えられる。第１制御回路５は以上の素子で第１クロ
ックφ１とイネーブル信号ENの論理積を第１制御クロッ
クφ１′として出力するものである。
52及びドレインを接地したＮチャンネルトランジスタ53
からなり、トランスファーゲート52のＰチャンネル側の
ゲート及びＮチャンネルトランジスタ53のゲートにはイ
ンバータ51を介してこの発明のマスタ・スレーブラッチ
回路を動作させるイネーブル信号ENが与えられ、トラン
スファーゲート52のＮチャンネル側のゲートにはイネー
ブル信号ENがそのまま与えられる。またトランスファー
ゲートのソースには第１の同期信号である第１クロック
φ１が与えられ、そこでオンオフされ、ドレインから第
１制御クロックφ１′として出力される。また第１制御
クロックφ１′はＮチャンネルトランジスタ53のソース
に与えられる。第１制御回路５は以上の素子で第１クロ
ックφ１とイネーブル信号ENの論理積を第１制御クロッ
クφ１′として出力するものである。
第２制御回路６はＮチャンネルトランジスタ60、逆並列
接続されたインバータ61,62、インバータ63、ドレイン
を接地したＮチャンネルトランジスタ64及びトランスフ
ァーゲート65からなり、Ｎチャンネルトランジスタ60の
ソースにはイネーブル信号ENが与えられ、ゲートに与え
られた第１クロックφ１によりオンオフされる。Ｎチャ
ンネルトランジスタ60からの出力はインバータ61,62に
与えられ、その出力データENφ１がインバータ63に与え
られると共に、トランスファーゲート65のＰチャンネル
側のゲート及びＮチャンネルトランジスタ64のゲートに
与えられる。トランスファーゲート65のＮチャンネル側
のゲートにはインバータ63の出力が与えられ、トランス
ファーゲート65の入力側には第２の同期信号である第２
クロックφ２が与えられる。第２クロックφ２は第１ク
ロックφ１とは非重複である。トランスファーゲート65
からは第２クロックφ１がオンオフ制御された第２制御
クロックφ２′が出力され、それが前述の如くスレーブ
ラッチの各Ｎチャンネルトラック24iのゲートに与えら
れると共に、Ｎチャンネルトランジスタ64のソースに与
えられる。
接続されたインバータ61,62、インバータ63、ドレイン
を接地したＮチャンネルトランジスタ64及びトランスフ
ァーゲート65からなり、Ｎチャンネルトランジスタ60の
ソースにはイネーブル信号ENが与えられ、ゲートに与え
られた第１クロックφ１によりオンオフされる。Ｎチャ
ンネルトランジスタ60からの出力はインバータ61,62に
与えられ、その出力データENφ１がインバータ63に与え
られると共に、トランスファーゲート65のＰチャンネル
側のゲート及びＮチャンネルトランジスタ64のゲートに
与えられる。トランスファーゲート65のＮチャンネル側
のゲートにはインバータ63の出力が与えられ、トランス
ファーゲート65の入力側には第２の同期信号である第２
クロックφ２が与えられる。第２クロックφ２は第１ク
ロックφ１とは非重複である。トランスファーゲート65
からは第２クロックφ１がオンオフ制御された第２制御
クロックφ２′が出力され、それが前述の如くスレーブ
ラッチの各Ｎチャンネルトラック24iのゲートに与えら
れると共に、Ｎチャンネルトランジスタ64のソースに与
えられる。
第２制御回路６のうちインバータ63、Ｎチャンネルトラ
ンジスタ64及びトランスファーゲート65は第１制御回路
５と同様に第２クロックφ２と出力データENφ１との論
理積を第２制御クロックφ２′として出力するものであ
り、Ｎチャンネルトランジスタ60とインバータ61,62と
はラッチを構成し、イネーブル信号ENをクロックφ１の
タイミングでラッチする。
ンジスタ64及びトランスファーゲート65は第１制御回路
５と同様に第２クロックφ２と出力データENφ１との論
理積を第２制御クロックφ２′として出力するものであ
り、Ｎチャンネルトランジスタ60とインバータ61,62と
はラッチを構成し、イネーブル信号ENをクロックφ１の
タイミングでラッチする。
次に以上の如く構成されたこの発明のマスタ・スレーブ
ラッチ回路の動作について説明する。第２図はマスタ・
スレーブラッチ回路の動作を示すタイミングチャートで
ある。
ラッチ回路の動作について説明する。第２図はマスタ・
スレーブラッチ回路の動作を示すタイミングチャートで
ある。
イネーブル信号ENが“H"（＝イネーブル）のときトラン
スファーゲート52及び同62はオンし、Ｎチャンネルトラ
ンジスタ53及び同64はオフしているので、第１クロック
φ１及び第２クロックφ２はそのまま第１制御クロック
φ１′，第２制御クロックφ２′として第１制御回路５
及び第２制御回路６から各別に出力される。
スファーゲート52及び同62はオンし、Ｎチャンネルトラ
ンジスタ53及び同64はオフしているので、第１クロック
φ１及び第２クロックφ２はそのまま第１制御クロック
φ１′，第２制御クロックφ２′として第１制御回路５
及び第２制御回路６から各別に出力される。
従って第１クロックφ１が“H"から“L"に変化する前に
入力データDIiが変化したとすると、この後に第１クロ
ックφ１が“H"から“L"に変化するまで入力データDIi
はマスタラッチ１の各ラッチ1iにラッチされる。次に第
２クロックφ２が“L"から“H"に変化し、マスタラッチ
１の出力データが直接又は組合わせ論理回路4jを介して
スレーブラッチ２に伝えられる。これらの変化は出力デ
ータDOiとして出力され、第２クロックφ２が“H"から
“L"に変化してもスレーブラッチ２で保持される。
入力データDIiが変化したとすると、この後に第１クロ
ックφ１が“H"から“L"に変化するまで入力データDIi
はマスタラッチ１の各ラッチ1iにラッチされる。次に第
２クロックφ２が“L"から“H"に変化し、マスタラッチ
１の出力データが直接又は組合わせ論理回路4jを介して
スレーブラッチ２に伝えられる。これらの変化は出力デ
ータDOiとして出力され、第２クロックφ２が“H"から
“L"に変化してもスレーブラッチ２で保持される。
次にイネーブル信号が“L"（＝ディスエーブル）のと
き、第１制御クロックφ１′及び第２制御クロック
φ２′は、第１制御回路５及び第２制御回路６によって
第１及び第２クロックφ1,φ２が共に遮断され、Ｎチャ
ンネルトランジスタ53,64が導通して接地するので、第
１クロックφ1,第２クロックφ２の“H",“L"に拘らず
常に“L"となる。
き、第１制御クロックφ１′及び第２制御クロック
φ２′は、第１制御回路５及び第２制御回路６によって
第１及び第２クロックφ1,φ２が共に遮断され、Ｎチャ
ンネルトランジスタ53,64が導通して接地するので、第
１クロックφ1,第２クロックφ２の“H",“L"に拘らず
常に“L"となる。
なおここでＮチャンネルトランジスタ60及びインバータ
61,62でラッチを構成したのは第２図に示す如く、第２
クロックφ２が“H"から“L"に変化するまでにイネーブ
ル信号ENが変化したときに、第２制御クロックφ２′が
すぐに“L"となるのを防ぐためである。即ちイネーブル
信号ENを第１クロックφ１でラッチすることにより、そ
の出力データENφ１が次に第１クロックφ１が“H"に変
化するまで、“L"に変化しない。また第２制御クロック
φ２′は出力データENφ１と第２クロックφ２との論理
積により生成されるので、スレーブラッチ２がマスタラ
ッチ１の出力を正常にラッチした後に第２制御クロック
φ２′は“L"となる。
61,62でラッチを構成したのは第２図に示す如く、第２
クロックφ２が“H"から“L"に変化するまでにイネーブ
ル信号ENが変化したときに、第２制御クロックφ２′が
すぐに“L"となるのを防ぐためである。即ちイネーブル
信号ENを第１クロックφ１でラッチすることにより、そ
の出力データENφ１が次に第１クロックφ１が“H"に変
化するまで、“L"に変化しない。また第２制御クロック
φ２′は出力データENφ１と第２クロックφ２との論理
積により生成されるので、スレーブラッチ２がマスタラ
ッチ１の出力を正常にラッチした後に第２制御クロック
φ２′は“L"となる。
次にこの発明の他の実施例について説明する。
第３図は他の実施例の半導体集積回路の構成を示すブロ
ック図である。この実施例では第１の実施例と同様の構
成をしたマスタ・スレーブラッチ回路が２つのブロック
B1,B2に備えられており、夫々のブロックB1,B2の第１制
御回路5B1,5B2、第２制御回路6B1,6B2には各別のイネー
ブル信号ENB1,ENB2が供給される。また第１制御回路
5B1,5B2には第１クロックφ１が、第２制御回路6B1,6B2
には第１クロックφ１と非重複の第２クロックφ２が夫
々与えられる。
ック図である。この実施例では第１の実施例と同様の構
成をしたマスタ・スレーブラッチ回路が２つのブロック
B1,B2に備えられており、夫々のブロックB1,B2の第１制
御回路5B1,5B2、第２制御回路6B1,6B2には各別のイネー
ブル信号ENB1,ENB2が供給される。また第１制御回路
5B1,5B2には第１クロックφ１が、第２制御回路6B1,6B2
には第１クロックφ１と非重複の第２クロックφ２が夫
々与えられる。
そして夫々の第１制御回路5B1,5B2からは第１制御クロ
ックφ1B1′，φ1B2′がマスタラッチ1B1,1B2に各別に
与えられ、夫々の第２制御回路6B1,6B2からは第２制御
クロックφ2B1′，φ2B2′がスレーブラッチ2B1,2B2に
各別に与えられる。またマスタラッチ1B1,1B2に各別に
入力された入力データDI1i,DI2iは組合わせ論理回路
4B1,4B2を介して夫々のスレーブラッチ2B1,2B2から出力
データDO1i,DO2iとして各別に出力される。
ックφ1B1′，φ1B2′がマスタラッチ1B1,1B2に各別に
与えられ、夫々の第２制御回路6B1,6B2からは第２制御
クロックφ2B1′，φ2B2′がスレーブラッチ2B1,2B2に
各別に与えられる。またマスタラッチ1B1,1B2に各別に
入力された入力データDI1i,DI2iは組合わせ論理回路
4B1,4B2を介して夫々のスレーブラッチ2B1,2B2から出力
データDO1i,DO2iとして各別に出力される。
次にこのように構成された他の実施例の動作について説
明する。第４図は他の実施例のマスタ・スレーブラッチ
回路の動作を示すタイミングチャートである。
明する。第４図は他の実施例のマスタ・スレーブラッチ
回路の動作を示すタイミングチャートである。
まずイネーブル信号ENB1,ENB2が共に“H"（＝イネーブ
ル）のとき、第１クロックφ１及び第２クロックφ２が
夫々第１制御回路5B1,5B2及び第２制御回路6B1,6B2を介
して第１制御クロックφ1B1′，φ1B2′及び第２制御ク
ロックφ2B1′，φ2B2′として各別にマスタラッチ1B1,
1B2及びスレーブラッチ2B1,2B2に与えられる。従ってブ
ロックB1,B2の夫々のマスタラッチ1B1,1B2及びスレーブ
ラッチ2B1,2B2は動作状態となる。
ル）のとき、第１クロックφ１及び第２クロックφ２が
夫々第１制御回路5B1,5B2及び第２制御回路6B1,6B2を介
して第１制御クロックφ1B1′，φ1B2′及び第２制御ク
ロックφ2B1′，φ2B2′として各別にマスタラッチ1B1,
1B2及びスレーブラッチ2B1,2B2に与えられる。従ってブ
ロックB1,B2の夫々のマスタラッチ1B1,1B2及びスレーブ
ラッチ2B1,2B2は動作状態となる。
またイネーブル信号ENB1が“L"（＝ディスエーブル）、
同ENB2が“H"のときはブロックB1では第１制御回路5B1
及び第２制御回路6B1により第１クロックφ１及び第２
クロックφ２が夫々遮断され、第１制御クロック
φ1B1′及び第２制御クロックφ2B1′は第１クロックφ
１、第２クロックφ２の“H",“L"に拘らず常に“L"と
なる。従ってマスタラッチ1B1及びスレーブラッチ2B1は
動作せず、データを保持し続ける。一方ブロックB2では
第１及び第２制御回路5B2,6B2が第１クロックφ1,第２
クロックφ２を通過させるので、マスタラッチ1B2及び
スレーブラッチ2B2は動作状態となる。これにより第１
クロックφ１及び第２クロックφ２に接続される負荷
は、これらの遮断したブロックB1のマスタラッチ1B1,ス
レーブラッチ2B1の負荷分低減される。
同ENB2が“H"のときはブロックB1では第１制御回路5B1
及び第２制御回路6B1により第１クロックφ１及び第２
クロックφ２が夫々遮断され、第１制御クロック
φ1B1′及び第２制御クロックφ2B1′は第１クロックφ
１、第２クロックφ２の“H",“L"に拘らず常に“L"と
なる。従ってマスタラッチ1B1及びスレーブラッチ2B1は
動作せず、データを保持し続ける。一方ブロックB2では
第１及び第２制御回路5B2,6B2が第１クロックφ1,第２
クロックφ２を通過させるので、マスタラッチ1B2及び
スレーブラッチ2B2は動作状態となる。これにより第１
クロックφ１及び第２クロックφ２に接続される負荷
は、これらの遮断したブロックB1のマスタラッチ1B1,ス
レーブラッチ2B1の負荷分低減される。
またイネーブル信号ENB1＝“H"、同ENB2＝“L"のときは
同様にブロックB1のマスタラッチ1B1及びスレーブラッ
チ2B1は動作状態となるが、ブロックB2のマスタラッチ1
B2及びスレーブラッチ2B2は動作せずデータを保持し続
けるので第１クロックφ１及び第２クロックφ２に接続
される負荷はブロックB2の負荷分低減される。
同様にブロックB1のマスタラッチ1B1及びスレーブラッ
チ2B1は動作状態となるが、ブロックB2のマスタラッチ1
B2及びスレーブラッチ2B2は動作せずデータを保持し続
けるので第１クロックφ１及び第２クロックφ２に接続
される負荷はブロックB2の負荷分低減される。
さらにイネーブル信号ENB1,同ENB2が共に“L"のとき
は、ブロックB1及び同B2が共に動作せず、マスタラッチ
1B1,1B2及びスレーブラッチ2B1,2B2は共にデータを保持
し続ける。従って第１クロックφ１及び第２クロックφ
２に接続される負荷はブロックB1,同B2の負荷分低減さ
れる。
は、ブロックB1及び同B2が共に動作せず、マスタラッチ
1B1,1B2及びスレーブラッチ2B1,2B2は共にデータを保持
し続ける。従って第１クロックφ１及び第２クロックφ
２に接続される負荷はブロックB1,同B2の負荷分低減さ
れる。
なお以上２つの実施例の回路は一応用例であり、ラッチ
回路及び制御回路等の構成はこれに限定されるものでは
ないことは言うまでもない。
回路及び制御回路等の構成はこれに限定されるものでは
ないことは言うまでもない。
以上説明したとおり、この発明によればデータ入力を必
要としない第１のラッチ回路の第１の同期信号とそれに
つながる第２のラッチ回路の第２の同期信号とを共に遮
断するよう制御することにより、第１の同期信号とそれ
と非重複な第２の同期に接続される負荷を低減でき、そ
れらを生成する回路の消費電力を低減し、低消費電力の
半導体集積回路を得ることができる等優れた効果を奏す
る。
要としない第１のラッチ回路の第１の同期信号とそれに
つながる第２のラッチ回路の第２の同期信号とを共に遮
断するよう制御することにより、第１の同期信号とそれ
と非重複な第２の同期に接続される負荷を低減でき、そ
れらを生成する回路の消費電力を低減し、低消費電力の
半導体集積回路を得ることができる等優れた効果を奏す
る。
第１図はこの発明に係る半導体集積回路であるマスタ・
スレーブラッチ回路の構成を示す回路図、第２図はその
動作を示すタイミングチャート、第３図は他の実施例の
マスタ・スレーブラッチ回路の構成を示すブロック図、
第４図はその動作を示すタイミングチャート、第５図は
従来のマスタ・スレーブラッチ回路の構成を示す回路
図、第６図はその動作を示すタイミングチャートであ
る。 φ１……第１クロック、φ２……第２クロック １……マスタラッチ、２……スレーブラッチ ５……第１制御回路、６……第２制御回路 なお、図中、同一符号は同一、又は相当部分を示す。
スレーブラッチ回路の構成を示す回路図、第２図はその
動作を示すタイミングチャート、第３図は他の実施例の
マスタ・スレーブラッチ回路の構成を示すブロック図、
第４図はその動作を示すタイミングチャート、第５図は
従来のマスタ・スレーブラッチ回路の構成を示す回路
図、第６図はその動作を示すタイミングチャートであ
る。 φ１……第１クロック、φ２……第２クロック １……マスタラッチ、２……スレーブラッチ ５……第１制御回路、６……第２制御回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】第１の同期信号によりデータをラッチする
第１のラッチ回路と、 第１の同期信号と重複しない第２の同期信号により前記
第１のラッチ回路がラッチしているデータをラッチする
第２のラッチ回路と、 第１の同期信号の第１のラッチ回路への供給を制御する
第１制御手段と、 第１の同期信号が第１のラッチ回路へ供給される場合に
第２のラッチ回路に第２の同期信号を供給すべく制御す
る第２制御手段と を備えることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295704A JPH07112147B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体集積回路 |
| US07/610,179 US5162667A (en) | 1989-11-13 | 1990-11-07 | Semiconductor integrated circuit with master and slave latches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295704A JPH07112147B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154514A JPH03154514A (ja) | 1991-07-02 |
| JPH07112147B2 true JPH07112147B2 (ja) | 1995-11-29 |
Family
ID=17824083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295704A Expired - Lifetime JPH07112147B2 (ja) | 1989-11-13 | 1989-11-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162667A (ja) |
| JP (1) | JPH07112147B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199080A (ja) * | 1992-01-17 | 1993-08-06 | Sony Corp | 相補型論理回路 |
| US5420808A (en) * | 1993-05-13 | 1995-05-30 | International Business Machines Corporation | Circuitry and method for reducing power consumption within an electronic circuit |
| US5416362A (en) * | 1993-09-10 | 1995-05-16 | Unisys Corporation | Transparent flip-flop |
| US5677849A (en) * | 1993-11-08 | 1997-10-14 | Cirrus Logic, Inc. | Selective low power clocking apparatus and method |
| US5467042A (en) * | 1993-11-08 | 1995-11-14 | Cirrus Logic, Inc. | Low power clocking apparatus and method |
| TW418329B (en) * | 1994-08-24 | 2001-01-11 | Ibm | Integrated circuit clocking technique and circuit therefor |
| US5663669A (en) * | 1994-12-14 | 1997-09-02 | International Business Machines Corporation | Circuitry and method for latching information |
| US5781765A (en) * | 1995-11-03 | 1998-07-14 | Motorola, Inc. | System for data synchronization between two devices using four time domains |
| US5864252A (en) * | 1997-02-13 | 1999-01-26 | Galvantech, Inc. | Synchronous circuit with improved clock to data output access time |
| JP3469046B2 (ja) * | 1997-07-08 | 2003-11-25 | 株式会社東芝 | 機能ブロック、および半導体集積回路装置 |
| JP3111936B2 (ja) * | 1997-09-10 | 2000-11-27 | 日本電気株式会社 | 同期回路 |
| JP4030213B2 (ja) | 1999-02-22 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体回路装置 |
| US6621302B2 (en) | 2001-03-21 | 2003-09-16 | Bae Systems Information And Electronic Systems Integration, Inc | Efficient sequential circuits using critical race control |
| US6911854B2 (en) * | 2003-07-30 | 2005-06-28 | Sun Microsystems, Inc. | Clock skew tolerant clocking scheme |
| US7183825B2 (en) | 2004-04-06 | 2007-02-27 | Freescale Semiconductor, Inc. | State retention within a data processing system |
| US7365596B2 (en) * | 2004-04-06 | 2008-04-29 | Freescale Semiconductor, Inc. | State retention within a data processing system |
| US7255433B2 (en) * | 2004-06-28 | 2007-08-14 | Nu-Kote International, Inc. | Multiple pass aqueous MICR inkjet ink printing |
| US7346820B2 (en) * | 2006-03-23 | 2008-03-18 | Freescale Semiconductor, Inc. | Testing of data retention latches in circuit devices |
| CN114067863A (zh) * | 2020-10-12 | 2022-02-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4456837A (en) * | 1981-10-15 | 1984-06-26 | Rca Corporation | Circuitry for generating non-overlapping pulse trains |
| NL8402986A (nl) * | 1984-10-01 | 1986-05-01 | Philips Nv | D-flipflop met enkelvoudige overdrachtspoorten. |
| US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
-
1989
- 1989-11-13 JP JP1295704A patent/JPH07112147B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-07 US US07/610,179 patent/US5162667A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154514A (ja) | 1991-07-02 |
| US5162667A (en) | 1992-11-10 |
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