DE19654928C2

DE19654928C2 - Speicherschaltung

Info

Publication number: DE19654928C2
Application number: DE19654928A
Authority: DE
Inventors: Hideshi Maeno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-05
Filing date: 1996-09-05
Publication date: 2001-02-01
Anticipated expiration: 2016-09-06
Also published as: DE19654929C2

Description

Die vorliegende Erfindung betrifft eine Speicherschal tung.

Die Fig. 66A und 66B stellen eine Struktur einer Flipflopschaltung eines einphasig flankenauslösenden Typs im Stand der Technik, die durch eine Reihenschaltung eines Hauptspeichers und eines Hilfsspeichers ausgebildet ist, welche ein Paar von Halbspeichern sind, und ihre Funktions weise dar. Anders ausgedrückt zeigt Fig. 66A einen Strom laufplan, der die Struktur in einem Fall eines Schaltens eines statischen Hauptspeichers und eines statischen Hilfs speichers in Reihe zueinander darstellt, und zeigt Fig. 66B ein Zeitablaufsdiagramm, das ihre Funktionsweise darstellt.

Ein Eingangsanschluß ist mit dem Hauptspeicher verbun den, während ein Ausgangsanschluß mit dem Hilfsspeicher verbunden ist. Zu einem Abfallzeitpunkt eines Taktsignals T, welches an einen Taktanschluß angelegt wird, wird ein Eingangssignal D, welches an den Eingangsanschluß angelegt ist, aufgenommen und wird ein Ausgangssignal Q an dem Aus gangsanschluß ausgegeben. Das heißt, die Fig. 66A und 66B stellen eine Flipflopschaltung eines bei einer negati ven Flanke auslösenden Typs dar.

Um die Abfallflanke des Taktsignals T herum ist es not wendig, das Eingangssignal D, welches an den Dateneingangs anschluß angelegt ist, für eine konstante Zeit zu stabili sieren. Es wird Bezug auf Fig. 66B genommen. Das Eingangs signal D nimmt bereits um eine Einstellungszeit im voraus der Abfallflanke des Taktsignals T einen Wert Data1 an. Weiterhin hält das Eingangssignal D die Daten Data1 zwi schen der Abfallflanke des Taktsignals T und einem Ver streichen einer Haltezeit. Die zuvor erwähnte konstante Zeit bezeichnet die Gesamtsumme der Einstellungszeit und der Haltezeit und wird deshalb zur Vereinfachung hier im weiteren Verlauf als "S/H-Zeit" bezeichnet.

Wenn sich das Taktsignal T an einem hohen Pegel befin det, geht ein Ausgangssignal eines Inverters INV5 zu einem niedrigen Pegel über. Zu diesem Zeitpunkt sind beide Trans fergatter, welche durch MOS-Transistoren N1 und P1 bzw. MOS-Transistoren N4 und P4 ausgebildet sind, eingeschaltet (leitend), während beide Transfergatter, welche durch MOS- Transistoren N2 und P2 bzw. MOS-Transistoren N3 und P3 aus gebildet sind, ausgeschaltet (nichtleitend) sind. Das Ein gangssignal D wird zu einem Eingangsanschluß eines Inver ters INV1 übertragen, während ein Ausgangsanschluß eines Inverters INV4 mit einem Eingangsanschluß eines Inverters INV3 verbunden ist, wodurch der Hilfsspeicher einen Daten haltezustand erreicht.

Wenn sich das Taktsignal T andererseits an einem nied rigen Pegel befindet, sind beide Transfergatter, welche durch die MOS-Transistoren N1 und P1 bzw. die MOS-Transi storen N4 und P4 ausgebildet sind, ausgeschaltet (nichtleitend), während beide Transfergatter, welche durch die MOS-Transistoren N2 und P2 bzw. die MOS-Transistoren N3 und P3 ausgebildet sind, eingeschaltet (leitend) sind. Ein Eingangsanschluß des Inverters INV1 ist mit dem Eingangsan schluß des Inverters INV3 verbunden, während der Ausgangs anschluß des Inverters INV1 mit einem Eingangsanschluß ei nes Inverters INV2 verbunden ist, wodurch der Hauptspeicher einen Datenhaltezustand erreicht.

Deshalb wird eine Funktion eines Aufnehmens der Daten an dem Dateneingangsanschluß und eines Ausgebens der glei chen an dem Datenausgangsanschluß bei der Abfallflanke des Taktsignals T durchgeführt, das heißt, wenn das Taktsignal T von einem hohen Pegel zu einem niedrigen Pegel gewandelt wird. Jedoch gibt es aufgrund des Schaltungsbetriebs eine Verzögerung zwischen der Abfallflanke des Taktsignals T und einem Auftreten des Ausgangssignals Q an dem Datenausgangs anschluß. Dies wird hier im weiteren Verlauf zur Vereinfa chung als "T-Q-Verzögerung" bezeichnet.

Während in Fig. 66A der Ausgangsanschluß der Flipflop schaltung mit einem Ausgangsanschluß des Inverters INV3 verbunden ist, kann der gleiche alternativ mit dem Aus gangsanschluß des Inverters INV4 oder dem Eingangsanschluß des Inverters INV3 verbunden sein. In diesem Fall wird ein Ausgangssignal erzielt, welches zu dem Ausgangssignal Q der Schaltung, die in Fig. 66A gezeigt ist, logisch invertiert ist.

Die Fig. 67A und 67B stellen eine Struktur einer Flipflopschaltung eines Zweiphasentakttyps, die durch eine Reihenschaltung eines Hauptspeichers und eines Hilfsspei chers ausgebildet ist, welche ein Paar von Halbspeichern sind, und ihre Funktionsweise dar. Fig. 67A zeigt einen Stromlaufplan, der die Struktur in einem Fall eines Schal tens eines statischen Hauptspeichers und eines statischen Hilfsspeichers in Reihe zueinander darstellt, und Fig. 67B zeigt ein Zeitablaufsdiagramm, das ihre Funktionsweise dar stellt.

Ein Eingangsanschluß ist mit dem Hauptspeicher verbun den, während ein Ausgangsanschluß mit dem Hilfsspeicher verbunden ist. Ein Eingangssignal D, welches in den Ein gangsanschluß eingegeben wird, wird zu einem Abfallzeit punkt eines Taktsignals T1 in den Hauptspeicher eingegeben, so daß eine invertierte Logik des Eingangssignals D als ein Signal D3 zu dem Hilfsspeicher übertragen wird. In einer Periode, in der sich ein Taktsignal T2 an einem niedrigen Pegel befindet, geht ein Ausgangssignal eines Inverters INV52 zu einem hohen Pegel über, und der Hilfsspeicher be findet sich in einem Datenhaltezustand, während ein Aus gangssignal Q zu einem Anstiegszeitpunkt des Taktsignals T2 an dem Ausgangsanschluß ausgegeben wird. Die Taktsignale T1 und T2 gehen nicht gleichzeitig zu dem hohen Zustand über.

Das Eingangssignal D muß um die Abfallflanke des Takt signals T1 herum ähnlich wie bei dem Taktsignal T einen konstanten Wert zu einer S/H-Zeit halten. Es gibt aufgrund des Schaltungsbetriebs eine Verzögerung zwischen der An stiegsflanke des Taktsignals T2 und einem Auftreten des Ausgangssignals Q an dem Datenausgangsanschluß und dies wird den Fig. 67A und 67B folgend zur Vereinfachung als "T2-Q-Verzögerung" bezeichnet.

Bei dem Übergangszustand, in dem das Taktsignal T von dem hohen Pegel zu dem niedrigen Pegel gewandelt wird, wer den die MOS-Transistoren N1, P2, P3 und N4 bei der Struktur der Flipflopschaltung des einphasig flankenauslösenden Typs gleichzeitig augenblicklich eingeschaltet. Weiterhin werden die MOS-Transistoren P1, N2, N3 und P4 mit einer Verzöge rung um eine Verzögerungszeit des Inverters INV5 gleichzei tig eingeschaltet.

Deshalb konkurrieren ein Wert, der augenblicklich von dem Eingangssignal D angenommen wird, und Daten, welche an dem Ausgangsanschluß des Inverters INV2 gebildet worden sind, miteinander an dem Eingangsanschluß des Inverters INV1 und daher muß die S/H-Zeit bezüglich des Werts des Eingangssignals D auf einen großen Wert eingestellt sein. Anders ausgedrückt, der Hauptspeicher kann lediglich ein Eingangssignal D speichern, dessen Wert für eine Periode konstant ist, die die S/H-Zeit überschreitet. Weiterhin fließt aufgrund der Konkurrenz der Daten unvorteilhafter weise ein Strom, was zu einer unnötigen Leistungsaufnahme führt.

Bei dem Hilfsspeicher konkurrieren andererseits Daten, welche an dem Ausgangsanschluß des Inverters INV1 gebildet worden sind, mit denen, welche an dem Ausgangsanschluß des Inverters INV4 gebildet worden sind, an dem Eingangsan schluß des Inverters INV3 und daher wird die T-Q-Verzöge rung erhöht, was den Schaltungsbetrieb unvorteilhafterweise verzögert.

Auf eine ähnliche Weise konkurrieren bei der Struktur der Flipflopschaltung des Zweiphasentakttyps im Stand der Technik in dem Übergangszustand, in dem das Taktsignal T1 von dem hohen Pegel zu dem niedrigen Pegel gewandelt wird, ein Wert, der augenblicklich von dem Eingangssignal D ange nommen wird, und Daten, welche an dem Ausgangsanschluß des Inverters INV2 gebildet worden sind, miteinander an dem Eingangsanschluß des Inverters INV1. Weiterhin konkurrieren in dem Übergangszustand, in dem das Taktsignal T2 von dem niedrigen Pegel zu dem hohen Pegel gewandelt wird, ein Wert, der augenblicklich von dem Signal D3 angenommen wird, und Daten, welche an dem Ausgangsanschluß des Inverters INV4 gebildet worden sind, miteinander an dem Eingangsan schluß des Inverters INV3.

Es ist demgemäß die Aufgabe der vorliegenden Erfindung, eine Speicherschaltung zu schaffen, die einerseits mit ei ner hohen Geschwindigkeit arbeitet und andererseits eine verringerte Leistungsaufnahme aufweist.

Diese Aufgabe wird erfindungsgemäß mittels einer Spei cherschaltung nach Anspruch 1 gelöst.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.

Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Speicherschaltung auf: einen ersten Schalter, der Eingangs- und Ausgangsanschlüsse beinhaltet, so daß ein Öffnen/Schließen von ihm durch ein Taktsignal gesteuert wird; einen ersten Inverter, der einen Eingangsanschluß, welcher mit dem Ausgangsanschluß des ersten Schalters ver bunden ist, und einen Ausgangsanschluß beinhaltet; einen zweiten Inverter; einen zweiten Schalter, dessen Öff nen/Schließen zu dem des ersten Schalters komplementär ist; und einen dritten Schalter, dessen Öffnen/Schließen durch ein Betriebsartensignal gesteuert wird, wobei der zweite Inverter und die zweiten und dritten Schalter zwischen den Ausgangs- und Eingangsanschlüssen des ersten Inverters in Reihe zueinander geschaltet sind und der zweite Inverter auf ein Leiten sowohl des zweiten als auch dritten Schal ters hin antiparallel zu dem ersten Inverter geschaltet ist.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist der erste Inverter eine CMOS-Inverterschaltung, die un ter Verwendung einer Basiszelle eines CMOS-Gatearray ausge bildet ist, und ist eine Mehrzahl von MOS-Transistoren min destens eines Leitfähigkeitstyps in der CMOS-Inverterschal tung parallel zueinander geschaltet.

Gemäß einem dritten Aspekt der vorliegenden Erfindung ist der zweite Inverter eine CMOS-Inverterschaltung, welche unter Verwendung einer Basiszelle eines CMOS-Gatearray aus gebildet ist, und ist eine Mehrzahl von MOS-Transistoren mindestens eines Leitfähigkeitstyps in der CMOS-Inverter schaltung parallel zueinander geschaltet.

Gemäß einem vierten Aspekt der vorliegenden Erfindung sind ein Eingangsanschluß des zweiten Inverters und die Eingangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters verbunden, weist die Speicherschaltung weiterhin auf: einen Ausgangs anschluß, welcher mit dem Eingangsanschluß des dritten Schalters verbunden ist.

Gemäß einem fünften Aspekt der vorliegenden Erfindung weist die Speicherschaltung weiterhin auf: einen Halbspei cher, der einen Eingangsanschluß und einen Ausgangsanschluß aufweist, welcher mit dem Eingangsanschluß des ersten Schalters verbunden ist, wobei ein Betrieb des Halbspei chers durch einen Schalter zwischen den Eingangs- und Aus gangsanschlüssen des Halbspeichers gesteuert wird, welcher zum Öffnen/Schließen des ersten Schalters komplementär ge öffnet/geschlossen wird.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung sind ein Eingangsanschluß des zweiten Inverters und die Eingangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters verbunden und weist die Speicherschaltung weiterhin auf: eine erste Trei berschaltung, die einen Eingangsanschluß, welcher mit dem Eingangsanschluß des dritten Schalters verbunden ist, und einen Ausgangsanschluß aufweist.

Gemäß einem siebten Aspekt der vorliegenden Erfindung weist die Speicherschaltung weiterhin auf: einen Halbspei cher, der einen Eingangsanschluß und einen Ausgangsanschluß aufweist, welcher mit dem Eingangsanschluß des ersten Schalters verbunden ist, wobei ein Betrieb des Halbspei chers durch einen Schalter zwischen den Eingangs- und Aus gangsanschlüssen des Halbspeichers gesteuert wird, welcher zum Öffnen/Schließen des ersten Schalters komplementär ge öffnet/geschlossen wird.

Gemäß einem achten Aspekt der vorliegenden Erfindung weist die Speicherschaltung weiterhin auf: eine Mehrzahl von Eingangsanschlüssen; und eine Auswahlvorrichtung, wel che zwischen der Mehrzahl von Eingangsanschlüssen und dem ersten Inverter zu dem ersten Schalter in Reihe geschaltet ist, um durch ein vorgeschriebenes Signal gesteuert zu wer den.

Gemäß einem neunten Aspekt der vorliegenden Erfindung weist die Speicherschaltung weiterhin auf: erste und zweite Eingangsanschlüsse; und eine Auswahlvorrichtung, die durch erste PMOS- und erste NMOS-Transistoren ausgebildet ist, von denen jeder durch ein vorgeschriebenes Signal gesteuert wird, wobei der erste Schalter durch zweite PMOS- und zweite NMOS-Transistoren ausgebildet ist, die ersten und zweiten PMOS-Transistoren zwischen dem ersten Eingangsan schluß und dem Eingangsanschluß des ersten Inverters in Reihe zueinander geschaltet sind und die ersten und zweiten NMOS-Transistoren zwischen dem zweiten Eingangsanschluß und dem Eingangsanschluß des ersten Inverters in Reihe zueinan der geschaltet sind.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung weist die Speicherschaltung weiterhin auf: einen vierten Schalter, der einen Eingangsanschluß, welcher mit dem Aus gangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß aufweist; und eine zweite Treiberschal tung, die einen Eingangsanschluß, welcher mit dem Ausgangs anschluß des vierten Schalters verbunden ist, und einen Ausgangsanschluß aufweist, wobei der erste Schalter zum Öffnen/Schließen des vierten Schalters komplementär geöff net/geschlossen wird.

Gemäß einem elften Aspekt der vorliegenden Erfindung sind ein Eingangsanschluß des zweiten Inverters und die Eingangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters verbunden, weist die Speicherschaltung weiterhin auf: einen vierten Schalter, der einen Eingangsanschluß, welcher mit dem Aus gangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß aufweist; eine erste Treiberschaltung, die einen Eingangsanschluß, welcher mit dem Ausgangsanschluß des vierten Schalters verbunden ist, und einen Ausgangsan schluß aufweist; einen fünften Schalter, der einen Ein gangsanschluß, welcher mit dem Ausgangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß auf weist; und eine zweite Treiberschaltung, die einen Ein gangsanschluß, welcher mit dem Ausgangsanschluß des fünften Schalters verbunden ist, und einen Ausgangsanschluß auf weist, werden die vierten und fünften Schalter zum Öff nen/Schließen des ersten Schalters komplementär geöff net/geschlossen und nehmen Ausgangssignale der ersten und zweiten Treiberschaltungen komplementäre Werte an.

Gemäß einem zwölften Aspekt der vorliegenden Erfindung leitet der dritte Schalter lediglich, wenn der zweite Schalter leitet.

Bei der Speicherschaltung gemäß dem ersten Aspekt der vorliegenden Erfindung ist es möglich, das Betriebsarten signal derart zu steuern, daß der dritte Schalter ausge schaltet ist und die Speicherschaltung bei einem normalen Betrieb einen dynamischen Betrieb durchführt, während zu dem Zeitpunkt eines Durchführens eines Quellenstromtests der dritte Schalter eingeschaltet ist und die Speicher schaltung einen statischen Betrieb durchführt. Deshalb ar beitet die Schaltung bei dem normalen Betrieb mit einer ho hen Geschwindigkeit, während es möglich ist, sowohl eine unnötige Stromaufnahme als auch eine Fehlerkennung eines Fehlers zu dem Zeitpunkt eines Durchführens eines Quellen stromtests zu vermeiden.

Bei der Speicherschaltung gemäß dem zweiten oder drit ten Aspekt der vorliegenden Erfindung ist es möglich, die Geschwindigkeit des Übergangs des Ausgangssignals durch ein Verbessern einer Treiberstärke des Inverters, der das Aus gangssignal erzielt, zu erhöhen.

Bei der Speicherschaltung gemäß dem vierten Aspekt der vorliegenden Erfindung ist es möglich, eine Funktion als ein statischer Halbspeicher und Funktionen als ein dynami scher Halbspeicher und ein Puffer mit drei Zuständen zu schalten und hervorzubringen.

Bei der Speicherschaltung gemäß dem fünften Aspekt der vorliegenden Erfindung dient der Halbspeicher als ein Hauptspeicher. Durch die Funktionen, die durch die Spei cherschaltung gemäß dem vierten Aspekt als ein dynamischer Halbspeicher und ein Puffer mit drei Zuständen hervorge bracht werden, ist eine halbe Periode des Taktsignals zum Übertragen eines Signals von dem Eingangsanschluß des Halb speichers zu dem Ausgangsanschluß notwendig. Deshalb kann eine Zeitspanne von mindestens einer halben Periode des Taktsignals bezüglich eines Versatzes des Taktsignals er zielt werden, wenn die Speicherschaltung gemäß dem fünften Aspekt zum Ausbilden eines Abfragebusses in Reihe geschal tet ist, wodurch ein schlechter Einfluß, der durch den Ver satz ausgeübt wird, unterdrückt werden kann.

Bei der Speicherschaltung gemäß dem sechsten Aspekt der vorliegenden Erfindung ist es möglich, eine Funktion als ein statischer Halbspeicher und eine Funktion als eine Schaltung, die durch ein Schalten von zwei dynamischen Halbspeichern in Reihe zueinander ausgebildet wird, zu schalten und hervorzubringen.

Bei der Speicherschaltung gemäß dem siebten Aspekt der vorliegenden Erfindung dient der Halbspeicher als ein Hauptspeicher. Durch die Funktion, die durch die Speicher schaltung gemäß dem sechsten Aspekt als eine Schaltung, die durch ein Schalten von zwei dynamischen Halbspeichern in Reihe zueinander ausgebildet wird, hervorgebracht wird, ist eine halbe Periode des Taktsignals zum Übertragen eines Signals von dem Eingangsanschluß des Halbspeichers zu dem Ausgangsanschluß der ersten Treiberschaltung notwendig.

Deshalb kann eine Zeitspanne von mindestens einer halben Periode des Taktsignals bezüglich eines Versatzes des Takt signals erzielt werden, wenn die Speicherschaltung gemäß dem siebten Aspekt zum Ausbilden eines Abfragebusses in Reihe geschaltet ist, wodurch ein schlechter Einfluß, der von dem Versatz ausgeübt wird, unterdrückt werden kann.

Bei der Speicherschaltung gemäß dem achten oder neunten Aspekt der vorliegenden Erfindung wird eine Mehrzahl von Signalen durch ein vorgeschriebenes Signal geschaltet und zu der Speicherschaltung gemäß dem sechsten Aspekt übertra gen, wodurch die Schaltung als ein Abfrageflipflop dienen kann. Zu dem Zeitpunkt eines Durchführens eines normalen Betriebs ist es weiterhin möglich, statische und dynamische Betriebe entsprechend einem Leiten/Nichtleiten des dritten Schalters zu schalten.

Bei der Speicherschaltung gemäß dem zehnten Aspekt der vorliegenden Erfindung wird der dynamische Halbspeicher, welcher durch den vierten Schalter und die zweite Treiber schaltung ausgebildet ist, so hinzugefügt, daß ein Ma ster/Slave-Flipflop ausgebildet werden kann. Andererseits ist das Ausgangssignal der ersten Treiberschaltung ebenso das des Master/Slave-Flipflops, wenn der dritte Schalter geöffnet ist, wodurch zwei Ausgangssignale ausgewählt und zu dem Abfragebus übertragen werden können.

Bei der Speicherschaltung gemäß dem elften Aspekt der vorliegenden Erfindung können komplementäre Werte aus den ersten und zweiten Treiberschaltungen ausgegeben werden, während sie zeitlich angepaßt sind bzw. übereinstimmen.

Bei der Speicherschaltung gemäß dem zwölften Aspekt der vorliegenden Erfindung ist der zweite Schalter zu dem Zeit punkt eines Durchführens eines statischen Betriebs nicht geöffnet/geschlossen, wodurch eine Leistungsaufnahme unter drückt werden kann.

Durchgängig durch die Beschreibung bezeichnet der Aus druck "Abfragebus" eine Reihenschaltung von Flipflopschal tungen, welche in der Lage ist, bei einem Testbetrieb, der zu einem normalen Betrieb unterschiedlich ist, ein Signal für einen Abfragetest zu übertragen.

Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.

Es zeigen:

Fig. 1 einen Stromlaufplan der Struktur einer Flipflopschaltung auf der Grundlage eines zweiten Vorgedankens der vorliegenden Er findung;

Fig. 2 einen Stromlaufplan der Struktur einer anderen Flipflopschaltung auf der Grund lage des zweiten Vorgedankens der vorlie genden Erfindung;

Fig. 3 einen Stromlaufplan der Struktur eines ersten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 4 einen Stromlaufplan einer Ausgestaltung des ersten Ausführungsbeispiels der vor liegenden Erfindung;

Fig. 5 einen Stromlaufplan der Struktur eines zweiten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 6 einen Stromlaufplan der Struktur eines dritten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 7A und 7B Stromlaufpläne der Struktur eines vierten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 8 einen Stromlaufplan der Struktur eines fünften Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 9 einen Stromlaufplan der Struktur eines sechsten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 10A und 10B Stromlaufpläne eines siebten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 11 einen Stromlaufplan der Struktur einer Auswahlvorrichtung und der Beziehung zwi schen einem Betriebsartensignal und einem invertierten Betriebsartensignal;

Fig. 12A und 12B Stromlaufpläne der Struktur einer Aus wahlvorrichtung;

Fig. 13A einen Stromlaufplan eines achten Aus führungsbeispiels der vorliegenden Erfin dung;

Fig. 13B eine Draufsicht des achten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 14A einen Stromlaufplan einer Ausgestaltung des achten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 14B eine Draufsicht der Ausgestaltung des achten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 15A einen Stromlaufplan einer anderen Ausge staltung des achten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 15B eine Draufsicht der anderen Ausgestaltung des achten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 16A einen Stromlaufplan einer weiteren ande ren Ausgestaltung des achten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 16B eine Draufsicht der weiteren anderen Aus gestaltung des achten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 17A einen Stromlaufplan eines neunten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 17B eine Draufsicht des neunten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 18 einen Stromlaufplan eines zehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 19 einen Stromlaufplan eines elften Ausführungsbeispiels der vorliegenden Er findung;

Fig. 20A und 20B Stromlaufpläne eines zwölften Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 21 einen Stromlaufplan des zwölften Aus führungsbeispiels der vorliegenden Erfin dung;

Fig. 22A einen Stromlaufplan einer Ausgestaltung des zwölften Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 22B eine Draufsicht der Ausgestaltung des zwölften Ausführungsbeispiels der vor liegenden Erfindung;

Fig. 23A und 23B Stromlaufpläne eines dreizehnten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 24 einen Stromlaufplan des dreizehnten Aus führungsbeispiels der vorliegenden Erfin dung;

Fig. 25 einen Stromlaufplan einer Ausgestaltung des dreizehnten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 26 einen Stromlaufplan eines vierzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 27 einen Stromlaufplan einer Ausgestaltung des vierzehnten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 28 einen Stromlaufplan einer anderen Ausge staltung des vierzehnten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 29 einen Stromlaufplan einer weiteren ande ren Ausgestaltung des vierzehnten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 30 einen Stromlaufplan eines fünfzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 31 einen Stromlaufplan einer Ausgestaltung des fünfzehnten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 32 einen Stromlaufplan eines sechzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 33 einen Stromlaufplan einer Ausgestaltung des sechzehnten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 34 einen Stromlaufplan einer anderen Ausge staltung des sechzehnten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 35 einen Stromlaufplan einer weiteren ande ren Ausgestaltung des sechzehnten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 36A bis 36D Stromlaufpläne eines siebzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 37A und 37B Stromlaufpläne eines achzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 38A und 38B Stromlaufpläne eines neunzehnten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 39A und 39B Stromlaufpläne eines zwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 40A und 40B Stromlaufpläne eines einundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 41A bis 41E Stromlaufpläne einer ersten Ausgestaltung des einundzwanzigsten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 42A und 42B Stromlaufpläne einer zweiten Ausgestal tung des einundzwanzigsten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 43A und 43B Stromlaufpläne einer dritten Ausgestal tung des einundzwanzigsten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 44A und 44B Stromlaufpläne eines zweiundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 45 einen Stromlaufplan einer ersten Ausge staltung des zweiundzwanzigsten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 46 einen Stromlaufplan einer zweiten Ausge staltung des zweiundzwanzigsten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 47 einen Stromlaufplan einer dritten Ausge staltung des zweiundzwanzigsten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 48A und 48B Stromlaufpläne eines dreiundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 49 einen Stromlaufplan eines vierundzwanzigsten Ausführungsbeispiels der vorliegen den Erfindung;

Fig. 50A bis 50C Stromlaufpläne eines fünfundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 51 ein Zeitablaufsdiagramm der Funktionswei se des fünfundzwanzigsten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 52A und 52B Stromlaufpläne eines sechsundzwanzigsten Ausfüh rungsbeispiels der vorliegenden Erfin dung;

Fig. 53A bis 53C Stromlaufpläne eines siebenundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 54 ein Zeitablaufsdiagramm der Funktionswei se des siebenundzwanzigsten Ausführungsbei spiels der vorliegenden Erfindung;

Fig. 55A und 55B Stromlaufpläne eines achtundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 56 und 57 Stromlaufpläne eines neunundzwanzigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 58 und 59 Stromlaufpläne eines dreißigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 60 und 61 Stromlaufpläne eines einunddreißigsten Ausführungsbeispiels der vorliegenden Er findung;

Fig. 62 einen Stromlaufplan eines zweiunddreißigsten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 63 ein Zeitablaufsdiagramm der Funktionswei se des zweiunddreißigsten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 64 einen Stromlaufplan eines dreiunddreißigsten Ausführungsbeispiels der vorlie genden Erfindung;

Fig. 65 ein Zeitablaufsdiagramm der Funktionswei se des dreiunddreißigsten Ausführungs beispiels der vorliegenden Erfindung;

Fig. 66A und 66B einen Stromlaufplan bzw. ein Zeitablaufs diagramm des Standes der Technik; und

Fig. 67A und 67B einen Stromlaufplan bzw. ein Zeitablaufs diagramm des Standes der Technik.

Bevor eine konkrete Beschreibung von Ausführungsbei spielen der vorliegenden Erfindung durchgeführt wird, wer den vorhergehende Ideen (hier im weiteren Verlauf als "Vorgedanken" bezeichnet) zum Erzielen der vorliegenden Er findung aus dem Stand der Technik beschrieben, um dadurch die technischen Inhalte der vorliegenden Erfindung klarzu stellen.

Nachstehend erfolgt die Beschreibung eines ersten Vor gedankens.

Um eine Erhöhung einer S/H-Zeit oder einer T-Q-Verzöge rung zu vermeiden, ist es möglich, sowohl Haupt- als auch Hilfsspeicher durch dynamische Halbspeicher auszubilden. Anders ausgedrückt, die MOS- bzw. Metalloxidhalbleitertran sistoren N2, N4, P2 und P4 und die Inverter INV2 und INV4 können aus der in Fig. 66A gezeigten Struktur entfernt wer den. Es wird hier angenommen, daß die Inverter INV1 und INV3 durch CMOS- bzw. Komplementärmetalloxidhalbleitertran sistoren ausgebildet sind.

Der Eingangsanschluß des Inverters INV1 erreicht einen schwebenden Zustand, wenn sich der Hauptspeicher in einem Datenhaltezustand befindet, während der des Inverters INV3 einen schwebenden Zustand erreicht, wenn sich der Hilfs speicher in einem Datenhaltezustand befindet. Kapazitäten, die parasitär die Eingangsanschlüsse der Inverter INV1 bzw. INV3 beinträchtigen, halten entweder hohe oder niedrige Pe gel, wodurch sie die Daten halten. Somit wird keine Daten konkurrenz verursacht, sondern eine Geschwindigkeitslei stung verbessert, während eine Leistungsaufnahme verringert werden kann.

Wenn das Taktsignal T gestoppt wird, werden jedoch die Kapazitäten durch Ableitung oder dergleichen gela den/entladen und die Potentiale an den Eingangsanschlüssen der Inverter INV1 und INV3 können auf Zwischenpotentiale fallen, welche weder hoch noch niedrig sind. In diesem Fall fließen unvorteilhafterweise Durchgangsströme durch die In verter INV1 und INV3.

Wenn eine solche Flipflopschaltung an einer integrier ten Schaltung angewendet wird, welche durch CMOS-Transisto ren ausgebildet ist, kann kein Gleichspannungstest der in tegrierten Schaltung, insbesondere kein Quellenstromtest, welcher durchgeführt wird, während das Taktsignal T ge stoppt ist, korrekt ausgeführt werden. Bei einem normalen Betrieb fließt kaum ein Strom in einer Schaltung, welche durch CMOS-Transistoren ausgebildet ist, und daher wird un vorteilhafterweise eine fehlerhafte Bestimmung eines Feh lers durchgeführt, wenn aufgrund der vorhergehenden Durch gangsströme ein Strom über die Schaltung und eine Energie versorgungsquelle fließt.

Das Vorhandensein von solchen Durchgangsströmen ist ebenso im Hinblick auf eine Verringerung einer Leistungs aufnahme nachteilhaft. Ein Verfahren zum Verringern einer Leistungsaufnahme ist in der Lage, ein Taktsignal einer Flipflopschaltung zu stoppen, welche in einem nichtverwen deten Schaltungsblock vorgesehen ist. Wenn eine Flipflop schaltung, die Haupt- und Hilfsspeicher dynamischer Typen aufweist, gemäß dem ersten Vorgedanken in einem Schaltungs block verwendet wird, an welchem ein solches Verfahren an gewendet wird, verbrauchen natürlich Durchgangsströme, die sich aus einem Stoppen des Taktsignals ergeben, eine unnö tige Leistung.

Deshalb ist es nachteilhaft, sowohl Haupt- als auch Hilfsspeicher durch dynamische Halbspeicher auszubilden.

Nachstehend erfolgt die Beschreibung eines zweiten Vor gedankens.

Aus dem Stand der Technik und dem ersten Vorgedanken ist es möglich, einen Gedanken eines Ausbildens eines Paa res von Halbspeichern durch dynamische bzw. statische Typen zu erlangen.

Die Fig. 1 und 2 zeigen Stromlaufpläne, die die Strukturen von zwei Arten von Flipflopschaltungen darstel len, welche auf der Grundlage des zweiten Vorgedankens ste hen. Die Struktur, die in Fig. 1 gezeigt ist, ist mit einem dynamischen Hauptspeicher und einem statischen Hilfsspei cher versehen. Andererseits ist die Struktur, die in Fig. 2 gezeigt ist, mit einem statischen Hauptspeicher und einem dynamischen Hilfsspeicher versehen.

Die Struktur, die in Fig. 1 gezeigt ist, wird nun be schrieben. Der Hauptspeicher weist ein Transfergatter S1, das aus einer Parallelschaltung eines NMOS-Transistors N1 und eines PMOS-Transistors P1 besteht, einen Inverter INV1, welcher zu dem Transfergatter S1 in Reihe geschaltet ist, und einen Inverter INV5 auf, welcher zu dem Transfergatter S1 parallel geschaltet ist.

Ein Anschluß des Transfergatters S1 ist mit einem Ein gangsanschluß verbunden, um ein Eingangssignal D aufzuneh men. Der andere Anschluß des Transfergatters S1 ist mit ei nem Eingangsanschluß des Inverters INV1 verbunden. Ein Taktanschluß, an welchen ein Taktsignal T angelegt wird, ist gemeinsam mit einem Gate des NMOS-Transistors N1 und einem Eingangsanschluß des Inverters INV5 verbunden. Ein Ausgangsanschluß des Inverters INV5 ist mit einem Gate des PMOS-Transistors P1 verbunden.

Andererseits weist der Hilfsspeicher ein Transfergatter S3, das aus einer Parallelschaltung eines NMOS-Transistors N3 und eines PMOS-Transistors P3 besteht, einen Inverter INV3, welcher dazu in Reihe geschaltet ist, ein Transfer gatter S4, das aus einer Parallelschaltung eines NMOS-Tran sistors N4 und eines PMOS-Transistors P4 besteht, und einen Inverter INV4 auf, welcher dazu in Reihe geschaltet ist. Weiterhin teilt der Hilfsspeicher den Inverter INV5 mit dem Hauptspeicher.

Ein Anschluß des Transfergatters S3 ist mit einem Aus gangsanschluß des Inverters INV1 verbunden, welcher in dem Hauptspeicher vorgesehen ist, während sein anderer Anschluß mit einem Eingangsanschluß des Inverters INV3 verbunden ist. Ein Ausgangsanschluß des Inverters INV3 ist gemeinsam mit einem Ausgangsanschluß und einem Eingangsanschluß des Inverters INV4 verbunden. Ein Anschluß des Transfergatters S4 ist mit einem Ausgangsanschluß des Inverters INV4 ver bunden, während der andere Anschluß des Transfergatters S4 gemeinsam mit dem anderen Anschluß des Transfergatters S3 und dem Eingangsanschluß des Inverters INV3 verbunden ist. Eingangs- und Ausgangsanschlüsse des Inverters INV5 sind mit Gates der PMOS- bzw. NMOS-Transistoren P3 bzw. N3 ver bunden. Alle Inverter weisen CMOS-Strukturen auf.

Ein Anschluß des Transfergatters S1 des Hauptspeichers ist direkt mit dem Eingangsanschluß verbunden, während der des Transfergatters S3 des Hilfsspeichers indirekt und be trieblich mit dem Eingangsanschluß verbunden ist. Weiterhin ist der Ausgangsanschluß des Inverters INV3 des Hilfsspei chers direkt mit dem Ausgangsanschluß verbunden, während der des Inverters INV1 des Hauptspeichers indirekt und be trieblich mit dem Ausgangsanschluß verbunden ist.

Funktionsweisen der Flipflopschaltung, die die in Fig. 1 gezeigte Struktur aufweist, werden nun beschrieben. Es wird angenommen, daß sich das Taktsignal T an einem hohen Pegel befindet. Ein Ausgangssignal des Inverters INV5 be findet sich an einem niedrigen Pegel, und beide Transfer gatter S1 und S4 sind eingeschaltet (leitend), während das Transfergatter S3 ausgeschaltet (nichtleitend) ist. Das Eingangssignal D wird zu dem Eingangsanschluß des Inverters INV1 übertragen, während der Ausgangsanschluß des Inverters INV4 mit dem Eingangsanschluß des Inverters INV3 verbunden ist, wodurch der Hilfsspeicher einen Datenhaltezustand ohne Schwankung eines Logikwerts, welcher an dem Ausgangsan schluß gebildet wird, erreicht.

Aufgrund eines Übergangs des Taktsignals T von dem ho hen Pegel zu einem niedrigen Pegel wird das Transfergatter S1 ausgeschaltet, so daß eine Kapazität, die parasitär den Eingangsanschluß des Inverters INV1 beeinträchtigt, den Wert des Eingangssignals D hält. Zu diesem Zeitpunkt befin det sich der Eingangsanschluß des Inverters INV1 anders als bei einem statischen Speicher in einem schwebenden Zustand, wodurch der Wert, der durch die Parasitärkapazität gehalten wird, nicht mit anderen Werten konkurrieren wird. Somit muß eine S/H-Zeit nicht auf einen hohen Pegel gesetzt werden, sondern es ist möglich, mit dem Eingangssignal D fertig zu werden, welches in einer kurzen Periode einen konstanten Wert annimmt.

Da sich das Taktsignal T an dem niedrigen Pegel befin det, ist das Transfergatter S4 ausgeschaltet, während das Transfergatter S3 eingeschaltet ist. Deshalb wird die Lo gik, welche durch die Kapazität, die den Eingangsanschluß des Inverters INV1 parasitär beeinträchtigt, gehalten wird, durch die Inverter INV1 und INV3 zweimal invertiert und als ein Ausgangssignal Q an den Ausgangsanschluß angelegt.

Wenn ein Quellenstromtest durchgeführt wird, wird das Taktsignal T zwangsweise zu einem hohen Pegel gewandelt, wodurch das Problem, das bei dem ersten Vorgedanken verur sacht wird, gelöst wird. Dies besteht aufgrund dessen, daß das Transfergatter S1 somit eingeschaltet wird, so daß der Eingangsanschluß des Inverters INV1 nicht auf ein Zwischen potential fallen wird, wodurch kein Durchgangsstrom durch den Inverter INV1 fließt.

Bei der Struktur, die in Fig. 1 gezeigt ist, kann je doch keine T-Q-Verzögerung verringert werden, obgleich die S/H-Zeit unterdrückt werden kann.

Die Struktur, die in Fig. 2 gezeigt ist, wird nun be schrieben. Der Hauptspeicher besteht aus einer Struktur, die durch ein Hinzufügen einer Reihenschaltung eines Trans fergatters S2 und eines Inverters INV2 parallel zu dem In verter INV1 zu der in Fig. 1 gezeigten Struktur erzielt wird. Eingangs- und Ausgangsanschlüsse des Inverters INV2 sind mit dem Ausgangsanschluß des Inverters INV1 bzw. einem Anschluß des Transfergatters S2 verbunden, während der an dere Anschluß des Transfergatters S2 mit dem Eingangsan schluß des Inverters INV1 verbunden ist.

Das Transfergatter S2 ist durch eine Parallelschaltung eines NMOS-Transistors N2 und eines PMOS-Transistors P2 ausgebildet, während Ausgangs- und Eingangsanschlüsse eines Inverters INV5 mit Gates des NMOS-Transistors N2 bzw. des PMOS-Transistors P2 verbunden sind.

Der Hilfsspeicher weist eine Struktur auf, die durch ein Entfernen des Transfergatters S4 und des Inverters INV4 aus der in Fig. 1 gezeigten Struktur erzielt wird.

Funktionsweisen der Flipflopschaltung, die die in Fig. 2 gezeigte Struktur aufweist, werden nun beschrieben. Es wird hier angenommen, daß sich ein Taktsignal T an einem hohen Pegel befindet. Ein Ausgangssignal des Inverters INV5 befindet sich an einem niedrigen Pegel und das Transfergat ter S1 ist eingeschaltet (leitend), während beide Transfer gatter S2 und S3 ausgeschaltet (nichtleitend) sind. Ein Si gnal, das an dem Ausgangsanschluß des Inverters INV2 gebil det wird, wird nicht zu dem Eingangsanschluß des Inverters INV1 übertragen, sondern lediglich ein Eingangssignal D wird zu ihm übertragen. Andererseits wird ein Signal, wel ches an dem Ausgangsanschluß des Inverters INV1 gebildet wird, nicht zu dem Eingangsanschluß des Inverters INV3 übertragen. Somit erreicht der Eingangsanschluß des Inver ters INV1 einen schwebenden Zustand, so daß ein Wert, der durch eine Kapazität, die parasitär den gleichen beein trächtigt, nicht mit anderen Werten konkurrieren wird. So mit erreicht der Hilfsspeicher einen Datenhaltezustand, wo durch eine T-Q-Verzögerung verringert werden kann, um die Betriebsgeschwindigkeit zu erhöhen.

Aufgrund eines Übergangs des Taktsignals T von dem ho hen Pegel zu einem niedrigen Pegel wird das Transfergatter S1 ausgeschaltet und wird das Transfergatter S2 eingeschal tet, so daß die Inverter INV1 und INV2 das Eingangssignal D halten. Das Transfergatter S3 wird ebenso eingeschaltet, wodurch eine Logik, die von dem Eingangsanschluß des Inver ters INV1 gehalten wird, durch die Inverter INV1 und INV3 zweimal invertiert und als ein Ausgangssignal Q an einen Ausgangsanschluß angelegt wird.

Wenn ein Quellenstromtest durchgeführt wird, wird das Taktsignal T zwangsweise zu einem niedrigen Pegel gewan delt, wodurch das Problem, das bei dem ersten Vorgedanken verursacht wird, gelöst wird. Dies besteht aufgrund dessen, daß das Transfergatter S3 somit eingeschaltet wird und der Eingangsanschluß des Inverters INV3 nicht auf ein Zwischen potential fallen wird, wodurch kein Durchgangsstrom durch den Inverter INV3 fließt.

Bei der in Fig. 2 gezeigten Struktur kann jedoch keine S/H-Zeit verringert werden, obgleich die T-Q-Verzögerung unterdrückt werden kann.

Nachstehend erfolgt die Beschreibung von Ausführungs beispielen der vorliegenden Erfindung.

In Verbindung mit Ausführungsbeispielen der vorliegen den Erfindung wird ein Verfahren eines Schaltens mindestens eines Halbspeichers zwischen einem dynamischen Typ und ei nem statischen Typ zum Steuern des gleichen auf der Grund lage des zweiten Vorgedankens beschrieben. Ein solches Schalten wird durch ein Betriebsartensignal zur Beschleuni gung des Betriebs der Flipflopschaltung durch ein Schalten des Halbspeichers zu einem dynamischen Typ durchgeführt, während eine fehlerhafte Bestimmung bei einem Quellenstrom test der Flipflopschaltung durch ein Schalten des Halbspei chers zu einem statischen Typ vermieden wird. Die Ausfüh rungsbeispiele werden nun der Reihe nach beschrieben.

Nachstehend erfolgt die Beschreibung eines ersten Aus führungsbeispiels der vorliegenden Erfindung.

Fig. 3 zeigt einen Stromlaufplan, der die Struktur des ersten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Ein Hauptspeicher ist in der Struktur zu dem identisch, der bei dem zweiten Vorgedanken, der in Fig. 1 gezeigt ist, verwendet wird. Andererseits weist ein Hilfs speicher ein Transfergatter S5, welches sich zwischen einem Punkt, der den Eingangsanschluß des Inverters INV3 und den zweiten Anschluß des Transfergatters S3 gemeinsam verbin det, und dem zweiten Anschluß des Transfergatters N4 befin det, und einen Inverter INV7 auf, welcher zu dem Transfer gatter S5 parallel geschaltet ist.

Das Transfergatter S5 ist durch eine Parallelschaltung eines PMOS-Transistors P5 und eines NMOS-Transistors N5 ausgebildet. Ausgangs- und Eingangsanschlüsse des Inverters INV7 sind mit Gateelektroden der PMOS- bzw. NMOS-Transisto ren P5 bzw. N5 verbunden. Das Betriebsartensignal MODE wird an den Eingangsanschluß des Inverters INV7 angelegt.

Wenn sich das Betriebsartensignal MODE an einem niedri gen Pegel befindet, ist deshalb das Transfergatter S5 aus geschaltet, so daß diese Schaltung einen Betrieb durch führt, welcher zu dem der Struktur einer Reihenschaltung von zwei dynamischen Halbspeichern ähnlich ist, die unter Bezugnahme auf den ersten Vorgedanken beschrieben ist, wo durch sowohl eine S/H-Zeit als auch eine T-Q-Verzögerung unterdrückt werden kann.

Wenn sich das Betriebsartensignal MODE andererseits an einem hohen Pegel befindet, ist das Transfergatter S5 ein geschaltet, so daß die Schaltung, die in Fig. 3 gezeigt ist, auf eine ähnliche Weise zu der Schaltung arbeitet, die unter Bezugnahme auf den zweiten Vorgedanken unter Bezug nahme auf Fig. 1 beschrieben ist.

Wenn diese Flipflopschaltung einen normalen Betrieb durchführt, wird deshalb das Betriebsartensignal MODE zu einem niedrigen Pegel gewandelt, wodurch der Schaltungsbe trieb beschleunigt werden kann. Wenn die Flipflopschaltung einem Gleichspannungstest, insbesondere einem Quellenstrom test, unterzogen wird, wird andererseits das Betriebsarten signal MODE zu einem hohen Pegel gewandelt, während das Taktsignal T zwangsweise ebenso zu einem hohen Pegel gewan delt wird. Somit wird das Transfergatter S4 eingeschaltet, um den Eingangsanschluß des Inverters INV3 aus einem schwe benden Zustand zu bringen, wodurch ein Durchgangsstrom in dem Inverter INV3 vermieden werden kann.

Gemäß diesem Ausführungsbeispiel ist es möglich, den Nachteil des ersten Vorgedankens zu überwinden, während sein Vorteil aufrechterhalten wird. Anders ausgedrückt, es ist möglich, eine unnötige Leistungsaufnahme zu unterdrüc ken, während der Schaltungsbetrieb beschleunigt wird.

Das invertierte Signal Q des Ausgangssignals Q kann natürlich aus dem Ausgangsanschluß des Inverters INV4 ausgegeben werden.

Die Verbindung, die in Fig. 3 durch gestrichelte Linien gezeigt ist, das heißt, die der PMOS- und NMOS-Transistoren P5 und N4 oder der PMOS- und NMOS-Transistoren P4 und N5, kann ohne Einfluß auf den Betrieb weggelassen werden. Wenn diese Verbindung weggelassen wird, kann die Leiteranzahl wirksam verringert werden.

Fig. 4 zeigt einen Stromlaufplan, der einen Teil einer Struktur darstellt, die dieses Ausführungsbeispiel abän dert. Zur Vereinfachung zeigt diese Figur lediglich einen Teil des Hauptspeichers. Ein Transfergatter S101 ersetzt das Transfergatter S1 in Fig. 3.

Ein Eingangssignal D wird gemeinsam an Gates von PMOS- und NMOS-Transistoren P201 bzw. N201 angelegt. Drains der PMOS- und NMOS-Transistoren P201 bzw. N201 sind gemeinsam mit dem Eingangsanschluß des Inverters INV1 verbunden. Eine Source des PMOS-Transistors P201 ist mit einem Potential punkt verbunden, der durch einen PMOS-Transistor P1 ein Po tential VDD vorsieht. Eine Source des NMOS-Transistors N201 ist durch einen NMOS-Transistor N1 an Masse gelegt.

An die PMOS- und NMOS-Transistoren P1 und N1 wird ähn lich zu dem Fall, der in Fig. 3 gezeigt ist, an jeweilige Gateelektroden von ihnen ein Taktsignal T bzw. sein inver tiertes Signal angelegt, um im wesentlichen gleichzeitig geöffnet/geschlossen zu werden. Wenn die PMOS- und NMOS- Transistoren P1 bzw. N1 leiten, dient das Transfergatter S101 als ein Inverter. Wenn die PMOS- bzw. NMOS-Transisto ren P1 bzw. N1 andererseits nicht leiten, wird ein Aus gangsanschluß des Transfergatters S101 in einen Zustand ei ner hohen Impedanz versetzt.

Eine solche Ausgestaltung kann an allen hier im weite ren Verlauf beschriebenen Ausführungsbeispielen angewendet werden.

Nachstehend erfolgt die Beschreibung eines zweiten Aus führungsbeispiels der vorliegenden Erfindung.

Der Inverter INV3 in dem Hilfsspeicher, der in Fig. 66A gezeigt ist, ist im allgemeinen durch eine Reihenschaltung eines PMOS-Transistors und eines NMOS-Transistors ausgebil det. Die Haltezeit des Hilfsspeichers wird erhöht, wenn ei ne Kapazität, die bezüglich des Ausgangssignals Q als eine Last dient, erhöht wird. Ein Verfahren eines Vorsehens ei ner Treiberschaltung, welche das Ausgangssignal Q aufnimmt und das gleiche derart zu einer nachfolgenden Stufe über trägt, daß die zuvor erwähnte Kapazität nicht direkt mit den Invertern INV3 und INV4 verbunden ist, um dies zu ver hindern, ist bekannt.

Bei dem in dem ersten Ausführungsbeispiel gezeigten Hilfsspeicher wird jedoch ein dynamischer Betrieb durch ein Wandeln des Betriebsartensignals MODE zu einem niedrigen Pegel in einem Fall eines Verwendens des gleichen für einen normalen Betrieb verwirklicht. Deshalb ist die Haltezeit des Hilfsspeichers nicht erhöht.

In diesem Fall ist es nicht notwendig, neu die zuvor erwähnte Treiberschaltung vorzusehen. Bezüglich des Aus gangssignals Q, welches zu der nachfolgenden Stufe übertra gen wird, wird jedoch ein Hochgeschwindigkeitsübergang ver wirklicht, wenn die Treiberstärke des Inverters INV3 erhöht wird.

Fig. 5 zeigt einen Stromlaufplan, der die Struktur des dritten Ausführungsbeispiels darstellt. Darin ist lediglich ein Teil eines Hilfsspeichers dargestellt, welcher als der Hilfsspeicher der Flipflopschaltung, die in Fig. 3 gezeigt ist, angewendet werden kann. Zur Vereinfachung wird es hier angenommen, daß ein Signal D3 von einem Hauptspeicher er zielt wird.

Es wird Bezug auf Fig. 5 genommen. Der Inverter INV3 ist durch eine Mehrzahl von Transistorpaaren PINV31 und NINV31, PINV32 und NINV32, . . . ausgebildet. Inverter, die durch diese jeweiligen Transistorenpaare ausgebildet sind, sind zueinander parallel geschaltet. Die Anzahl von ihnen kann mindestens drei betragen.

Im Fall eines Verwendens eines CMOS-Gatearray, bei wel chem Transistorenabmessungen im allgemeinen vereinheitlicht sind, ist deshalb dieses Ausführungsbeispiel zum Verbessern einer Treiberstärke des Inverters INV3 wirksam.

Fig. 5 zeigt einen solchen Zustand, daß ein Inverter INV4 durch PMOS- und NMOS-Transistoren PINV4 bzw. NINV4 ausgebildet ist. Das invertierte Signal Q des Ausgangssi gnals Q, welches als das Ausgangssignal des Inverters INV4 erzielt wird, kann alternativ von dem Eingangsanschluß des Inverters INV3 ausgegeben werden. Somit ist eine Verbindung zwischen einem PMOS-Transistor, der das Transfergatter S4 ausbildet, und dem NMOS-Transistor NINV4 oder die zwischen dem PMOS-Transistor PINV4 und einem NMOS-Transistor N4 durch eine gestrichelte Linie gezeigt, da auch dann kein Einfluß auf den Betrieb ausgeübt wird, wenn die gleiche weggelassen wird, wenn das Ausgangssignal des Inverters INV4 nicht besonders wichtig ist. Ein weiterer Effekt eines Verringerns der Leiteranzahl kann durch ein Weglassen die ser Verbindung erzielt werden.

Nachstehend erfolgt die Beschreibung eines dritten Aus führungsbeispiels der vorliegenden Erfindung.

Fig. 6 zeigt einen Stromlaufplan, der die Struktur des vierten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Hierin ist lediglich ein Teil eines Hilfsspei chers dargestellt, welcher als ein Hilfsspeicher der Flip flopschaltung, die in Fig. 3 gezeigt ist, angewendet werden kann.

Es wird Bezug auf Fig. 6 genommen. Der Inverter INV4 ist durch eine Mehrzahl von Transistorenpaaren PINV41 und NINV41, PINV42 und NINV42, . . . ausgebildet. Inverter, die durch die jeweiligen Transistorenpaare ausgebildet sind, sind zueinander parallel geschaltet. Die Anzahl von ihnen kann mindestens drei betragen.

Im Fall eines Verwendens eines CMOS-Gatearray, bei wel chem Transistorabmessungen im allgemeinen vereinheitlicht sind, ist deshalb dieses Ausführungsbeispiel zum Verbessern einer Treiberstärke des Inverters INV4 wirksam.

Während das invertierte Signal Q des Ausgangssignals Q ebenso von dem Eingangsanschluß des Inverters INV3 erzielt werden kann, wird durch ein Erzielen des invertierten Sig nals Q des Ausgangssignals Q von dem Inverter INV4, der auf die zuvor erwähnte Weise strukturiert ist, ähnlich zu dem zweiten Ausführungsbeispiel ein Hochgeschwindigkeits übergang des invertierten Signals Q verwirklicht.

Nachstehend erfolgt die Beschreibung eines vierten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 7A zeigt einen Stromlaufplan, der die Struktur des vierten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Die Flipflopschaltung, die in Fig. 7A gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen einer Auswahlvorrichtung SEL1 zu der Flipflopschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, die in Fig. 3 gezeigt ist, erzielt wird. Deshalb kann die Flipflopschaltung, die in Fig. 7A gezeigt ist, durch eine Verbindung, die in Fig. 7B gezeigt ist, als eine Flipflopschaltung eines Abfragetyps verwendet werden.

Fig. 7B zeigt eine Reihenschaltung (einen Abfragebus) von Flipflopschaltungen eines Abfragetyps, von denen jede durch die Flipflopschaltung, die in Fig. 7A gezeigt ist, ausgebildet ist.

Die Auswahlvorrichtung SEL1 weist ein Paar von Ein gangsanschlüssen, die ein normales Eingangssignal DI und ein Abfragetestsignal SI aufnehmen, und einen Ausgangsan schluß auf, der abhängig von einem Signal, welches an ihren Steueranschluß angelegt wird, eines dieser Signale ausgibt. Die Auswahlvorrichtung SEL1 legt das normale Eingangssignal DI an den Ausgangsanschluß an, wenn an ihren Steueranschluß ein Signal eines niedrigen Pegels angelegt ist, während sie das Abfragetestsignal SI an den Ausgangsanschluß anlegt, wenn an ihren Steueranschluß ein Signal eines hohen Pegels angelegt ist.

In dem vierten Ausführungsbeispiel wird ein Betriebsar tensignal MODE an den Steueranschluß der Auswahlvorrichtung SEL1 angelegt. Wenn das Betriebsartensignal MODE auf einen niedrigen Pegel gesetzt ist, gibt die Auswahlvorrichtung SEL1 das normale Eingangssignal DI aus, und ein Transfer gatter S1 nimmt das gleiche als das Eingangssignal D auf. Als Reaktion auf ein Abfallen eines Taktsignals T wird das Eingangssignal D als das Ausgangssignal Q an einem Aus gangsanschluß ausgegeben. Wie es in Fig. 7B gezeigt ist, üben die jeweiligen Ausgangssignale Q keinen Einfluß auf diejenigen Eingangssignale DI von nachfolgenden Stufen aus.

Zu diesem Zeitpunkt befindet sich das Transfergatter S4 in einem ausgeschalteten Zustand und daher sind beide Halb speicher dynamische Typen, wodurch sowohl eine S/H-Zeit als auch eine T-Q-Verzögerung unterdrückt werden kann. Das heißt, der Betrieb kann beschleunigt werden, wenn diese Schaltung als eine normale Flipflopschaltung verwendet wird.

Wenn das Betriebsartensignal MODE andererseits auf ei nen hohen Pegel gesetzt ist, hängt der ein- oder ausge schaltete Zustand des Transfergatters S4 von dem Taktsignal T ab, und der Hilfsspeicher arbeitet als ein statischer Typ. Zu diesem Zeitpunkt gibt die Auswahlvorrichtung SEL1 das Abfragetestsignal SI aus, so daß das Transfergatter S1 dieses Signal als das Eingangssignal D aufnimmt und das gleiche entsprechend einem Abfallen des Taktsignals T als das Ausgangssignal Q zu dem Ausgangsanschluß ausgibt.

Wie es in Fig. 7B gezeigt ist, übertragen die in Reihe geschalteten Flipflopschaltungen des Abfragetyps aufeinan derfolgend das Abfragesignal SI als das Ausgangssignal Q zu den nachfolgenden Flipflopschaltungen. Eine solche Übertra gung des Abfragetestsignals SI ist ein Schiebebetrieb, wel cher bei einem Abfragetest durchgeführt wird, und in diesem Fall wird anders als bei dem normalen Betrieb kein schnel ler Schaltungsbetrieb benötigt.

Eine fehlerhafte Bestimmung bei einem Quellenstromtest kann durch ein Setzen des Betriebsartensignals MODE auf ei nen hohen Pegel und weiterhin einem zwangsweisen Wandeln des Taktsignals T zu einem hohen Pegel ähnlich zu dem er sten Ausführungsbeispiel vermieden werden.

Gemäß diesem Ausführungsbeispiel ist das Betriebsarten signal MODE in der Lage, sowohl den Auswahlbetrieb der Aus wahlvorrichtung SEL1 als auch das Schalten des Hilfsspei chers zwischen dem dynamischen und statischen Typ zu steu ern, wodurch das Verfahren des ersten Ausführungsbeispiels an einer Flipflopschaltung eines Abfragetyps angewendet werden kann, während die Leiteranzahl vermindert wird.

In diesem Ausführungsbeispiel wird ein Betriebs artensignal MODE an den Steueranschluß der Auswahlvorrich tung SEL1 angelegt. Gemäß diesem Ausführungsbeispiel kann deshalb das Verfahren des ersten Ausführungsbeispiels an einer Flipflopschaltung eines Abfragetyps angewendet wer den, während die Leiteranzahl vermindert wird.

Gemäß diesem Ausführungsbeispiel gibt der Inverter INV7 ein invertiertes Betriebsartensignal MODE aus, welches in der Logik zu dem Betriebsartensignal MODE invertiert ist, wodurch die Auswahlvorrichtung SEL1 ebenso zusätzlich zu dem Betriebsartensignal MODE bei ihrem Auswahlbetrieb das invertierte Betriebsartensignal MODE verwenden kann.

Die Schaltungsstruktur der Auswahlvorrichtung SEL1 kann aus verschiedenen Strukturen ausgewählt werden. Fig. 11 zeigt einen Stromlaufplan, der die Beziehung zwischen der Schaltungsstruktur der Auswahlvorrichtung SEL1 und dem Be triebsarten- bzw. invertierten Betriebsartensignal MODE bzw. MODE darstellt.

Die Auswahlvorrichtung SEL1 ist durch ein Transfergat ter S10, welches durch einen PMOS-Transistor P10 und einen NMOS-Transistor N10 ausgebildet ist, und ein Transfergatter S11 ausgebildet, welches durch einen PMOS-Transistor P11 und einen NMOS-Transistor N11 ausgebildet ist. Die Trans fergatter S10 und S11 nehmen ein normales Eingangssignal DI bzw. ein Abfragetestsignal S1 an ihren ersten Anschlüssen auf. Zweite Anschlüsse der Transfergatter S10 und S11 sind gemeinsam verbunden, um einen Ausgangsanschluß der Auswahl vorrichtung SEL1 auszubilden.

Wenn sich das Betriebsartensignal MODE an einem hohen Pegel befindet und sich daher das invertierte Betriebsar tensignal MODE an einem niedrigen Pegel befindet, sind die Transfergatter S10 und S11 aus- bzw. eingeschaltet, wodurch das Abfragetestsignal SI als das Eingangssignal D zu dem Hauptspeicher ausgegeben wird. Wenn sich andererseits das Betriebsartensignal MODE an einem niedrigen Pegel befindet und sich daher das invertierte Betriebsartensignal MODE an einem hohen Pegel befindet, sind die Transfergatter S10 und S11 ein- bzw. ausgeschaltet, so daß das normale Eingangs signal DI als das Eingangssignal D ausgegeben wird.

Ähnlich zu den anderen Ausführungsbeispielen kann das invertierte Signal Q des Ausgangssignals Q aus dem Aus gangsanschluß des Inverters INV4 ausgegeben werden.

Die Fig. 12A und 12B zeigen Stromlaufpläne, die die Struktur einer Auswahleinrichtung SELP darstellen, die ei nen Teil der Auswahlvorrichtung SEL1 ausbildet. Fig. 12A zeigt ein zusammengesetztes Logikgatter, während Fig. 12B eine Schaltungsstruktur zeigt, die durch PMOS- und NMOS- Transistoren verwirklicht ist.

Die Auswahleinrichtung SELP gibt als das Eingangssignal D eine invertierte Logik des Abfragetestsignals SI aus, wenn das Betriebsartensignal MODE zu einem hohen Zustand übergeht, während sie eine invertierte Logik des normalen Eingangssignals DI ausgibt, wenn das Betriebsartensignal MODE zu einem niedrigen Zustand übergeht. Um die Auswahl vorrichtung SEL1 mit der Auswahleinrichtung SELP zu ver wirklichen, ist es deshalb notwendig, zusätzlich einen In verter vorzusehen oder invertierte Logiken des Abfragetest signals SI und des normalen Eingangssignals DI aufzunehmen.

Nachstehend erfolgt die Beschreibung eines fünften Aus führungsbeispiels der vorliegenden Erfindung.

Fig. 8 zeigt einen Stromlaufplan, der die Struktur des fünften Ausführungsbeispiels der vorliegenden Erfindung dar stellt. Ein Hilfsspeicher dieses Ausführungsbeispiels ist in der Struktur zu dem Hilfsspeicher identisch, der in dem zweiten Vorgedanken verwendet wird, der in Fig. 2 gezeigt ist. Andererseits weist ein Hauptspeicher das Transfergat ter S5, welches sich zwischen einem Punkt, der den Ein gangsanschluß des Inverters INV1 und den zweiten Anschluß eines Transfergatters S1 gemeinsam verbindet, und dem zwei ten Anschluß eines Transfergatters S2 befindet, und einen Inverter INV7 auf, welcher zu dem Transfergatter S5 paral lel geschaltet ist.

Das Transfergatter S5 ist durch eine Parallelschaltung des PMOS-Transistors P5 und des NMOS-Transistors N5 ausge bildet. Ausgangs- und Eingangsanschlüsse des Inverters INV7 sind mit Gates der PMOS- bzw. NMOS-Transistoren P5 bzw. N5 verbunden. Ein Betriebsartensignal MODE wird an den Ein gangsanschluß des Inverters INV7 angelegt.

Wenn sich das Betriebsartensignal MODE an einem niedri gen Pegel befindet, wird deshalb das Transfergatter S5 aus geschaltet, so daß die Schaltung einen Betrieb durchführt, der zu dem der Struktur einer Reihenschaltung von zwei dy namischen Halbspeichern ähnlich ist, die in Verbindung mit dem ersten Vorgedanken beschrieben ist, wodurch sowohl eine S/H-Zeit als auch eine T-Q-Verzögerung unterdrückt werden kann.

Wenn sich das Betriebsartensignal MODE andererseits an einem hohen Pegel befindet, ist das Transfergatter S5 ein geschaltet, so daß der Betrieb der Schaltung, die in Fig. 8 gezeigt ist, ähnlich zu dem der Schaltung ist, die unter Bezugnahme auf Fig. 2 in Verbindung mit dem zweiten Vorge danken beschrieben ist.

Wenn diese Flipflopschaltung einen normalen Betrieb durchführt, kann deshalb der Schaltungsbetrieb durch ein Wandeln des Betriebsartensignals MODE zu einem hohen Pegel beschleunigt werden. Wenn diese Flipflopschaltung einem Gleichspannungstest, insbesondere dem Quellenstromtest, un terzogen wird, wird andererseits das Betriebsartensignal MODE zu einem niedrigen Pegel gewandelt, während das Takt signal T zwangsweise ebenso zu einem niedrigen Pegel gewan delt wird. Somit ist das Transfergatter S2 eingeschaltet, um den Eingangsanschluß des Inverters INV1 aus einem schwe benden Zustand zu bringen, wodurch ein Durchgangsstrom in dem Inverter INV1 vermieden werden kann.

Das heißt, es ist möglich, den Nachteil des ersten Vor gedankens gemäß diesem Ausführungsbeispiel ohne Beeinträch tigung seines Vorteils zu überwinden. Anders ausgedrückt, eine unnötige Leistungsaufnahme kann unterdrückt werden, während der Schaltungsbetrieb beschleunigt wird.

Die Verbindung, die in dem Stromlaufplan durch gestri chelte Linien gezeichnet ist, das heißt, die des PMOS-Tran sistors P5 und des NMOS-Transistors N2 oder N5, kann ohne Einfluß auf den Betrieb weggelassen werden. Wenn diese Ver bindung weggelassen wird, kann die Leiteranzahl wirksam verringert werden.

Nachstehend erfolgt die Beschreibung eines sechsten Aus führungsbeispiel der vorliegenden Erfindung.

Fig. 9 zeigt einen Stromlaufplan, der die Struktur des sechsten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Die Flipflopschaltung, die in Fig. 9 gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen der Auswahlvorrichtung SEL1 zu der Flipflopschaltung gemäß dem fünften Ausführungsbeispiel erzielt wird, die in Fig. 8 ge zeigt ist. Deshalb kann die Flipflopschaltung die in Fig. 9 gezeigt ist, ähnlich zu der, die in Fig. 7A gezeigt ist, durch eine Verbindung, die in Fig. 7B gezeigt ist, ebenso als eine Flipflopschaltung eines Abfragetyps verwendet wer den.

In diesem Ausführungsbeispiel wird das Betriebsarten signal MODE ebenso an den Steueranschluß der Auswahlvor richtung SEL1 angelegt. Gemäß diesem Ausführungsbeispiel kann deshalb das Verfahren des fünften Ausführungsbeispiels ähnlich zu dem Effekt des vierten Ausführungsbeispiels an einer Flipflopschaltung eines Abfragetyps angewendet wer den, während die Leiteranzahl vermindert wird.

Gemäß diesem Ausführungsbeispiel gibt ein Inverter INV7 das invertierte Betriebsartensignal MODE aus, wodurch die Auswahlvorrichtung SEL1 bei ihrem Auswahlbetrieb zusätzlich zu dem Betriebsartensignal MODE ebenso das invertierte Be triebsartensignal MODE verwenden kann.

Die in Verbindung mit dem zweiten Vorgedanken unter Be zugnahme auf Fig. 1 oder 2 beschriebene Flipflopschaltung kann natürlich mit der Flipflopschaltung gemäß einem der vorhergehenden Ausführungsbeispiele kombiniert werden, um auf ei nem Halbleiterchip beansprucht zu werden. Wenn die erfin dungsgemäße Flipflopschaltung in einem Abschnitt des Halb leiterchips verwendet wird, an welchem eine Geschwindig keitsleistung benötigt wird, und die Flipflopschaltung, die in Fig. 1 oder 2 gezeigt ist, in einem Abschnitt verwendet wird, an welchem keine Geschwindigkeitsleistung benötigt wird, wird kein Betriebsartensignal MODE benötigt, und eine Anhäufung der Leiter kann beseitigt werden.

In jedem der fünften und sechsten Ausführungsbeispiele kann der Inverter INV des Hilfsspeichers weggelassen wer den. In diesem Fall werden die Logiken in dem Hilfsspeicher durch eine Parasitärkapazität gespeichert, welche an einem Punkt vorhanden ist, an dem die Drains der NMOS- und PMOS- Transistoren N3 bzw. P3, die das Transfergatter S3 ausbil den, gemeinsam verbunden sind.

Wenn ein Inverter INV3 in dem sechsten Ausführungsbei spiel weggelassen wird, wird vorzugsweise die Struktur, die in den Fig. 12A oder 12B gezeigt ist, als seine Auswahl vorrichtung SEL1 verwendet. Dies besteht aufgrund dessen, daß die Auswahlvorrichtung SEL1 selbst die Treiberstärke für die nachfolgende Stufe aufweist, so daß eine Informa tion, die in Parasitärkapazitäten der Drains der NMOS- bzw. PMOS-Transistoren N3 bzw. P3 gehalten wird, ohne Beein trächtigung übertragen werden kann.

Nachstehend erfolgt die Beschreibung eines siebten Aus führungsbeispiels der vorliegenden Erfindung.

Die Fig. 10A und 10B zeigen Stromlaufpläne, die das siebte Ausführungsbeispiel der vorliegenden Erfindung dar stellen. Fig. 10A zeigt eine Verbindung zwischen einem Transfergatter S* und einem Inverter INV*, die in jedem der vorhergehenden Ausführungsbeispiele verwendet werden. Das Transfergatter S* ist durch einen PMOS-Transistor P* und einen NMOS-Transistor N* ausgebildet.

Bezüglich jedem der ersten bis vierten Ausführungsbei spiele entspricht "*" "4" und ein Anschluß A, der in Fig. 10A gezeigt ist, entspricht dem Ausgangsanschluß. Bezüglich jedem der ersten bis dritten Ausführungsbeispiele sind An schlüsse B und C, die in Fig. 10A gezeigt sind, mit dem Eingangsanschluß des Inverters INV3 verbunden, während diese Anschlüsse B und C bezüglich jedem des ersten und vierten Ausführungsbeispiels mit den NMOS- bzw. PMOS-Tran sistoren N5 bzw. P5 verbunden sind.

Bezüglich jedem der fünften und sechsten Ausführungsbei spiele entspricht "*" "2" und der Anschluß A ist mit dem Ausgangsanschluß des Inverters INV1 verbunden. Weiterhin sind bezüglich jedem des fünften und sechsten Ausführungs beispiels sowohl der Anschluß B als auch C, die in Fig. 10A gezeigt sind, mit den NMOS- bzw. PMOS-Transistoren N5 bzw. P5 verbunden.

Die Verbindung, die in Fig. 10A gezeigt ist, kann durch die Schaltung, die in Fig. 10B gezeigt ist, verwirklicht werden. Der Inverter INV* ist durch eine Struktur verwirk licht, die mit gestrichelten Linien umgeben ist. Das heißt, der Inverter INV* ist durch einen NMOS-Transistor QN, der einen Drain, welcher mit dem NMOS-Transistor N* verbunden ist, ein Gate, welches mit dem Anschluß A verbunden ist, und eine Source beinhaltet, welche auf ein Potential GND gelegt ist, das einem niedrigen Pegel entspricht, und einen PMOS-Transistor QP ausgebildet, der einen Drain, welcher mit dem PMOS-Transistor P* verbunden ist, ein Gate, welches mit dem Anschluß A verbunden ist, und eine Source beinhal tet, welche auf ein Potential VDD gelegt ist, das einem ho hen Pegel entspricht. Aufgrund einer solchen Struktur wird kein Leiter zur Verbindung des NMOS-Transistors N* mit dem PMOS-Transistor QP (die ebenso den NMOS-Transistor QN mit dem PMOS-Transistor P* verbindet) benötigt.

Deshalb ist es weiterhin möglich, die Leiteranzahl durch ein Anwenden der Schaltungsstruktur, die in Fig. 10B gezeigt ist, an dem Abschnitt von jedem der vorhergehenden Ausführungsbei spiele anzuwenden, der der Schaltungsstruktur ent spricht, die in Fig. 10A gezeigt ist.

Die NMOS-Transistoren N* und QN, welche zwischen dem Anschluß B und einem Potentialpunkt, der das Massepotential GND vorsieht, in Reihe geschaltet sind, können miteinander vertauscht werden. Auf eine ähnliche Weise können die PMOS- Transistoren P* und QP, welche zwischen dem Anschluß C und einem Potentialpunkt, der das Potential VDD vorsieht, in Reihe geschaltet sind, miteinander vertauscht werden.

Nachstehend erfolgt die Beschreibung eines achten Ausführungsbeispiels der vorliegenden Erfindung.

Die Leiter können weiterhin bezüglich des achten Aus führungsbeispiels weggelassen werden. Die Fig. 13A und 13B zeigen einen Stromlaufplan bzw. eine Draufsicht eines CMOS-Gatearray in einem Fall eines Anwendens der Struktur in Fig. 11 als die Auswahlvorrichtung SEL1 der Schaltung in dem vierten Ausführungsbeispiel, das in Figur Fig. 7A gezeigt ist.

Eine Verbindungsleitung zwischen einem Ausgangsanschluß der Auswahlvorrichtung SEL1 und einem Transfergatter S1 ist vereinfacht. Das heißt, PMOS-Transistoren P10 und P11 der Auswahlvorrichtung SEL1 sind mit einem PMOS-Transistor P1 des Transfergatters S1, aber nicht mit einem NMOS-Transi stor N1, verbunden. Auf eine ähnliche Weise sind NMOS-Tran sistoren N10 und N11 der Auswahlvorrichtung SEL1 mit dem NMOS-Transistor N1 des Transfergatters S1, aber nicht mit dem PMOS-Transistor P1, verbunden.

Bezüglich einer Verbindung zwischen einem Inverter INV1 und einem Transfergatter S3 und der zwischen einem Inverter INV4 und einem Transfergatter S4 wird die Struktur, die in dem siebten Ausführungsbeispiel unter Bezugnahme auf Fig. 10B beschrieben ist, angewendet.

Die Leitungsführung ist somit vereinfacht, wodurch eine Anhäufung von Leitern, welche auf einem Halbleiter vorgese hen sind, bei einer Verwirklichung einer solchen Schaltung aufgelockert werden kann. Anders ausgedrückt kann durch ein Verschmälern von Breiten für die Leiter ein Integrations grad verbessert werden.

Fig. 13B zeigt einen beispielhaften Entwurf von Transi storen. PMOS-Transistorreihen und NMOS-Transistorreihen sind auf oberen bzw. unteren Abschnitten in einer Linie aufgereiht. Bezüglich Fig. 13B zeigen U-förmige Abschnitte Gateelektroden, während schwarze Linien erste Schichtleiter zeigen, bzw. breite halbpunktierte Linien zweite Schicht leiter zeigen. Zeichen zeigen Kontaktlöcher zum Verbinden der ersten Schichtleiter mit Halbleiterbereichen oder Gate elektroden und Durchgangslöcher, die die ersten und zweiten Schichtleiter miteinander verbinden, sind in Abschnitten ausgebildet, die durch mit X gezeigt sind. Bezüglich Fig. 13B sind Spalten von links aufeinanderfolgend als erste, zweite, . . . numeriert.

Elemente sind voneinander durch eine Gateisolation iso liert. Das heißt, PMOS-Transistoren, die Gates aufweisen, welche auf ein Potential VDD gelegt sind, und NMOS-Transi storen, die Gates aufweisen, welche auf ein Potential GND gelegt sind, isolieren elektrisch Halbleiterbereiche von einander, welche sich auf beiden Seiten in Reihen befinden, zu welchen Halbleiterbereiche gehören.

Die PMOS- und NMOS-Transistoren der ersten, dritten, sechsten, achten, fünfzehnten und siebzehnten Spalte werden für die Gateisolation verwendet. Inverter INV7, INV1, INV4, INV3 und INV5 sind in der zweiten, neunten, dreizehnten, vierzehnten bzw. sechzehnten Spalte ausgebildet. Anderer seits sind Transfergatter S11, S10, S1, S3, S5 und S4 in der vierten, fünften, siebten, zehnten, elften bzw. zwölf ten Spalte ausgebildet.

Aufgrund eines solchen Entwurfs von CMOS-Transistoren kann sowohl die Anzahl von notwendigen Leitern als auch die Breite verringert werden, die für die Spaltenrichtung not wendig ist.

Es ist möglich, die Drains der PMOS- und NMOS-Transi storen, die den Inverter INV4 ausbilden, zum Ausgeben des invertierten Signals Q des Ausgangssignals Q daraus zu verbinden. Es ist alternativ natürlich möglich, das inver tierte Signal Q aus dem Eingangsanschluß des Inverters INV3 auszugeben.

Weiterhin sind die PMOS-Transistoren P4 und P5 und je ne, die den Inverter INV4 ausbilden, in Reihe zueinander geschaltet und daher können diese Transistoren in der Rei henfolge miteinander vertauscht werden. Auf eine ähnliche Weise sind die NMOS-Transistoren N4 und N5 und jene, die den Inverter INV4 ausbilden, in Reihe zueinander geschaltet und daher können diese Transistoren in der Reihenfolge mit einander vertauscht werden.

Alternativ sind der PMOS-Transistor P3 und der, der den Inverter INV1 ausbildet, in Reihe zueinander geschaltet, und daher können diese Transistoren in der Reihenfolge mit einander vertauscht werden. Auf eine ähnliche Weise sind der NMOS-Transistor N3 und der, der den Inverter INV1 aus bildet, zueinander in Reihe geschaltet und daher können diese Transistoren in der Reihenfolge miteinander ver tauscht werden.

Die Fig. 16A und 16B zeigen eine Struktur, die durch ein Vertauschen der PMOS- und NMOS-Transistoren P3 bzw. N3 mit denen, die den Inverter INV1 ausbilden, in der Reihen folge erzielt wird.

Der Inverter INV1 ist in zwei Transistoren und zwei Energieversorgungsquellen getrennt und die Transistoren P3 und N3 sind dazwischen eingefügt. Diese vier Transistoren sind zwischen den zwei Energieversorgungsquellen in Reihe zueinander geschaltet, um einen Inverter INVT mit drei Zu ständen auszubilden. An Sources der PMOS- und NMOS-Transi storen, die den Inverter INV1 ausbilden, werden durch die PMOS- bzw. NMOS-Transistoren P3 bzw. N3 Potentiale VDD bzw. GND angelegt.

In diesem Fall ist es ebenso möglich, sich vorzustel len, daß der Inverter INV1 nicht zu einem Hauptspeicher, sondern zu einem Hilfsspeicher, gehört. Das heißt, es kann betrachtet werden, daß ein Inverter eines dynamischen Halb speichers weggelassen wird, wie es in dem sechsten Ausfüh rungsbeispiel beschrieben ist. In diesem Fall werden Logi ken in dem Hauptspeicher durch eine Parasitärkapazität ge speichert, welche an einem Punkt vorhanden ist, an dem Drains der NMOS- bzw. PMOS-Transistoren N1 bzw. P1, die ein Transfergatter S1 ausbilden, gemeinsam verbunden sind.

Fig. 14A zeigt eine Struktur, die durch ein Hinzufügen eines negierten UND-Gatters NANDR zu der Schaltung, die in Fig. 13A gezeigt ist, erzielt wird. Das negierte UND-Gatter NANDR ist durch ein Paar von NMOS-Transistoren und ein Paar von PMOS-Transistoren ausgebildet. Gateelektroden jedes Paares nehmen ein ursprüngliches Eingangssignal DIN, das die Grundlage des normalen Eingangssignals DI ausbildet, bzw. ein Rücksetzsignal R an Gateelektroden auf. Das Paar von PMOS-Transistoren ist zueinander parallel geschaltet und ihre Drains sind gemeinsam mit einem PMOS-Transistor P10 verbunden, der ein Transfergatter S10 ausbildet. Ande rerseits sind der eine und der andere des Paares von NMOS- Transistoren in Reihe zueinander geschaltet und ihre Drains sind mit einem NMOS-Transistor N10, der das Transfergatter S10 ausbildet, verbunden bzw. an Masse gelegt. Jedoch sind die Drains der PMOS- und NMOS-Transistoren, die das negier te UND-Gatter NANDR ausbilden, nicht direkt miteinander verbunden. Das negierte UND-Gatter NANDR ist in diesem Punkt zu einem normalen zweieingängigen negierten UND-Gat ter unterschiedlich. Das heißt, ein Verbindungsleiter L1 kann weggelassen werden, und dies ist durch ein Darstellen des Verbindungsleiters L1 durch eine gestrichelte Linie ge zeigt.

Durch ein Hinzufügen des negierten UND-Gatters NANDR kann ein synchrones Rücksetzen an der Schaltung angewendet werden, die in Fig. 13A gezeigt ist. Genauer gesagt werden sowohl das Betriebsartensignal MODE als auch das Rücksetz signal R zu niedrigen Pegeln gewandelt. Das Ausgangssignal Q wird durch ein Abfallen des Taktsignals T zu einem hohen Pegel rückgesetzt.

Fig. 14B zeigt eine Draufsicht eines CMOS-Gatearray, das die Struktur in Fig. 14A verwirklicht. Verglichen mit der Draufsicht, die in Fig. 13B gezeigt ist, ist eine Lei teranordnung gezeigt, welche die Stufenanzahl von Leitern, die zwischen Leitern für eine Energieversorgungsquelle VDD und Masse GND vorzusehen sind, verringern kann. Anderer seits kann der Verbindungsleiter L1, der durch eine gestri chelte Linie gezeigt ist, weggelassen werden und ein Lei ter, der die Grenze zwischen Reihen blockiert, die mit PMOS- und NMOS-Transistoren versehen sind, kann weggelassen werden. Somit ist es möglich, eine komplizierte Durchfüh rung der Leiteranordnung zu vermeiden, wodurch die Stufen anzahl der Leiter nicht erhöht wird, die zwischen denen für die Energieversorgungsquelle VDD und Masse GND vorzusehen sind.

Fig. 15A zeigt eine Struktur, die durch ein Ersetzen des Inverters INV3 durch ein zweieingängiges negiertes UND- Gatter NAND3 in der Schaltung, die in Fig. 13A gezeigt ist, erzielt wird. Ein Eingangsanschluß des negierten UND-Gat ters NAND3 ist mit dem Transfergatter S3 verbunden, während an seinem anderen Eingangsanschluß das Rücksetzsignal R an gelegt wird. Durch ein Setzen des Rücksetzsignals R zu ei nem niedrigen Pegel wird der Hilfsspeicher rückgesetzt und das Ausgangssignal Q geht zu einem hohen Zustand über.

Wenn es notwendig ist, ist es möglich, einen Hauptspei cher eines nachfolgenden Abfrageflipflops rückzusetzen, an das das Ausgangssignal Q (oder Q) angelegt wird, wenn das Betriebsartensignal MODE und das Taktsignal T weiter auf hohe Pegel gesetzt sind. Fig. 15B zeigt eine Draufsicht ei nes CMOS-Gatearray, das die in Fig. 15A gezeigte Struktur verwirklicht.

In jeder der Schaltungen, die in den Fig. 14A und 15A gezeigt sind, führt der Hilfsspeicher einen dynamischen Betrieb durch, wenn sich das Betriebsartensignal MODE an einem niedrigen Pegel befindet, wodurch natürlich eine hohe Geschwindigkeit und eine niedrige Leistungsaufnahme erzielt werden. Wenn sich das Betriebsartensignal MODE andererseits an einem hohen Pegel befindet, führt der Hilfsspeicher ei nen statischen Betrieb durch, wodurch eine niedrige Lei stungsaufnahme durch ein Stoppen des Taktsignals T erzielt werden kann.

Nachstehend erfolgt die Beschreibung eines neunten Ausführungsbeispiels der vorliegenden Erfindung.

Ähnlich zu dem achten Ausführungsbeispiel können Lei ter bezüglich der Schaltung, die in Fig. 9 gezeigt ist, in dem sechsten Ausführungsbeispiel weggelassen werden. Die Fig. 17A und 17B zeigen einen Stromlaufplan bzw. eine Draufsicht eines CMOS-Gatearray in einem Fall eines Anwen dens der Struktur in Fig. 11 als die Auswahlvorrichtung SEL1 der Schaltung, die in Fig. 9 gezeigt ist.

Ähnlich dem achten Ausführungsbeispiel sind PMOS- Transistoren P10 und P11 mit dem PMOS-Transistor P1 des Transfergatters S1, aber nicht mit dem NMOS-Transistor N1, verbunden. Auf eine ähnliche Weise sind NMOS-Transistoren N10 und N11 der Auswahlvorrichtung SEL1 mit dem NMOS-Tran sistor N1 des Transfergatters S1, aber nicht mit dem PMOS- Transistor P1, verbunden.

Bezüglich der Verbindung zwischen dem Inverter INV2 und dem Transfergatter S2 wird weiterhin die Struktur angewen det, die unter Bezugnahme auf Fig. 10B in dem siebten Aus führungsbeispiel beschrieben ist.

Fig. 17B zeigt einen beispielhaften Transistorentwurf.

PMOS- und NMOS-Transistoren der ersten, dritten, sechsten, achten, dreizehnten und sechzehnten Spalte sind zu einer Gateisolation in der Lage. Inverter INV7, INV2, INV1, INV3 und INV5 sind in der zweiten, zehnten, elften, vierzehnten bzw. fünfzehnten Spalte ausgebildet. Andererseits sind Transfergatter S11, S10, S1, S5, S2 und S3 in der vierten, fünften, siebten, achten, neunten bzw. zwölften Spalte aus gebildet.

Aufgrund eines solchen Entwurfs von CMOS-Transistoren kann bei einer Verwirklichung einer solchen Schaltung eine Anhäufung von Leitern aufgelockert werden, welche auf einem Halbleiter vorgesehen sind. Anders ausgedrückt kann durch ein Verschmälern von Breiten für die Leiter der Integra tionsgrad verbessert werden.

PMOS-Transistoren P2 und P5 und jene, die den Inverter INV2 ausbilden, sind in Reihe zueinander geschaltet und da her können diese Transistoren natürlich in der Reihenfolge miteinander vertauscht werden. Auf eine ähnliche Weise sind die NMOS-Transistoren N2 und N5 und jene, die den Inverter INV2 ausbilden, in Reihe zueinander geschaltet und daher können diese Transistoren in der Reihenfolge miteinander vertauscht werden.

Nachstehend erfolgt die Beschreibung eines zehnten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 18 zeigt ein Blockschaltbild, das das zehnte Ausführungsbeispiel der vorliegenden Erfindung darstellt. Flipflopschaltungen FF1, FF2 und FF3 sind aufeinanderfol gend zu einer Flipflopschaltung SFF in Reihe geschaltet.

Die Flipflopschaltung SFF eines Abfragetyps kann sich zum Beispiel in der Schaltungsstruktur, die unter Bezug nahme auf Fig. 7 in Verbindung mit dem vierten Ausführungsbeispiel beschrieben ist, befinden, während sich jede der Flipflopschaltungen FF1, FF2 und FF3 zum Beispiel in der Schaltungsstruktur, die unter Bezug nahme auf Fig. 3 in Verbindung mit dem ersten Ausführungsbeispiel beschrieben ist, befinden kann. Diese vier Flipflopschaltungen teilen sich das Taktsignal T und das Betriebsartensignal MODE.

Alle Hilfsspeicher dieser vier Flipflopschaltungen füh ren als Reaktion auf das Betriebsartensignal MODE, das niedrige und hohe Pegel annimmt, einen dynamischen bzw. statischen Betrieb durch. Die Flipflopschaltung SFF eines Abfragetyps gibt das normale Eingangssignal DI und das Ab fragetestsignal SI entsprechend dem Betriebsartensignal MODE, das niedrige bzw. hohe Pegel annimmt, aus. Wenn sich das Betriebsartensignal MODE an einem niedrigen Pegel be findet, dienen deshalb diese vier Flipflopschaltungen als ein 4-Bit-Schieberegister, das mit einer hohen Geschwindig keit arbeitet. Wenn sich das Betriebsartensignal MODE ande rerseits an einem hohen Pegel befindet, bilden die Flip flopschaltungen einen Abfragebus aus, welcher zu dem ähn lich ist, der in Fig. 7B gezeigt ist, wodurch ein zu dem des vierten Ausführungsbeispiels ähnlicher Effekt erzielt werden kann.

Die Schaltungsstrukturen, die unter Bezugnahme auf die Fig. 9 und 8 in Verbindung mit den sechsten bzw. fünften Ausführungsbeispielen beschrieben sind, können zum Beispiel für die Flipflopschaltung SFF eines Abfragetyps bzw. die Flipflopschaltungen FF1, FF2 und FF3 verwendet werden. Alle Hilfsspeicher dieser vier Flipflopschaltungen führen ent sprechend dem Betriebsartensignal MODE, das niedrige und hohe Pegel annimmt, einen dynamischen bzw. statischen Be trieb durch. Die Flipflopschaltung SFF des Abfragetyps gibt das normale Eingangssignal DI und das Abfragetestsignal SI entsprechend dem Betriebsartensignal MODE aus, das niedrige bzw. hohe Pegel annimmt. Deshalb dienen die vier Flipflop schaltungen als 4-Bit-Schieberegister, das mit einer hohen Geschwindigkeit arbeitet, wenn sich das Betriebsartensignal MODE an einem niedrigen Pegel befindet. Wenn sich das Be triebsartensignal MODE andererseits an einem hohen Pegel befindet, kann durch ein Ausbilden eines Abfragebusses, welcher zu dem ähnlich ist, der in Fig. 7B gezeigt ist, ein zu dem des vierten Ausführungsbeispiels ähnlicher Effekt erzielt werden.

Die Flipflopschaltung SFF eines Abfragetyps und die Flipflopschaltungen FF1, FF2 und FF3 können abhängig davon, ob das Betriebsartensignal MODE, das Betriebe dieser Schal tungen in dynamische Zustände bringt, einen hohen oder niedrigen Zustand aufweist, den Abfragebus ausbilden, der in Fig. 18 gezeigt ist. In diesem Fall ist es notwendig, zweckmäßig einen Inverter zum Invertieren und Eingeben des Betriebsartensignals MODE derart vorzusehen, daß alle Flipflopschaltungen, welche in Reihe zueinander geschaltet sind, dynamische Betriebe durchführen oder entweder die Haupt- oder Hilfsspeicher aller Flipflopschaltungen, welche in Reihe zueinander geschaltet sind, statische Betriebe durchführen, wenn das Betriebsartensignal MODE den gleichen Wert annimmt.

Ebenso ist es bezüglich des Taktsignals T notwendig, auf eine ähnliche Weise einen Inverter zum Invertieren sei ner Logik vorzusehen und das gleiche an die Flipflopschal tungen anzulegen, so daß ein Quellenstromtest aller Flip flopschaltungen mit einer einzigen Logik des Taktsignals T durchgeführt werden kann, wenn Betriebe entweder der Haupt- oder Hilfsspeicher aller Flipflopschaltungen, welche in Reihe zueinander geschaltet sind, durch das Betriebsarten signal MODE in statische Zustände gebracht sind.

Jedoch kann zum Beispiel in einem Fall eines Verbindens von Flipflopschaltungen des bei einer positiven und negati ven Flanke auslösenden Typs in Reihe zueinander eine be trächtliche Stufenanzahl eines Schieberegisters bei einem normalen Betrieb durch ein Einfügen eines Inverters in den Pfad und somit ein Übertragen des Taktsignals T verringert werden.

Nachstehend erfolgt die Beschreibung eines elften Ausführungsbeispiels der vorliegenden Erfindung.

Es ist möglich, die Flipflopschaltung eines Abfrage typs, die in jedem der vierten und sechsten Ausführungsbeispiele beschrieben ist, mit einer Funk tion eines Erfassens eines Fehlers durch ein Hinzufügen von Prüfschaltungen zu versehen.

Fig. 19 zeigt einen Stromlaufplan, der die Struktur des elften Ausführungsbeispiels der vorliegenden Erfindung darstellt. Diese Schaltung weist eine Struktur auf, die durch ein Hinzufügen einer "0"-Prüfschaltung B0 und einer "1"-Prüfschaltung B1 zu der Schaltung erzielt wird, die in Fig. 13 gezeigt ist.

Die "1"-Prüfschaltung B1 ist durch drei PMOS-Transisto ren P101, P102 und P103 ausgebildet, welche zwischen einem Eingangsanschluß des Inverters INV1 und einer Energiever sorgungsquelle (hier zur Vereinfachung als eine Energiever sorgungsquelle VDD bezeichnet), die ein Potential VDD vor sieht, in Reihe zueinander geschaltet sind. An Gates der PMOS-Transistoren P101, P102 und P103 wird das Betriebsar tensignal MODE, das normale Eingangssignal DI bzw. ein Ver gleichssteuersignal CMP1 angelegt.

Auf eine ähnliche Weise ist die "0"-Prüfschaltung B0 durch drei NMOS-Transistoren N101, N102 und N103 ausgebil det, welche zwischen dem Eingangsanschluß des Inverters INV1 und einer Energieversorgungsquelle (hier zur Vereinfa chung als Masse GND bezeichnet), die das Massepotential GND vorsieht, in Reihe zueinander geschaltet sind. An Gates der NMOS-Transistoren N101, N102 und N103 werden das inver tierte Betriebsartensignal MODE, das normale Eingangssig nal DI bzw. ein Vergleichssteuersignal CMP0 angelegt.

Ein RAM kann typischerweise als eine Schaltung zur Feh lererfassung dargestellt s 94591 00070 552 001000280000000200012000285919448000040 0002019654928 00004 94472ein. Ein Ausgangssignal des RAM wird als das normale Eingangssignal DI an die Auswahlvor richtung SEL1 angelegt.

Wenn normale und Schiebebetriebe durchgeführt werden, werden die Vergleichssteuersignale CMP0 und CMP1 auf nied rige bzw. hohe Pegel gesetzt, so daß die "0"-Prüfschaltung B0 und die "1"-Prüfschaltung B1 den Eingangsanschluß des Inverters INV1 nicht mit der Energieversorgungsquelle VDD und Masse GND verbinden. Das heißt, in diesem Fall sind Funktionen zu denen ähnlich, die unter Bezugnahme auf das sechste Ausführungsbeispiel beschrieben sind.

Bei einem Betrieb eines Testens des RAM wird anderer seits ein vorgeschriebener Wert durch einen Schiebebetrieb im voraus in einem Hauptspeicher gespeichert. Wenn sich zum Beispiel alle Werte, die in dem RAM gespeichert sind, an niedrigen Pegeln befinden, wird ein hoher Pegel in den Ein gangsanschluß des Inverters INV1 des Hauptspeichers einge geben, um darin gespeichert zu werden.

Wenn ein Taktsignal T auf einen niedrigen Pegel festge legt ist, ist ein Transfergatter S1 ausgeschaltet, und der Hauptspeicher kann die zuvor erwähnten Daten durch ein Wan deln des Betriebsartensignals MODE zu einem hohen Pegel statisch halten.

Danach werden beide der Vergleichssteuersignale CMP0 und CMP1 auf hohe Pegel gesetzt. Somit zieht die "1"-Prüf schaltung B1 den Inverter INV1 nicht zu dem Potential VDD hoch. Weiterhin wird ein Testabtastpuls des RAM als das Be triebsartensignal MODE angelegt. Wenn das Betriebsartensig nal MODE zu einem niedrigen Zustand übergeht, wird das Aus gangssignal des RAM an die Auswahlvorrichtung SEL1 ange legt.

Wenn das Ausgangssignal des RAM in einem solchen Zu stand zu einem hohen Zustand übergeht, wird der NMOS-Tran sistor N102 eingeschaltet, während das invertierte Be triebsartensignal MODE durch den Abtastpuls des RAM zu ei nem hohen Zustand übergeht, so daß der NMOS-Transistor N101 eingeschaltet wird und der NMOS-Transistor N103 durch das Vergleichssteuersignal CMP0 ebenso eingeschaltet wird. Des halb wird der Wert an dem Eingangsanschluß des Inverters INV1 von dem hohen Pegel zu einem niedrigen Pegel gewan delt. Das heißt, eine Fehlererfassung wird durch die Tat sache durchgeführt, daß der Pegel der Daten, die in den Eingangsanschluß des Hauptspeichers eingegeben werden, nicht hoch sondern niedrig ist.

Auf eine ähnliche Weise wird durch einen Schiebebetrieb ein niedriger Pegel in den Eingangsanschluß des Inverters INV1 des Hauptspeichers eingegeben, wenn sich alle Werte, welche in dem RAM gespeichert werden müssen, an hohen Pe geln befinden. Der Hauptspeicher kann die zuvor erwähnten Daten durch ein Festlegen des Taktsignals T auf einen nied rigen Pegel und ein Wandeln des Betriebsartensignals MODE zu einem hohen Pegel statisch halten.

Danach werden beide Vergleichssteuersignale CMP0 und CMP1 auf niedrige Pegel gesetzt. Somit zieht die "0"-Prüf schaltung B0 den Inverter INV1 nicht auf Masse GND hinab.

Wenn das Ausgangssignal des RAM in einem solchen Zu stand zu einem niedrigen Pegel übergeht, wird der PMOS- Transistor P102 eingeschaltet, während das Betriebsarten signal MODE durch einen Abtastpuls RAM zu einem niedrigen Zustand übergeht und der PMOS-Transistor P101 eingeschaltet wird. Der PMOS-Transistor P103 wird durch das Vergleichs steuersignal CMP1 ebenso eingeschaltet, wodurch der Wert an dem Eingangsanschluß des Inverters INV1 von dem niedrigen Pegel zu einem hohen Pegel gewandelt wird. Das heißt, eine Fehlererfassung wird durch die Tatsache durchgeführt, daß der Pegel der Daten, die in den Eingangsanschluß des Haupt speichers eingegeben werden, nicht niedrig sondern hoch ist.

Ein Vorhandensein/Nichtvorhandensein dieser Fehler des RAM kann außerhalb durch ein Lesen der Inhalte der Abfrage register durch einen Schiebebetrieb nach den zuvor erwähn ten Betrieben (Lesen und Bestimmen) bezüglich einer Mehr zahl von Adressen bestimmt werden.

Der Inverter INV3 kann natürlich weggelassen werden, wie es unter Bezugnahme auf das sechste Ausführungsbeispiel beschrieben ist, und die Auswahlvorrichtung SEL1 weist in diesem Fall vorzugsweise die Struktur auf, die in Fig. 12A oder 12B gezeigt ist.

Nachstehend erfolgt die Beschreibung eines zwölften Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 20A, 20B und 21 zeigen Stromlaufpläne, die die Struktur des zwölften Ausführungsbeispiels der vor liegenden Erfindung darstellen. Die Fig. 20A und 20B zeigen einen Halbspeicher, welcher als der einer Ma ster/Slave-Flipflopschaltung dient. Fig. 21 zeigt eine Flipflopschaltung, die den Hilfsspeicher verwendet, der in Fig. 20A gezeigt ist. Es wird nun eine Beschreibung des Halbspeichers durchgeführt, der in den Fig. 20A und 20B gezeigt ist, worauf die der Flipflopschaltung folgt, die in Fig. 21 gezeigt ist.

Der Halbspeicher, der in Fig. 20A gezeigt ist, ist in der Lage, ein Signal QZ aus der Schaltung der Struktur aus zugeben, die in Fig. 3 gezeigt ist. Jedoch zeigt Fig. 20A einen solchen Zustand, daß der Inverter INV4 ähnlich zu Fig. 5 durch PMOS- und NMOS-Transistoren PINV4 bzw. NINV4 ausgebildet ist. Die PMOS- und NMOS-Transistoren PINV4 bzw. NINV4 sind mit PMOS- bzw. NMOS-Transistoren P4 bzw. N4 ver bunden. Es ist nicht notwendig, die PMOS- und NMOS-Transi storen PINV4 bzw. NINV4 direkt miteinander zu verbinden.

Wenn sich das Betriebsartensignal MODE an einem hohen Pegel befindet, ist das Transfergatter S5 eingeschaltet, und das Signal QZ nimmt die gleiche Logik wie das Signal D3 an, das durch ein Transfergatter S3 übertragen wird. In diesem Fall dient die Schaltung, die in Fig. 20A gezeigt ist, als ein statischer Halbspeicher.

Ein Signal QLA, das von dem Eingangsanschluß des Inver ters INV3 erzielt wird, oder ein Signal QLB, das von dem Ausgangsanschluß des Inverters INV4 erzielt wird, kann na türlich ebenso als ein Signal verwendet werden, das die gleiche Logik wie das Signal D3 annimmt. Andererseits kann ein Signal QL, das von dem Ausgangsanschluß des Inverters INV3 erzielt wird, als ein Signal verwendet werden, das ei ne Logik annimmt, welche zu dem Signal D3 komplementär ist.

Wenn sich das Betriebsartensignal MODE an einem niedri gen Pegel befindet, ist das Transfergatter S5 ausgeschal tet, und die Schaltung, die in Fig. 20A gezeigt ist, dient als die, die einen dynamischen Halbspeicher, welcher durch das Transfergatter S3 und den Inverter INV3 ausgebildet ist, zu einem Inverter mit drei Zuständen in Reihe schal tet, welcher durch das Transfergatter S4 und den Inverter INV4 ausgebildet ist.

Fig. 20B zeigt einen Stromlaufplan, der konzeptionell die Funktionsweise der Struktur in Fig. 20A, aber nicht di rekt der Schaltung in Fig. 20A entsprechend, zeigt. Wenn sich das Betriebsartensignal MODE an einem hohen Pegel be findet, wird die gleiche Logik, wie das Signal D3 als das Signal QZ erzielt. Wenn sich das Betriebsartensignal MODE andererseits an einem niedrigen Pegel befindet, kann durch das Taktsignal eine hohe Impedanz erzielt werden oder kann das Signal QZ erzielt werden.

Die Flipflopschaltung, die in Fig. 21 gezeigt ist, ist eine Flipflopschaltung eines Abfragetyps, die den Halbspei cher, der in Fig. 20A gezeigt ist, als einen Hilfsspeicher verwendet, während ein Hauptspeicher als eine Schaltung ei ner vorderen Stufe dafür vorgesehen ist, und die Struktur dieses Hauptspeichers ist ähnlich zu der, die in Fig. 13A gezeigt ist.

Der Unterschied zwischen den Hauptspeichern, die in den Fig. 13A und 21 gezeigt sind, liegt in einem Punkt, daß das Leiten/Nichtleiten von Transistoren P10, P11, N10 und N11, die eine Auswahlvorrichtung ausbilden, nicht durch das Betriebsartensignal MODE (und das invertierte Betriebsar tensignal MODE) sondern ein anderes Signal SMB (und sein invertiertes Signal SMB) gesteuert wird.

Genauer gesagt wird das Signal SMB an Gates der PMOS- und NMOS-Transistoren P10 bzw. N11 und an einen Eingangsan schluß eines Inverters INV71 angelegt. Das Signal SMB wird von einem Ausgangsanschluß des Inverters INV71 erzielt, um an Gates der PMOS- und NMOS-Transistoren P11 bzw. N10 ange legt zu werden.

Bezüglich einer Verbindung zwischen dem Transfergatter S3 des Hilfsspeichers und dem Inverter INV1 des Hauptspei chers müssen die NMOS- und PMOS-Transistoren N3 bzw. P3 des Transfergatters S3 nicht notwendigerweise zueinander paral lel geschaltet sein (Fig. 13). Während der Hilfsspeicher, der in Fig. 21 gezeigt ist, in diesem Punkt unterschiedlich zu dem Halbspeicher ist, der in Fig. 20A gezeigt ist, sind die Funktionen nicht unterschiedlich, sondern vielmehr kann eine komplizierte Durchführung einer Verdrahtung vermieden werden.

Anders als bei der Schaltung, die in Fig. 13A gezeigt ist, werden Betriebe von Transfergattern S10 und S11, die die Auswahlvorrichtung ausbilden, nicht durch das Betriebs artensignal MODE, sondern durch das Signal SMB, gesteuert, wodurch der Wert des Betriebsartensignals MODE nicht dazu beiträgt, ob der normale oder der Schiebebetrieb durchge führt wird.

Wenn der Schiebebetrieb durchgeführt wird, wird das Signal SMB zu einem niedrigen Pegel gewandelt, und das Ab fragetestsignal SI wird zu dem Transfergatter S1 übertra gen. Das Betriebsartensignal MODE ist auf einen niedrigen Pegel gesetzt. Deshalb dient die gesamte Flipflopschaltung, die in Fig. 21 zeigt ist, als eine Reihenschaltung des Hauptspeichers, in welchem Signale mit dem Taktsignal T übertragen werden, das sich an einem hohen Pegel befindet, des Hilfsspeichers, in welchem Signale mit dem Taktsignal T übertragen werden, das sich an einem niedrigen Pegel befin det und eines Inverters mit drei Zuständen, in welchem Si gnale mit dem Taktsignal T übertragen werden, das sich an einem hohen Pegel befindet.

Bezüglich der Flipflopschaltung, die durch ein abwech selndes Anordnen von Signalübertragungseinrichtungen in Reihe, in welchen Zustände des Taktsignals T, das die Sig nale überträgt, unterschiedlich zueinander sind, gibt es einen Vorteil eines Unterdrückens eines Fehlers durch einen Versatz des Taktsignals T, wenn diese Einrichtungen in Reihe zueinander geschaltet sind.

Ein solches Verfahren verwendet die Tatsache, daß eine halbe Periode des Taktsignals T zum Übertragen der Signale durch die gesamte Flipflopschaltung notwendig ist. Das heißt, ein Ausgangssignal des Transfergatters S1, welches durch ein Abfallen des Taktsignals T sichergestellt wird, wird an den Eingangsanschluß des Inverters INV3 angelegt, da das Transfergatter S3 leitet, wenn sich das Taktsignal T an einem niedrigen Pegel befindet, während das gleiche nicht zu einer Bestimmung des Werts des Ausgangssignals QZ beiträgt, da das Transfergatter S4 ausgeschaltet ist. Das Transfergatter S4 ist durch ein Ansteigen des Taktsignals T eingeschaltet, um den Wert des Ausgangssignals QZ zu be stimmen.

Somit wird eine halbe Periode des Taktsignals T zum Übertragen der Signale benötigt und daher wird diese halbe Periode als eine Spanne für Versätze des Taktsignals T er zielt. Die Japanische Patentoffenlegungsschrift Nr. 6-68691 (1994) offenbart insbesondere einen Fall eines Verwendens einer Signalübertragungseinrichtung mit drei Zuständen.

Wenn die Flipflopschaltung, die in Fig. 21 zeigt ist, verwendet wird, kann ein Einfluß durch Versätze des Takt signals T in einem Fall eines Ausbildens eines Abfragebus ses durch eine Reihenschaltung der gleichen vorteilhafter weise unterdrückt werden.

Wenn andererseits ein normaler Betrieb durchgeführt wird, wird das Signal SMB zu einem hohen Pegel gewandelt, und das normale Eingangssignal DI wird zu dem Transfergat ter S1 übertragen. Zu diesem Zeitpunkt ist es möglich, das Betriebsartensignal MODE zum Steuern des Hilfsspeichers zu einem dynamischen Typ zu einem niedrigen Pegel zu wandeln, wodurch eine Leistungsaufnahme und eine Geschwindigkeits leistung vorteilhaft gestaltet werden, um das Betriebsar tensignal MODE zum Steuern des Hilfsspeichers zu einem sta tischen Typ zu einem hohen Pegel zu wandeln, wodurch ein Gleichspannungstest durchgeführt wird, oder um das Taktsig nal T zum Verringern einer Leistungsaufnahme zu stoppen.

Der Hauptspeicher ist nicht auf den zuvor erwähnten dy namischen Typ beschränkt, sondern kann natürlich ein stati scher Typ sein, den man alternativ verwenden kann.

Die Fig. 22A und 22B zeigen einen Stromlaufplan bzw. eine Draufsicht, die eine abgeänderte Struktur des zwölften Ausführungsbeispiels darstellen. Während das Signal SMB in der Schaltung, die in Fig. 21 gezeigt ist, zum Steu ern der Auswahlvorrichtung getrennt verwendet wird, kann dieses gleichzeitig durch das Betriebsartensignal MODE er halten werden. In diesem Fall kann der Inverter INV7 ebenso als ein Inverter INV71, der in Fig. 21 gezeigt ist, dienen, wie es in Fig. 22A gezeigt ist.

Dies ist nicht notwendig, um das Signal SMB getrennt zu erzielen, wodurch die Leiteranzahl, die die Flipflopschal tung ausbildet, vorteilhafterweise verringert wird. Fig. 22B zeigt einen Zustand eines Verwirklichens jeweiliger Transistoren in einem CMOS-Gatearray ähnlich zu Fig. 13B.

Aufgrund der Ausgestaltung, daß das Betriebsartensignal MODE ebenso als das Signal SMB dient, muß jedoch das Be triebsartensignal MODE bei dem normalen Betrieb auf einen hohen Pegel gesetzt sein und kann lediglich ein statischer Betrieb durchgeführt werden.

Nachstehend erfolgt die Beschreibung eines dreizehnten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 23A, 23B und 24 zeigen Stromlaufpläne, die die Struktur des dreizehnten Ausführungsbeispiels der vor liegenden Erfindung darstellen. Die Fig. 23A und 23B zeigen einen Halbspeicher, der als ein Hilfsspeicher einer Master/Slave-Flipflopschaltung dient. Fig. 24 zeigt eine Flipflopschaltung, die den Hilfsspeicher verwendet, der in Fig. 23A gezeigt ist. Es wird nun eine Beschreibung des Halbspeichers durchgeführt, der in den Fig. 23A und 23B gezeigt ist, worauf die der Flipflopschaltung folgt, die in Fig. 24 gezeigt ist.

Der Halbspeicher, der in Fig. 23A gezeigt ist, stellt eine Struktur dar, die durch ein Hinzufügen eines Inverters INV8 zu der Schaltung erzielt wird, die in Fig. 20A gezeigt ist. Der Inverter INV8 weist einen Eingangsanschluß, wel cher mit einem Knoten zwischen Transfergattern S4 und S5 verbunden ist, und einen Ausgangsanschluß auf, welcher ein Ausgangssignal QFL ausgibt.

Wenn sich das Betriebsartensignal MODE an einem hohen Pegel befindet, ist das Transfergatter S5 eingeschaltet, und das Signal QFL nimmt eine Logik an, welche zu dem Sig nal D3 komplementär ist, das durch ein Transfergatter S3 übertragen wird. In diesem Fall dient die Schaltung, die in Fig. 23A gezeigt ist, als ein statischer Halbspeicher.

Das Signal QL, das von dem Ausgangsanschluß des Inver ters INV3 erzielt wird, kann natürlich ebenso als ein Sig nal verwendet werden, das die Logik annimmt, welche zu dem Signal D3 komplementär ist. Weiterhin können das Signal QLA, welches von dem Eingangsanschluß des Inverters INV3 erzielt wird, und Signale QZ und QLB, welche von beiden An schlüssen des Transfergatters S4 erzielt werden, als Signa le verwendet werden, die die gleiche Logik wie das Signal D3 annehmen.

Wenn sich das Betriebsartensignal MODE andererseits an einem niedrigen Pegel befindet, ist das Transfergatter S5 ausgeschaltet, und die Schaltung, die in Fig. 23A gezeigt ist, dient als Reihenschaltung eines dynamischen Halbspei chers (der ein angelegtes Signal ohne ein Invertieren des gleichen ausgibt), welcher durch das Transfergatter S3 und die Inverter INV3 und INV4 ausgebildet ist, mit einem dyna mischen Halbspeicher (der ein angelegtes Signal ausgibt, während er das gleiche invertiert), welcher durch das Transfergatter S4 und den Inverter INV8 ausgebildet ist.

Fig. 23B zeigt einen Stromlaufplan, der konzeptionell die Funktionsweise der Struktur in Fig. 23A, aber nicht di rekt der Schaltung in Fig. 23A entsprechend, zeigt. Wenn sich das Betriebsartensignal MODE an einem hohen Pegel be findet, wird eine Logik, welche zu dem Signal D3 komplemen tär ist, als das Signal QFL erzielt.

Wenn sich das Betriebsartensignal MODE andererseits an einem niedrigen Pegel befindet, geht das Taktsignal T zu einem hohen Zustand über, und daher leitet das Transfergat ter S4, um das Signal QFL zu aktualisieren. Das heißt, es kommt dazu, daß die Schaltung, die in Fig. 23A gezeigt ist, als eine Flipflopschaltung eines flankenauslösenden Typs dient, welche durch eine Reihenschaltung von Halbspeichern eines pegelauslösenden Typs durch in diesem Fall unter schiedliche Pegel erzielt wird, wie es in Fig. 23B gezeigt ist.

Die Flipflopschaltung, die in Fig. 24 gezeigt ist, ist eine Flipflopschaltung eines Abfragetyps, die den Halbspei cher, der in Fig. 23A gezeigt ist, als einen Hilfsspeicher verwendet und den Hauptspeicher, der in Fig. 21 verwendet wird, als eine Schaltung einer vorderen Stufe dafür vor sieht.

Ähnlich dem zwölften Ausführungsbeispiel wird im Fall eines Durchführens des Schiebebetriebs das Signal SMB zu einem niedrigen Pegel gewandelt und wird das Abfrage testsignal SI zu dem Transfergatter S1 übertragen. Das Be triebsartensignal MODE ist auf einen niedrigen Pegel ge setzt. Deshalb dient die gesamte Flipflopschaltung, die in Fig. 24 gezeigt ist, als eine Reihenschaltung eines Haupt speichers, in welchem Signale mit dem Taktsignal übertragen werden, das sich an einem hohen Pegel befindet, eines Hilfsspeichers, in welchem Signale mit dem Taktsignal T übertragen werden, das sich an einem niedrigen Pegel befin det, und eines Halbspeichers, in welchem Signale mit dem Taktsignal T übertragen werden, das sich an einem hohen Pe gel befindet.

Somit wird eine Flipflopschaltung erzielt, die durch ein abwechselndes Anordnen von Signalübertragungseinrich tungen in Reihe ausgebildet wird, bei welchen Zustände des Taktsignals T, das die Signale überträgt, zueinander unter schiedlich sind, wodurch es ähnlich dem zwölften Ausfüh rungsbeispiel einen Vorteil eines Unterdrückens eines Feh lers durch Versätze des Taktsignals T gibt, wenn diese Ein richtungen in Reihe zueinander geschaltet sind. Das heißt, eine halbe Periode des Taktsignals T wird als eine Spanne für Versätze des Taktsignals T erzielt. Die Japanische Pa tentoffenlegungsschrift Nr. 6-5090 (1994) offenbart insbe sondere einen Fall einer Reihenschaltung von Halbspeichern in drei Stufen.

Wenn die Flipflopschaltung, die in Fig. 24 gezeigt ist, verwendet wird, kann ein Einfluß durch Versätze des Takt signals T in einem Fall eines Ausbildens eines Abfragebus ses durch eine Reihenschaltung der gleichen vorteilhaft un terdrückt werden, wie es zuvor beschrieben ist.

Die Struktur, die in Fig. 24 gezeigt ist, kann ähnlich der Ausgestaltung des zwölften Ausführungsbeispiels ab geändert werden. Fig. 25 zeigt einen Stromlaufplan, der ei ne solche Ausgestaltung darstellt. Das Betriebsartensignal MODE dient ebenso als das Signal SMB, während der Inverter INV7 ebenso als der Inverter INV71 dient. Somit kann die Leiteranzahl, die die Flipflopschaltung ausbildet, vorteil hafterweise verringert werden.

Nachstehend erfolgt die Beschreibung eines vierzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 26 zeigt einen Stromlaufplan, der die Struktur des vierzehnten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Diese Figur zeigt eine Flipflopschaltung eines Abfragetyps, die eine Struktur aufweist, die durch ein Hin zufügen einer Auswahlvorrichtung, die das Signal D3 aus gibt, zu der Struktur erzielt wird, die in Fig. 23A gezeigt ist.

Die Auswahlvorrichtung ist ähnlich zu der Struktur, die in Fig. 13 gezeigt ist, durch Transfergatter S10 und S11 ausgebildet. Weiterhin wird die Auswahlvorrichtung ähnlich zu der Struktur, die in Fig. 21 gezeigt ist, durch das Sig nal SMB und sein invertiertes Signal SMB gesteuert.

Jedoch wird das Abfragetestsignal SI oder das normale Eingangssignal DI, die die Transfergatter S10 bzw. S11 übertragen, als das Signal D3 verwendet, welches an ein Transfergatter S3 angelegt wird, während alle Transfergat ter S3, S10 und S11 durch MOS-Transistorpaare P3 und N3, P10 und N10 bzw. P11 und N11 ausgebildet sind, wodurch der NMOS-Transistor N3 nicht mit den PMOS-Transistoren P10 und P11 verbunden sein muß und der PMOS-Transistor P3 nicht mit den NMOS-Transistoren N10 und N11 verbunden sein muß.

Wenn sich das Betriebsartensignal MODE an einem niedri gen Pegel befindet, ist das Transfergatter S5 ausgeschal tet, und die Schaltung, die in Fig. 26 gezeigt ist, dient als eine Reihenschaltung eines dynamischen Halbspeichers (der ein angelegtes Signal ohne ein Invertieren des glei chen ausgibt), welcher durch das Transfergatter S3 und In verter INV3 und INV4 ausgebildet ist, und eines dynamischen Halbspeichers (der ein angelegtes Signal ausgibt, während er das gleiche invertiert), welcher durch das Transfergat ter S4 und durch den Inverter INV8 ausgebildet ist.

Wenn ein Schiebebetrieb durchgeführt wird, ist das Sig nal SMB auf einen niedrigen Pegel gesetzt, wodurch das Ab fragetestsignal SI durch die zuvor erwähnten zwei dynami schen Halbspeicher invertiert wird und als das Signal QFL ausgegeben wird. Wenn die Logik des Signals QFL so erzeugt werden muß, daß sie zu der des Abfragetestsignals SI iden tisch ist, ist es möglich, weiterhin einen Inverter vorzu sehen, der einen Eingangsanschluß aufweist, welcher an ei nen Ausgangsanschluß des Inverters INV8 angeschlossen ist, so daß das Signal QFL von seinem Ausgangsanschluß erzielt wird, oder der Inverter INV8 kann durch einen nichtinver tierenden Puffer ersetzt sein.

Wenn andererseits ein normaler Betrieb durchgeführt wird, ist das Signal SMB auf einen hohen Pegel gesetzt, wo durch ein normales Eingangssignal DI durch die zuvor er wähnten zwei dynamischen Halbspeicher invertiert wird und als das Signal QFL ausgegeben wird. Das Signal QLA, das von dem Eingangsanschluß des Inverters INV3 erzielt wird, und Signale QLB und QZ, die von beiden Anschlüssen des Trans fergatters S4 erzielt werden, können natürlich ebenso als Signale verwendet werden, die die gleiche Logik wie das normale Eingangssignal DI annehmen. Weiterhin kann das Sig nal QL, welches von dem Ausgangsanschluß des Inverters INV3 erzielt wird, ebenso als ein Signal verwendet werden, das eine Logik annimmt, welche zu dem normalen Eingangssignal DI komplementär ist.

Wenn der normale Betrieb durchgeführt wird, ist es ebenso möglich, das Betriebsartensignal MODE auf einen ho hen Pegel zu setzen. Somit dient die Schaltung, die in Fig. 26 gezeigt ist, als ein statischer Halbspeicher. Deshalb ist es möglich, Daten durch ein Stoppen des Taktsignals T zu halten, wodurch eine Leistungsaufnahme verringert wird.

Fig. 27 zeigt einen Stromlaufplan, der eine abgeänderte Struktur dieses Ausführungsbeispiels darstellt. Die Schal tung, die in dieser Figur gezeigt ist, weist eine Struktur auf, welche durch ein Weglassen der NMOS- und PMOS-Transi storen N10 und P11 von der Struktur erzielt wird, die in Fig. 26 gezeigt ist. In diesem Fall kann ebenso, ähnlich der Schaltung, die in Fig. 27 gezeigt ist, das Abfragetest signal SI oder das normale Eingangssignal DI als das Signal D3 verwendet werden.

Somit ist es nicht notwendig, überhaupt das invertierte Signal SMB auszubilden, wodurch der Inverter INV71 ebenso weggelassen wird.

In der Struktur, die in Fig. 27 gezeigt ist, sind die PMOS-Transistoren P10 und P3, welche durch das Signal SMB bzw. das Taktsignal T gesteuert werden, in Reihe zueinander geschaltet. Andererseits sind der NMOS-Transistor N11, der durch das Signal SMB gesteuert wird, und der NMOS-Transi stor N3, der durch ein invertiertes Signal des Taktsignals T gesteuert wird, das von dem Inverter INV5 ausgegeben wird, in Reihe zueinander geschaltet. Deshalb sind ver schiedene Ausgestaltungen möglich, sofern die Beziehung ei ner solchen Reihenschaltung aufrechterhalten wird.

Die Fig. 28 und 29 zeigen Ausgestaltungen, die durch ein Vertauschen der PMOS-Transistoren P3 und P10 bzw. NMOS- Transistoren N3 und N11 miteinander verwirklicht sind. In jedem Fall sind die Funktionsweisen nicht zu denen der Struktur in Fig. 27 unterschiedlich.

Nachstehend erfolgt die Beschreibung eines fünfzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 30 zeigt einen Stromlaufplan, der die Struktur des fünfzehnten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Diese Figur zeigt einen Abfragebus, der durch ein Schalten von Flipflopschaltungen SF1, SF2, . . . eines Abfragetyps in Reihe zueinander erzielt wird. Jede der Flipflopschaltungen SF1, SF2, . . . eines Abfragetyps weist eine Struktur auf, die in irgendeiner der Fig. 26 bis 29 gezeigt ist, und das Betriebsartensignal MODE, das Signal SMB und das Taktsignal T von ihnen können von einem negier ten UND-Gatter G1, einem UND-Gatter G2 bzw. einem UND-Gat ter G3 erzielt werden.

Das negierte UND-Gatter G1 gibt ein invertiertes Signal des logischen Produkts von Signalen RESET und XMODE als das Betriebsartensignal MODE aus, während das UND-Gatter G2 ein logisches Produkt des Signals RESET und des Signals XSMB als das Signal SMB ausgibt und das UND-Gatter G3 ein logi sches Produkt des Signals RESET und des Signals XT als das Taktsignal T ausgibt.

Wenn der Abfragebus nicht rückgesetzt wird, befindet sich das Signal RESET an einem hohen Pegel. Somit nehmen das Betriebsartensignal MODE, das Signal SMB und das Takt signal T die gleichen Werte wie ein invertiertes Signal des Signals XMODE, des Signals XSMB bzw. des Signals XT an.

Wenn der Abfragebus andererseits rückgesetzt wird, be findet sich das Signal RESET an einem niedrigen Pegel. So mit sind das Betriebsartensignal MODE, das Signal SMB und das Taktsignal T der Reihe nach auf hohe, niedrige bzw. niedrige Pegel gesetzt. Somit ist ein Transfergatter S3 (oder PMOS- und NMOS-Transistoren P3 bzw. N3) jeder Flip flopschaltung SF1, SF2, . . . eines Abfragetyps eingeschal tet, und das Abfragetestsignal SI wird als das Signal QFL ausgegeben, während es durch den Inverter INV3 invertiert wird. Deshalb werden die Flipflopschaltungen eines Abfrage typs in ihrer angeordneten Reihenfolge aufeinanderfolgend auf niedrige, hohe, niedrige, hohe, . . . Pegel (oder hohe, niedrige, hohe, niedrige, . . . Pegel) initialisiert.

Gemäß diesem Ausführungsbeispiel können Flipflopschal tungen eines Abfragetyps, die einen Abfragebus ausbilden, durch eine Schaltung einer kleinen Abmessung rückgesetzt werden.

Fig. 31 zeigt einen Stromlaufplan, der eine Ausgestal tung dieses Ausführungsbeispiels darstellt. Bezüglich des Abfragebusses, der in Fig. 30 gezeigt ist, sind Inverter zwischen den jeweiligen Flipflopschaltungen SF1, SF2, . . . eines Abfragetyps in Reihe eingefügt. Somit können alle Flipflopschaltungen eines Abfragetyps auf die gleichen Werte initialisiert werden.

Nachstehend erfolgt die Beschreibung eines sechzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 32 zeigt einen Stromlaufplan, der die Struktur des sechzehnten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Während das Signal SMB in der Struktur, die in Fig. 26 in Verbindung mit dem vierzehnten Ausführungsbei spiel gezeigt ist, getrennt zum Steuern der Auswahlvorrich tung verwendet wird, dient das Betriebsartensignal MODE in diesem Ausführungsbeispiel ebenso als dieses, während der Inverter INV7 ebenso als der Inverter INV71 dient.

Bei einem Schiebebetrieb ist das Betriebsartensignal MODE auf einen niedrigen Pegel gesetzt. Somit wird das Ab fragetestsignal SI zu einer Flipflopschaltung, die durch eine Reihenschaltung eines dynamischen Halbspeichers, wel cher durch das Transfergatter S3 und Inverter INV3 und INV4 ausgebildet ist, und eines dynamischen Halbspeichers, wel cher durch das Transfergatter S4 und den Inverter INV8 aus gebildet ist, durch das Transfergatter S10 übertragen. Das heißt, eine Speicherschaltung, die in Fig. 32 gezeigt ist, dient als eine Flipflopschaltung, welche durch Haupt- und Hilfsspeicher ausgebildet ist, die bei einem Schiebebetrieb dynamische Halbspeicher sind.

Bei einem normalen Betrieb ist andererseits das Be triebsartensignal MODE auf einen hohen Pegel gesetzt. Somit wird das normale Eingangssignal DI durch das Transfergatter S11 an das Transfergatter S3 angelegt. Wenn ein Signal QL, das von dem Inverter INV3 ausgegeben wird, als ein Aus gangssignal dieser Schaltung verwendet wird, kommt es des halb dazu, daß die Schaltung als ein statischer Halbspei cher dient, welcher durch das Transfergatter S3 und durch den Inverter INV3 ausgebildet ist.

Jedoch leitet das Transfergatter S5 und daher ist der Eingangsanschluß des Inverters INV8 mit dem des Inverters INV3 verbunden, wodurch diese Schaltung ebenso als Ergebnis immer noch als ein statischer Halbspeicher dient, wenn das Signal QFL, das von dem Inverter INV8 ausgegeben wird, als das Ausgangssignal dieser Schaltung verwendet wird.

Das heißt, diese Schaltung weist zwei Funktionen eines Durchführens der normalen und Schiebebetriebe als ein sta tischer Halbspeicher bzw. einer dynamischen Flipflopschal tung auf der Grundlage des Betriebsartensignals MODE durch ein Verwenden des Signals QFL als ihr Ausgangssignal auf.

Ein Abfragebus, der durch eine Reihenschaltung der Schaltung, die in Fig. 32 gezeigt ist, ausgebildet ist, kann an einem Abfragebus angewendet werden, der bei einem normalen Betrieb einen Halbspeicher benötigt. Weiterhin kann der Ausgangsanschluß des Inverters INV8 sowohl als ein Knoten des Abfragebusses bei dem Schiebebetrieb als auch als der Ausgangsanschluß für den normalen Betrieb dienen.

Ebenso können bezüglich dieses Ausführungsbeispiels Ausgestaltungen ausgeführt werden, welche zu denen des vierzehnten Ausführungsbeispiels ähnlich sind. Die Fig. 33 bis 35 zeigen Stromlaufpläne, die die Strukturen von Ausgestaltungen dieses Ausführungsbeispiels darstellen, die den Ausgestaltungen entsprechen, die jeweils in den Fig. 27 bis 29 gezeigt sind.

Nachstehend erfolgt die Beschreibung eine siebzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 36A zeigt einen Stromlaufplan, der die Struktur des siebzehnten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Verglichen mit der Schaltung, die in Fig. 23A gezeigt ist, sind die Transfergatter S3 und S4 durch Transfergatter S1 bzw. S2 ersetzt. Weiterhin wird an das Transfergatter S1 durch eine Auswahleinrichtung, die aus Transfergattern S10 und S11 besteht, selektiv entweder ein Eingangssignal D0 oder D1 angelegt. Außerdem ist ein dynamischer Halbspeicher, welcher durch eine Reihenschal tung eines Transfergatters S9 und eines Inverters INV9 aus gebildet ist, mit dem Ausgangsanschluß des Inverters INV3 verbunden. Das Transfergatter S9 ist durch PMOS- und NMOS- Transistoren P9 bzw. N9 ausgebildet und dieser Halbspeicher dient als ein Hilfsspeicher.

Die Transfergatter S1 und S2 werden bezüglich eines Taktsignals T zu den Transfergattern S3 bzw. S4 komplemen tär geöffnet/geschlossen. Deshalb führt ein Halbspeicher, welcher durch die Transfergatter S1, S2 und S5 und die In verter INV3, INV4, INV5 und INV7 ausgebildet ist, im we sentlichen den gleichen Betrieb wie den durch, der in Fig. 23A gezeigt ist, obgleich er bezüglich des Taktsignals T komplementär ist. Weiterhin wird das Transfergatter S1 be züglich des Taktsignals T zu dem Transfergatter S9 komple mentär geöffnet/geschlossen, wodurch dieser Halbspeicher als ein Hauptspeicher dient.

Deshalb dient die Schaltung, die in Fig. 36A gezeigt ist, als ein Master/Slave-Abfrageflipflop. Die Fig. 36B bis 36D zeigen Verfahren eines Verwendens der Schaltung, die in Fig. 36A gezeigt ist.

Die Fig. 36B und 36C zeigen solche Zustände, daß das Abfragetestsignal SI und das normale Eingangssignal DI als die Eingangssignale D0 bzw. D1 angelegt werden. Bei einem normalen Betrieb ist das Betriebsartensignal MODE auf einen hohen Pegel gesetzt. Somit wird das normale Eingangssignal DI an das Transfergatter S1 angelegt, während das Transfer gatter S5 leitet, so daß das Ausgangssignal QF als ein Aus gangssignal einer Flipflopschaltung erzielt wird, die aus einer Reihenschaltung eines statischen Hauptspeichers, wel cher durch die Transfergatter S1, S2 und S5 und die Inver ter INV3 und INV4 ausgebildet ist, und eines dynamischen Hilfsspeichers besteht, welcher durch ein Transfergatter S9 und einen Inverter INV9 ausgebildet ist. Andererseits wird das Ausgangssignal QFL ein Ausgangssignal eines dynamischen Halbspeichers, welcher durch die Transfergatter S1 und S5 und den Inverter INV8 ausgebildet ist.

Bei einem Schiebebetrieb wird andererseits das Be triebsartensignal MODE zu einem niedrigen Pegel gewandelt, das Abfragetestsignal SI wird an das Transfergatter S1 an gelegt und das Transfergatter S5 wird in einen nichtleiten den Zustand gebracht, wodurch das Ausgangssignal QF als ein Ausgangssignal einer Flipflopschaltung erzielt wird, die aus einer Reihenschaltung eines dynamischen Hauptspeichers, welcher durch das Transfergatter S1 und den Inverter INV3 ausgebildet ist, und eines dynamischen Hilfsspeichers be steht, welcher durch das Transfergatter S9 und den Inverter INV9 ausgebildet ist. Andererseits wird das Ausgangssignal QFL, das durch den Inverter INV8 ausgegeben wird, als ein Ausgangssignal einer Flipflopschaltung erzielt, die aus ei ner Reihenschaltung eines dynamischen Hauptspeichers, wel cher durch das Transfergatter S1 und die Inverter INV3 und INV4 ausgebildet ist, und eines dynamischen Hilfsspeichers besteht, welcher durch das Transfergatter S2 und den Inver ter INV8 ausgebildet ist.

Aufgrund der zuvor erwähnten Funktionsweisen ist es möglich, sowohl das Ausgangssignal QFL auszuschieben, wie es in Fig. 36B gezeigt ist, als auch das Ausgangssignal QF auszuschieben, wie es in Fig. 36C gezeigt ist. Insbesondere der letztere Fall ist bei einem Punkt wirksam, daß verscho bene Signale ohne eine Inversion übertragen werden.

Fig. 36D zeigt einen solchen Zustand, daß das normale Eingangssignal DI und das Abfragetestsignal SI als die Ein gangssignale D0 bzw. D1 angelegt werden. Bei einem normalen Betrieb ist das Betriebsartensignal MODE auf einen niedri gen Pegel gesetzt und das normale Eingangssignal DI wird an das Transfergatter S1 angelegt. Zu diesem Zeitpunkt wird das Ausgangssignal QF als ein Ausgangssignal einer Flip flopschaltung erzielt, die aus einer Reihenschaltung von zwei dynamischen Halbspeichern besteht. Das Ausgangssignal QFL wird ebenso als ein Ausgangssignal einer Flipflopschal tung erzielt, das aus einer Reihenschaltung von zwei dyna mischen Halbspeichern besteht.

Bei einem Schiebebetrieb wird andererseits das Be triebsartensignal MODE zu einem hohen Pegel gewandelt und wird das Abfragetestsignal SI an das Transfergatter S1 an gelegt. Das Transfergatter S5 leitet, wodurch das Ausgangs signal QF als ein Ausgangssignal einer Flipflopschaltung erzielt wird, die aus einer Reihenschaltung eines stati schen Hauptspeichers und eines dynamischen Hilfsspeichers besteht. Andererseits wird das Ausgangssignal QFL ein Aus gangssignal eines dynamischen Halbspeichers, welcher durch die Transfergatter S1 und S5 und den Inverter INV8 ausge bildet ist.

Somit wird das Ausgangssignal QFL bei dem Schiebebe trieb ein Ausgangssignal eines Halbspeichers, wodurch das Ausgangssignal QF, welches ein Ausgangssignal einer Flip flopschaltung wird, vorzugsweise als Ausschiebesignal S0 verwendet wird.

Nachstehend erfolgt die Beschreibung eines achtzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 37A und 37B zeigen Stromlaufpläne, die die Struktur des achtzehnten Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Schaltung, die in Fig. 37A gezeigt ist, ist in einem Abschnitt, der einen Eingangsanschluß eines Inverters INV8 verbindet, zu der, die in Fig. 36A gezeigt ist, unterschiedlich.

In diesem Ausführungsbeispiel ist der Eingangsanschluß des Inverters INV8 durch ein Transfergatter S8 mit einem Ausgangsanschluß des Inverters INV4 verbunden. Jedoch ist das Transfergatter S8 durch PMOS- und NMOS-Transistoren P8 bzw. N8 ausgebildet und daher ist es nicht notwendig, PMOS- und NMOS-Transistoren PINV4 bzw. NINV4, die den Inverter INV4 ausbilden, mit den NMOS- bzw. PMOS-Transistoren N8 bzw. P8 zu verbinden. Auf eine ähnliche Weise ist es nicht notwendig, PMOS- und NMOS-Transistoren P2 bzw. N2 mit NMOS- bzw. PMOS-Transistoren N5 bzw. P5 zu verbinden.

Anders als bei der Schaltung, die in Fig. 36A gezeigt ist, wird die Schaltung, die in Fig. 37A gezeigt ist, der art verwendet, daß das normale Eingangssignal DI und das Abfragetestsignal SI an Transfergatter S10 bzw. S11 ange legt werden, die eine Auswahlvorrichtung ausbilden.

Bei einer solchen Struktur kommt es dazu, daß das Transfergatter S8 und der Inverter INV8 einen dynamischen Hilfsspeicher ausbilden. Weiterhin ist ein Betrieb des Transfergatters S8 bezüglich des Taktsignals T identisch zu dem des Transfergatters S9, wodurch es dazu kommt, daß die Ausgangssignale QF und QFL zu einem angepaßten Zeitpunkt komplementäre Werte annehmen. Das heißt, es kommt dazu, daß eine solche Beziehung, daß diese Signale komplementäre Werte annehmen, auch gehalten wird, wenn beide Signale mit einer hohen Geschwindigkeit übergehen.

Die Schaltung, die in Fig. 37B gezeigt ist, zeigt eine Verbindung in einem Fall eines Verwendens der Schaltung, die in Fig. 37A gezeigt ist, als jedes der Flipflops SF1 und SF2 des Abfragetyps. Wenn Adresseneingangssignale eines synchronen RAM decodiert werden, wird es bevorzugt, an ei nem Decodierer (oder einem Vordecodierer) komplementäre Werte vorzusehen, welche mit einer hohen Geschwindigkeit synchron zueinander übergehen. Wenn Adresseneingangssignale A0 und A1 als normale Eingangssignale DI verwendet werden, ist es möglich, Ausgangssignale QF und QFL an dem Decodie rer (oder Vordecodierer) vorzusehen.

Beide Ausgangssignale QF und QFL können als Signale verwendet werden, die bei einem Schiebebetrieb übertragen werden.

Inverter INV8 und INV9 können natürlich durch andere Treiberschaltungen, wie zum Beispiel negierte UND- oder ne gierte ODER-Gatter, ersetzt werden. Weiterhin können die Inverter INV8 und INV9 weggelassen werden, wenn Treiber schaltungen in einer nachfolgenden Stufe vorgesehen sind.

Nachstehend erfolgt die Beschreibung eines neunzehnten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 38A und 38B zeigen Stromlaufpläne des neunzehnten Ausführungsbeispiels der vorliegenden Erfin dung. Die Schaltung, die in Fig. 38A gezeigt ist, weist ei ne Struktur auf, die durch ein Hinzufügen einer Logikschal tung LC1, die das Betriebsartensignal MODE und das Taktsig nal T anlegt, zu der Schaltung, die in Fig. 7A gezeigt ist, erzielt wird. Die Logikschaltung LC1 besteht aus zwei zwei eingängigigen negierten UND-Gattern NANDMB und NANDTB. An erste Eingangsanschlüsse der negierten UND-Gatter NANDMB bzw. NANDTB wird gemeinsam ein Haltesignal HOLDB angelegt. An einen zweiten Eingangsanschluß des negierten UND-Gatters NANDMB wird ein Betriebsartenursprungssignal MODEB ange legt, das die Grundlage des Betriebsartensignals MODE aus bildet. Andererseits wird an einen zweiten Eingangsanschluß des negierten UND-Gatters NANDTB ein Taktursprungssignal TB angelegt, das die Grundlage des Taktsignals T ausbildet.

Wenn das Haltesignal HOLDB auf einen niedrigen Pegel gesetzt ist, sind sowohl das Taktsignal T als auch das Be triebsartensignal MODE auf hohe Pegel festgelegt, der Hilfsspeicher arbeitet als ein statischer Typ, und die Aus wahlvorrichtung SEL1 wählt das Abfragetestsignal SI aus und legt das gleiche an ein Transfergatter S1 an, während die ses Signal nicht zu dem Hilfsspeicher übertragen wird, da sich das Transfergatter S3 in einem ausgeschalteten Zustand befindet.

Somit ist die Schaltung, die in Fig. 38A gezeigt ist, eine Flipflopschaltung, die einen dynamischen Hauptspeicher und einen Hilfsspeicher aufweist, welcher zwischen einem dynamischen und statischen Typ geschaltet wird, um zu ar beiten, und es ist durch ein Steuern des Haltesignals HOLDB möglich, einem Übergang des Taktsignals T folgend Speicher inhalte zu halten, während eine Leistungsaufnahme vermieden wird. Das normale Eingangssignal DI und das Abfragetestsig nal SI können wie in der Schaltung, die in Fig. 38B gezeigt ist, durch ein direktes Verwenden des Betriebsartenur sprungssignals MODEB ausgewählt werden. In diesem Fall ist es jedoch notwendig, eine Auswahlvorrichtung SEL2 als Ersatz für die Auswahlvorrichtung SEL1 vorzusehen. Die Auswahlvor richtung SEL2 weist eine derartige Funktion auf, daß das normale Eingangssignal DI und das Abfrage testsignal SI selektiv ausgegeben werden, wenn sich das Steuersignal an hohen bzw. niedrigen Pegeln befindet.

Nachstehend erfolgt die Beschreibung eines zwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 39A und 39B zeigen Stromlaufpläne, die die Struktur des zwanzigsten Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Schaltung, die in Fig. 39A gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen der Logikschaltung LC1 zu der Schaltung, die in Fig. 17A gezeigt ist, erzielt wird. Jedoch ist die Aus wahlvorrichtung, die durch die Transfergatter S10 und S11 in Fig. 17A gezeigt ist, in dieser Figur als die Auswahl vorrichtung SEL1 gezeichnet.

Dieses Ausführungsbeispiel kann, einem Übergang eines Taktsignals T folgend, ähnlich zu dem neunzehnten Ausführungsbeispiel Speicherinhalte halten, während eine Leistungsaufnahme vermieden wird.

Somit ist die Schaltung, die in Fig. 39A gezeigt ist, eine Flipflopschaltung, die einen Hauptspeicher, welcher zwischen einem dynamischen und statischen Typ geschaltet wird, um zu arbeiten, und einen dynamischen Hilfsspeicher aufweist, und Speicherinhalte können einem Übergang des Taktsignals T folgend durch ein Steuern eines Haltesignals gehalten werden, während eine Leistungsaufnahme vermieden wird.

Eine Ausgestaltung, die zu der Verbindung von Fig. 38B bezüglich Fig. 38A ähnlich ist, ist für Fig. 39A ebenso möglich, und Fig. 39B zeigt eine solche Ausgestaltung.

Nachstehend erfolgt die Beschreibung eines einundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 40A und 40B zeigen Stromlaufpläne, die die Struktur des einundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Schaltung, die in Fig. 40A gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen einer Überbrückungsschaltung BYPC zu der Schaltung, die in Fig. 7A gezeigt ist, erzielt wird. Die Überbrückungsschaltung BYPC legt das normale Eingangssignal DI, ohne daß dieses durch den Hauptspeicher geht, an den Eingangsanschluß des Inverters INV3 des Hilfsspeichers an, während sie nicht von dem Taktsignal T, sondern von einem Überbrückungssignal BYPB, abhängig ist.

Die Überbrückungsschaltung BYPC weist Inverter INVD1 und INVBYP und ein Transfergatter SBYP auf. Das Transfer gatter SBYP ist durch eine Parallelschaltung von NMOS- und PMOS-Transistoren NBYP bzw. PBYP ausgebildet. An Gateelek troden der PMOS- und NMOS-Transistoren PBYP bzw. NBYP wird das Überbrückungssignal BYPB bzw. ein Signal BYP angelegt, welches in der Logik zu dem Überbrückungssignal BYPB inver tiert ist. Das Signal BYP wird durch den Inverter INVBYP ausgegeben.

Wenn das Überbrückungssignal BYPB auf einen niedrigen Pegel gesetzt ist, wird deshalb das normale Eingangssignal DI durch den Inverter INVD1 invertiert und danach durch das Transfergatter SBYP zu dem Eingangsanschluß des Inverters INV3 übertragen. Das invertierte Signal Q des Ausgangssig nals Q kann aus dem Transfergatter SBYP ausgegeben werden.

Eine Flipflopschaltung eines Abfragetyps, die mit einer Überbrückungsfunktion versehen ist, kann zum Beispiel als eine Transferschaltung für Adressensignale oder Datenein gangs- oder -ausgangssignale für einen RAM oder einen ROM bzw. Nur-Lese-Speicher verwendet werden.

Bei einem normalen Betrieb ist das Überbrückungssignal BYPB auf einen niedrigen Pegel gesetzt. Zu diesem Zeitpunkt ist es ebenso möglich, das Betriebsartensignal MODE ebenso auf einen niedrigen Pegel zu setzen. Wenn ein Adressensig nal, ein Dateneingangssignal oder ein Datenausgangssignal als das normale Eingangssignal DI verwendet wird, ist es möglich, das gleiche asynchron zu einem RAM oder einem ROM zu übertragen. Bei einem Schiebebetrieb sind andereseits sowohl das Überbrückungssignal BYPB als auch das Betriebs artensignal MODE auf hohe Pegel gesetzt. In diesem Fall kann ein Abfragetest einer Logik oder eines Speichers in einem Zustand eines Einfügens des Flipflops eines Abfrage typs ohne ein Überbrücken des Abfragetestsignals SI ausge führt werden.

Fig. 40B zeigt einen Zustand eines Verbindens der Flipflopschaltung, die in Fig. 40A gezeigt ist, in einem Fall eines Ausbildens eines Abfragebusses, der ein Aus gangssignal Q überträgt, mit einer nachfolgenden Stufe.

In diesem Ausführungsbeispiel werden vorzugsweise die Logiken von Signalen, welche an den Eingangsanschluß des Inverters INV3 des Hilfsspeichers angelegt werden, einzeln bestimmt. Dies besteht aufgrund dessen, daß unvorteilhaf terweise eine unnötige Leistung aufgenommen wird, wenn Sig nale, die durch die Transfergatter S3 und SBYP übertragen werden, an dem Eingangsanschluß des Inverters INV3 unter schiedliche Werte annehmen (das heißt, wenn eine "Kollision" dieser Signale auftritt).

Um dies zu vermeiden, werden zwei Überlegungen bezüg lich der Überbrückungsschaltung BYPC durchgeführt. Das nor male Eingangssignal DI wird durch den Inverter INVD1 inver tiert, um an erster Stelle an den Eingangsanschluß des In verters INV3 angelegt zu werden, und das Taktsignal T wird gestoppt, um das Transfergatter S3 bei einem Überbrücken (einem normalen Betrieb) an zweiter Stelle in einen nicht leitenden Zustand zu bringen.

Die erste Überlegung wird durch den Inverter INVD1 ver wirklicht. Wenn die Signale, die durch die Transfergatter SBYP und S3 übertragen werden, beim Schalten zwischen nor malen und Schiebebetrieben zueinander unterschiedlich sind, tritt ein unnötiger Übergang logischer Werte an dem Ein gangsanschluß des Inverters INV3 auf. Um dies zu vermeiden, ist der Inverter INVD1, der eine zu dem Inverter INV1 des Hauptspeichers ähnliche Funktion aufweist, vorgesehen. Wenn die Auswahlvorrichtung SEL1 eine Funktion eines selektiven Aufnehmens eines Signals und eines invertierten Ausgebens des gleichen aufweist, ist der Inverter INVD1 natürlich un nötig. Wenn ein Übergang logischer Werte an dem Eingangsan schluß des Inverters INV3 ebenso kein Problem verursacht, ist der Inverter INVD1 unnötig. Die Tatsache, daß ein sol ches Weglassen des Inverters INVD1 möglich ist, ist durch eine gestrichelte Linie dargestellt, die beide Anschlüsse des Inverters INVD1 in Fig. 41A verbindet.

Jedoch ist das Signal, das durch die Überbrückungs schaltung übertragen wird, zu dem Taktsignal T asynchron, während die Signale, die durch die Haupt- und Hilfsspeicher übertragen werden, zu dem Taktsignal T synchron sind. Be züglich einer Kollision der Signale, welche bei einer Über brückung an den Eingangsanschluß des Inverters INV3 ange legt werden, wird es deshalb bevorzugt, daß nicht nur le diglich einfach der Inverter INVD1 vorgesehen ist, sondern es gibt die zweite Überlegung.

Um die zweite Überlegung zu verwirklichen, weist die Überbrückungsschaltung BYPC weiterhin ein zweieingängiges negiertes UND-Gatter NANDTB auf. An das negierte UND-Gatter NANDTB werden ein Taktursprungssignal TB und ein Überbrüc kungssignal BYPB angelegt. Wenn sich das Überbrückungs signal BYPB an einem niedrigen Pegel befindet, befindet sich deshalb ein Ausgangssignal des negierten UND-Gatters NANDTB unabhängig von dem Wert des Taktursprungssignals TB regulär an einem hohen Pegel. Wenn sich das Überbrückungs signal BYPB andererseits an einem hohen Pegel befindet, wird ein Signal, welches zu dem Wert des Taktursprungssig nals TB komplementär ist, ausgegeben. Deshalb ist es mög lich, das Transfergatter S3 bei einem Überbrücken unter Verwendung des Ausgangssignals des negierten UND-Gatters NANDTB als das Taktsignal T in einen nichtleitenden Zustand zu bringen, so daß die Logiken an dem Eingangsanschluß des Inverters INV3 alleinig durch das Signal bestimmt werden, das durch das Transfergatter SBYP übertragen wird. Wenn keine Überbrückung durchgeführt wird (bei einem Schiebebe trieb), leitet das Transfergatter SBYP nicht und daher wer den die Logiken an dem Eingangsanschluß des Inverters INV3 alleinig durch das Signal bestimmt, das durch das Transfer gatter S3 übertragen wird. Somit kann eine Kollision der Signale an dem Eingangsanschluß des Inverters INV3 und eine unnötige Leistungsaufnahme, die sich daraus ergibt, vermie den werden.

Die Fig. 41A bis 41E zeigen Stromlaufpläne, die eine erste Ausgestaltung dieses Ausführungsbeispiels darstellen. Fig. 41A zeigt eine Struktur, die durch ein Ersetzen des Inverters INV1 der Struktur, die in Fig. 40A gezeigt ist, durch einen Inverter ZINV1 mit drei Zuständen erzielt wird.

In der Schaltung, die in Fig. 40A gezeigt ist, leitet bei einer Überbrückung das Transfergatter S1, während das Transfergatter S3 nicht leitet. In diesem Zustand gibt es ebenso eine Wahrscheinlichkeit, daß durch ein Schwanken des normalen Eingangssignals DI ein Durchgangsstrom in dem In verter INV1 fließt, und eine Leistungsaufnahme von ihm kann nicht überblickt werden, wenn die Überbrückung eine lange Periode benötigt.

Um eine solche Leistungsaufnahme zu unterbrücken, wirkt der Inverter ZINV1 so, daß er einen Zustand einer hohen Im pedanz aufweist, wenn sich das Überbrückungssignal BYPB an einem niedrigen Pegel befindet. An den Inverter ZINV1 mit drei Zuständen werden das Überbrückungssignal BYPB und das Signal BYP angelegt. Der Inverter INVBYP kann verwendet werden, um das Signal BYP zu erzielen, welches an den In verter ZINV1 angelegt wird.

Die Fig. 41B und 41C zeigen Stromlaufpläne, die die Struktur des Inverters ZINV1 mit drei Zuständen darstellen. Der Inverter ZINV1 mit drei Zuständen kann durch zwei PMOS- Transistoren und zwei NMOS-Transistoren ausgebildet sein, welche in Reihe zueinander geschaltet sind.

Aus diesen werden einzelne PMOS- und NMOS-Transistoren derart ausgewählt, daß Gateelektroden des ausgewählten Paa res von Transistoren gemeinsam mit einem Ausgangsanschluß eines Transfergatters S1 verbunden sind. An Gateelektroden der verbleibenden PMOS- und NMOS-Transistoren wird das Sig nal BYP bzw. das Überbrückungssignal BYPB angelegt. Der Eingangsanschluß des Transfergatters S3 ist mit einem Punkt verbunden, an dem die PMOS- und NMOS-Transistoren direkt miteinander verbunden sind.

Die Fig. 41D und 41E zeigen Stromlaufpläne, die eine andere Struktur des Inverters ZINV1 mit drei Zuständen dar stellen. Somit ist es ebenso möglich, einen der PMOS- und NMOS-Transistoren, die das Signal BYP bzw. das Überbrüc kungssignal BYPB aufnehmen, wegzulassen.

Die Fig. 42A und 42B zeigen Stromlaufpläne, die eine zweite Ausgestaltung dieses Ausführungsbeispiels darstel len. Fig. 42A zeigt eine Struktur, die durch ein Ersetzen des Inverters INV1 der Struktur, die in Fig. 40A gezeigt ist, durch ein zweieingängiges negiertes UND-Gatter NAND1 erzielt wird. Das negierte UND-Gatter NAND1 weist einen er sten Eingangsanschluß, an welchem ein Überbrückungssignal BYPB angelegt wird, einen zweiten Eingangsanschluß, welcher mit dem Ausgangsanschluß des Transfergatters S1 verbunden ist, und einen Ausgangsanschluß auf, welcher mit dem Ein gangsanschluß des Transfergatters S3 verbunden ist. Fig. 42B zeigt einen Stromlaufplan, der die Struktur des zwei eingängigen negierten UND-Gatters NAND1 darstellt.

Bei einer solchen Struktur weist das negierte UND-Gat ter NAND1 die gleiche Funktion wie der Inverter INV1 auf, wenn sich das Überbrückungssignal BYPB an einem hohen Pegel befindet (wenn kein Überbrückungsbetrieb durchgeführt wird). Bei einer Überbrückung ist das Überbrückungssignal BYPB andererseits auf einen niedrigen Pegel gesetzt und das negierte UND-Gatter NAND1 gibt unberücksichtigt eines Sig nals, das durch das Transfergatter S1 übertragen wird, ein Signal eines hohen Pegels aus. Somit wird ein Durchgangs strom vermieden, der sich aus einer Schwankung des normalen Eingangssignals DI ergibt. Deshalb kann ein Effekt erzielt werden, der zu dem der ersten Ausgestaltung identisch ist. Alternativ kann natürlich ein UND-Gatter anstelle des ne gierten UND-Gatters NAND1 verwendet werden.

Die Fig. 43A und 43B zeigen Stromlaufpläne, die eine dritte Ausgestaltung dieses Ausführungsbeispiels darstel len. Fig. 43A zeigt einen Aspekt eines Übertragens eines asynchron übertragenen Signals DI2 zu dem Eingangsanschluß des Inverters INV3 durch das Transfergatter SBYP unabhängig von dem normalen Eingangssignal DI. Fig. 43B stellt einen Abfragebus dar, der durch eine Reihenschaltung eines Flip flops erzielt wird, das die Struktur aufweist, die in Fig. 43A gezeigt ist.

Nachstehend erfolgt die Beschreibung eines zweiundzwanzigsten Ausführungsbeispiels der vorliegenden Erfin dung.

Die Fig. 44A und 44B zeigen Stromlaufpläne, die die Struktur des zweiundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Schaltung, die in Fig. 45A gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen einer Überbrückungsschaltung BYPC zu der Schaltung, die in Fig. 17A gezeigt ist, erzielt wird. Je doch ist die Auswahlvorrichtung, die in Fig. 17A durch die Transfergatter S10 und S11 gezeigt ist, in dieser Figur als die Auswahlvorrichtung SEL1 gezeichnet.

Während in dem einundzwanzigsten Ausführungsbeispiel der Hauptspeicher als ein dynamischer Typ dient und der Hilfsspeicher durch das Betriebsartensignal zwischen dem dynamischen und statischen Typ geschaltet wird, wird in dem zweiundzwanzigsten Ausführungsbeispiel der Hauptspeicher durch das Betriebsartensignal MODE zwischen dem dynamischen und statischen Typ geschaltet und arbeitet der Hilfsspei cher als ein dynamischer Typ.

Jedoch arbeitet in dem zweiundzwanzigsten Ausführungs beispiel die Überbrückungsschaltung BYPC ebenso ähnlich zu der in dem einundzwanzigsten Ausführungsbeispiel. Das heißt, das normale Eingangssignal DI wird, ohne daß es durch den Hauptspeicher geht, an den Eingangsanschluß des Inverters INV3 des Hilfsspeichers angelegt, während es nicht von dem Taktsignal T, sondern von dem Überbrückungs signal BYPB, abhängt. Weiterhin ist das Taktsignal T bei einer Überbrückung auf einen hohen Pegel festgelegt, um das Transfergatter S3 des Hilfsspeichers in einen nichtleiten den Zustand zu bringen. Somit wird in diesem Ausführungs beispiel ebenso ein zu dem des einundzwanzigsten Ausfüh rungsbeispiels ähnlicher Effekt erzielt.

Wie es in Fig. 44B gezeigt ist, kann ein Abfragebus durch ein Schalten einer Mehrzahl von Schaltungen, die in Fig. 44A gezeigt sind, in Reihe zueinander ausgebildet wer den.

In diesem Ausführungsbeispiel sind ebenso die ersten bis dritten Ausgestaltungen, die in dem einundzwanzigsten Ausführungsbeispiel gezeigt sind, möglich. Fig. 45 zeigt einen Stromlaufplan, der eine erste Ausgestaltung dieses Ausführungsbeispiels darstellt, in welcher der Inverter INV1 durch einen Inverter ZINV1 mit drei Zuständen ersetzt ist. Fig. 46 zeigt einen Stromlaufplan, der eine zweite Ausgestaltung dieses Ausführungsbeispiels darstellt, in welcher der Inverter INV1 durch ein negiertes UND-Gatter NAND1 ersetzt ist (der Inverter INV1 kann alternativ durch ein UND-Gatter ersetzt sein). Fig. 47 zeigt einen Strom laufplan, der eine dritte Ausgestaltung dieses Ausführungs beispiels darstellt. Diese Figur zeigt eine Betriebsart ei nes Übertragens des asynchron übertragenen Signals DI zu dem Eingangsanschluß des Inverters INV3 durch das Transfer gatter SBYP unabhängig von dem normalen Eingangssignal DI.

Effekte, die durch diese erbracht werden, sind zu denen ähnlich, die jeweils durch die ersten bis dritten Ausge staltungen des einundzwanzigsten Ausführungsbeispiels er bracht werden.

Nachstehend erfolgt die Beschreibung einer Zweiphasen taktflipflopschaltung.

Während jedes der vorhergehenden ersten bis zweiundzwanzigsten Ausführungsbeispiele bezüglich einer Flipflop schaltung eines einphasig flankenauslösenden Typs beschrie ben ist, kann die grundlegende Idee eines Schaltens minde stens entweder eines Haupt- oder Hilfsspeichers zwischen dem dynamischen und statischen Typ zum Steuern des gleichen gemäß der vorliegenden Erfindung ebenso bei einer Zweipha sentaktflipflopschaltung verwirklicht werden.

Nachstehend erfolgt die Beschreibung eines dreiundzwanzigsten Ausführungsbeispiels der vorliegenden Erfin dung.

Die Fig. 48A und 48B zeigen Stromlaufpläne, die die Struktur einer Flipflopschaltung gemäß dem dreiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung dar stellen. Die Schaltung, die in Fig. 48A gezeigt ist, weist eine solche Struktur auf, daß ein Taktsignal T bezüglich der Struktur, die in Fig. 7A gezeigt ist, in erste und zwei te Taktsignale T1 bzw. T2 geteilt ist. Die ersten und zwei ten Taktsignale T1 und T2 steuern Betriebe der Haupt- bzw. Hilfsspeicher und Wellenformen von ihnen sind in Fig. 67B dargestellt.

Um die ersten und zweiten Taktsignale T1 und T2 unab hängig voneinander zu invertieren, ist der Inverter INV5 in der Schaltung, die in Fig. 7A gezeigt ist, in Fig. 48A in Inverter INV51 und INV52 geteilt.

Das heißt, der Inverter INV51 invertiert das erste Taktsignal T1 und legt das gleiche an eine Gateelektrode eines PMOS-Transistors P1 an, der ein Transfergatter S1 ausbildet, während der Inverter INV52 das zweite Taktsignal T2 invertiert und das gleiche an Gateelektroden von PMOS- und NMOS-Transistoren P3 bzw. N4 anlegt, die Transfergatter S3 bzw. S4 ausbilden.

Somit ist es möglich, durch ein Vorsehen eines Trans fergatters S5 zwischen dem Transfergatter S4 und einem Ein gangsanschluß eines Inverters INV3 und ein Steuern eines Öffnens/Schließens von ihm durch ein Betriebsartensignal MODE, den Hilfsspeicher ähnlich zu der Struktur, die in Fig. 7A gezeigt ist, zum Steuern des gleichen ebenso bei ei ner Zweiphasentaktflipflopschaltung zwischen einem stati schen und dynamischen Typ zu schalten.

Durch ebenso ein Steuern eines Betriebs einer Auswahl vorrichtung SEL1 durch das Betriebsartensignal MODE ist es möglich, den Hilfsspeicher zum Übertragen eines Abfrage testsignals SI bei einem Schiebebetrieb bzw. zum Übertragen eines normalen Eingangssignals DI zu steuern. Ein Ausgangs signal Q1 des Hauptspeichers kann natürlich zu einer nach folgenden Stufe übertragen werden.

Fig. 48B zeigt einen Stromlaufplan, der einen Zustand eines Ausbildens eines Abfragebusses durch eine Reihen schaltung der Schaltung, die in Fig. 48B gezeigt ist, dar stellt.

Nachstehend erfolgt die Beschreibung eines vierundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 49 zeigt einen Stromlaufplan, der die Struktur ei ner Flipflopschaltung gemäß dem vierundzwanzigsten Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt. Die Schaltung, die in Fig. 49 gezeigt ist, weist eine Struktur auf, die bezüglich der Struktur, die in Fig. 9 gezeigt ist, durch ein Teilen eines Taktsignals T in erste und zweite Taktsignale T1 bzw. T2 erzielt wird. Um die ersten und zweiten Taktsignale T1 bzw. T2 unabhängig voneinander zu invertieren, ist der Inverter INV5 in der Schaltung, die in Fig. 9 gezeigt ist, in Fig. 49 in Inverter INV51 und INV52 geteilt. Somit ist es im Gegensatz zu dem dreiundzwanzigsten Ausführungsbeispiel möglich, einen Hauptspei cher zum Steuern des gleichen zwischen dem statischen und dynamischen Typ zu schalten.

Nachstehend erfolgt die Beschreibung eines fünfundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 50A bis 50C zeigen Stromlaufpläne, die die Struktur einer Flipflopschaltung gemäß dem fünfundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung dar stellen. Die Schaltung, die in Fig. 50A gezeigt ist, weist eine Struktur auf, die bezüglich der Schaltung, die in Fig. 48A gezeigt ist, durch ein Hinzufügen eines negierten ODER- Gatters NORTy zum Anlegen eines Signals Ty anstelle des zweiten Taktsignals T2 erzielt wird. An das negierte ODER- Gatter NORTy werden ein Taktursprungssignal Tx und ein er stes Taktsignal T1 angelegt.

Bei einem normalen Betrieb ist das Taktursprungssignal Tx auf einen niedrigen Pegel gesetzt, wodurch das negierte ODER-Gatter NORTy als ein Inverter dient. Somit kommt es dazu, daß das Signal Ty einen Wert annimmt, welcher zu dem ersten Taktsignal T1 komplementär ist, so daß ein Transfer gatter S3 bezüglich einem Leiten/Nichtleiten eines Trans fergatters S1 nicht leitet/leitet, und die Schaltung arbei tet auf der Grundlage des ersten Taktsignals T1 ähnlich zu der Schaltung, die in Fig. 7A gezeigt ist, als eine Flip flopschaltung eines einphasig flankenauslösenden Typs. Bei einem normalen Betrieb ist jedoch das Betriebsartensignal MODE auf einen niedrigen Pegel gesetzt, um ein normales Eingangssignal DI an einen Hauptspeicher anzulegen, wodurch ein Hilfsspeicher ebenso als ein dynamischer Typ arbeitet.

Bei einem Schiebebetrieb eines Abfragetests ist das Taktursprungssignal Tx gesetzt, um eine Beziehung eines Zweiphasentaktes mit dem ersten Taktsignal T1 zu erzielen. In diesem Fall sind das Taktursprungssignal Tx und das er ste Taktsignal T1 gesetzt, um als ein niedriges Freigabe signal (ein Fall eines Annehmens eines niedrigen Pegels ist ein aktivierter Zustand des Taktursprungssignals Tx) bzw. ein hohes Freigabesignal (ein Fall eines Annehmens eines hohen Pegels ist ein aktivierter Zustand des ersten Takt signals T1) zu dienen.

Fig. 51 zeigt ein Zeitablaufsdiagramm, das die Bezie hung zwischen dem Taktursprungssignal Tx und dem ersten Taktsignal T1 darstellt. Das Taktursprungssignal Tx und das erste Taktsignal T1 sind nicht gleichzeitig aktiviert, das heißt, es gibt keinen Zustand, daß sich das Taktursprungs signal Tx an einem niedrigen Pegel befindet und daß sich das erste Taktsignal T1 an einem hohen Pegel befindet, und daher nimmt das Signal Ty regulär einen Wert an, welcher zu dem Taktursprungssignal Tx komplementär ist. Das heißt, das Signal Ty dient als ein zweites Taktsignal T2, welches ein hohes Freigabesignal ist.

Das Taktursprungssignal Tx kann als ein Betriebsarten signal MODE verwendet werden, da das Betriebsartensignal MODE bei einem normalen Betrieb ähnlich zu dem Taktur sprungssignal Tx auf einen niedrigen Pegel gesetzt ist. An dererseits befindet sich bei einem Schiebebetrieb notwendi gerweise das erste Taktsignal T1 an einem niedrigen Pegel, wenn das Taktursprungssignal Tx zu einem niedrigen Zustand übergeht, und das Transfergatter S1 leitet nicht, wodurch die Speicherinhalte des Hauptspeichers auch dann nicht be einflußt werden, wenn eine Auswahlvorrichtung das normale Eingangssignal DI ausgibt. Während ein Transfergatter S5 überhaupt nicht leitet, dient der Hilfsspeicher in diesem Fall einfach als ein dynamischer Typ, und eine Verwirkli chung einer Zweiphasentaktflipflopschaltung wird nicht ver hindert.

Somit ist es nicht notwendig, getrennt einen Leiter zum Anlegen des Betriebsartensignals MODE vorzusehen, und die notwendige Fläche kann verringert werden.

Fig. 50B zeigt einen Stromlaufplan, der die Schaltung in Fig. 50A funktional darstellt. Ein Hauptspeicher ML ar beitet synchron zu dem ersten Taktsignal T1, während ein Hilfsspeicher SL synchron zu dem Signal Ty arbeitet, wobei einer von ihnen durch das Betriebsartensignal MODE als ein dynamischer oder statischer Typ ausgewählt wird.

Fig. 50C zeigt einen Stromlaufplan, der einen Abfrage bus darstellt, welcher durch eine Reihenschaltung der Schaltung in Fig. 50A ausgebildet ist. Auch wenn ein sol cher Versatz, daß Zeitpunkte zum Anlegen des ersten Takt signals T1 und des Taktursprungssignals Tx an jede Flip flopschaltung unterschiedlich sind, verursacht wird, ist es durch ein Durchführen eines Zweiphasentaktbetriebs bei ei nem Schiebebetrieb möglich, zu verhindern, daß der Versatz einen schlechten Einfluß auf den Betrieb des Abfragebusses ausübt.

Nachstehend erfolgt die Beschreibung eines sechsundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 52A und 52B zeigen Stromlaufpläne, die die Struktur einer Flipflopschaltung gemäß dem sechsundzwanzigsten Aus führungsbeispiel der vorliegenden Erfindung darstellen. Die Beziehung zwischen den sechsundzwanzigsten und vierundzwanzigsten Ausführungsbeispielen ist zu denen zwischen den fünfundzwanzigsten und dreiundzwanzigsten Ausführungsbeispielen identisch.

Das heißt, die Schaltung, die in Fig. 52A gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen eines ne gierten ODER-Gatters NORTy zum Anlegen eines Signals Ty an stelle des Taktsignals T2 zu der Schaltung, die in Fig. 49 gezeigt ist, erzielt wird. An das negierte ODER-Gatter NORTy werden ein Taktursprungssignal Tx und ein erstes Taktsignal T1 angelegt. Werte, die von dem Taktursprungs signal Tx und dem ersten Taktsignal T1 angenommen werden, sind zu denen in dem fünfundzwanzigsten Ausführungsbeispiel ähnlich.

Fig. 52B zeigt einen Stromlaufplan, der die Schaltung in Fig. 52A funktional darstellt. Ein Hauptspeicher ML ar beitet mit einer Auswahl entweder eines dynamischen oder statischen Typs durch das Betriebsartensignal MODE synchron zu dem ersten Taktsignal T1, während ein Hilfsspeicher SL synchron zu dem Signal Ty arbeitet.

Das Taktursprungssignal Tx kann ähnlich zu dem fünfundzwanzigsten Ausführungsbeispiel als das Betriebsartensignal MODE verwendet werden.

Nachstehend erfolgt die Beschreibung eines siebenundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 53A bis 53C zeigen Stromlaufpläne, die die Struktur einer Flipflopschaltung gemäß dem siebenundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung dar stellen. Fig. 53A zeigt eine Struktur, die durch ein Umkeh ren von Freigabepegeln von sowohl dem Hauptspeicher ML als auch dem Hilfsspeicher SL, die in Fig. 50B gezeigt sind, erzielt wird. In diesem Fall werden ein zweites Taktsignal T2 und ein Taktursprungssignal Tx an ein negiertes UND-Gat ter NANDTy angelegt und dieses gibt ein Signal Ty aus. Je doch ist das zweite Taktsignal T2 aktiviert, wenn das glei che einen niedrigen Pegel annimmt (niedrige Freigabe).

Bei einem normalen Betrieb ist das Taktursprungssignal Tx auf einen hohen Pegel gesetzt, wodurch das negierte UND- Gatter NANDTy als ein Inverter dient, wodurch das Signal Ty einen Wert annimmt, welcher zu dem zweiten Taktsignal T2 komplementär ist. Der Hauptspeicher ML und der Hilfsspei cher SL, welche beide Funktionen als niedrige Freigabesig nale durchführen, arbeiten zueinander komplementär. Das heißt, die Schaltung arbeitet auf der Grundlage des zweiten Taktsignals T2 ähnlich zu der Schaltung, die in Fig. 7A ge zeigt ist, als eine Flipflopschaltung eines einphasig flan kenauslösenden Typs.

Bei einem normalen Betrieb ist jedoch ein Betriebsar tensignal MODE auf einen hohen Pegel gesetzt, um ein norma les Eingangssignal DI an den Hauptspeicher ML anzulegen, wodurch der Hilfsspeicher SL als ein statischer Typ arbei tet.

Bei einem Schiebebetrieb eines Abfragetests ist das Taktursprungssignal Tx so gesetzt, daß eine Beziehung eines Zweiphasentaktes zusammen mit dem zweiten Taktsignal T2 er zielt wird. In diesem Fall sind das Taktursprungssignal Tx und das zweite Taktsignal T2 gesetzt, um als hohe bzw. niedrige Freigabesignale zu dienen.

Fig. 54 zeigt ein Zeitablaufsdiagramm, das die Bezie hung zwischen dem Taktursprungssignal Tx und dem zweiten Taktsignal T2 darstellt. Das Taktursprungssignal Tx und das zweite Taktsignal T2 sind nicht gleichzeitig aktiviert, das heißt, es gibt keinen Zustand, daß sich das Taktursprungs signal Tx an einem hohen Pegel befindet und daß sich das zweite Taktsignal T2 an einem niedrigen Pegel befindet, wo durch das Signal Ty regulär einen Wert annimmt, welcher zu dem Taktursprungssignal Tx komplementär ist. Das heißt, das Signal Ty dient als ein erstes Taktsignal T1, welches ein niedriges Freigabesignal ist. Somit kann in diesem Ausfüh rungsbeispiel ebenso ein zu dem des fünfundzwanzigsten Aus führungsbeispiels ähnlicher Effekt erzielt werden.

Fig. 53B zeigt einen Stromlaufplan, der einen Abfrage bus darstellt, welcher durch eine Reihenschaltung der Flipflopschaltung ausgebildet ist, die in Fig. 53A gezeigt ist.

Fig. 53C zeigt einen Stromlaufplan, der die innere Struktur der Flipflopschaltung darstellt, die in Fig. 53A gezeigt ist. Der Freigabepegel eines Hauptspeichers, der in Fig. 53C gezeigt ist, ist zu dem des Hauptspeichers, der in Fig. 50A gezeigt ist, umgekehrt und daher werden Inverter INV61 und INV62, deren Richtungen zu den Invertern INV51 und INV52 umgekehrt sind, anstelle von diesen vorgesehen, so daß ein Öffnen/Schließen eines Transfergatters SI bezüg lich eines Taktsignals, das von außen aufgenommen wird, um gekehrt ist. Das Signal Ty, das als ein Taktsignal dient, und das Taktsignal T2 werden an Eingangsanschlüsse der In verter INV61 bzw. INV62 angelegt.

Nachstehend erfolgt die Beschreibung eines achtundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 55A und 55B zeigen Stromlaufpläne, die die Struktur einer Flipflopschaltung gemäß dem achtundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung dar stellen. Die Beziehung zwischen den achtundzwanzigsten und sechsundzwanzigsten Ausführungsbeispielen ist zu der zwischen den siebenundzwanzigsten und fünfundzwanzigsten Ausführungsbei spielen identisch.

Das heißt, die Schaltung, die in Fig. 55A gezeigt ist, weist eine Struktur auf, die durch ein Umkehren von Freiga bepegeln sowohl des Hauptspeicher ML als auch des Hilfs speichers SL, die in Fig. 52B gezeigt sind, erzielt wird. Das negierte ODER-Gatter NORTy ist durch ein negiertes UND- Gatter NANDTy ersetzt.

In der Schaltung, die in Fig. 55A gezeigt ist, nimmt der Hauptspeicher ML ein Signal Ty, welches von dem negier ten UND-Gatter NANDTy ausgegeben wird, und ein Betriebsar tensignal MODE auf. Der Hauptspeicher ML wird auf der Grundlage des Betriebsartensignals MODE zwischen einem sta tischen und dynamischen Typ geschaltet, um zu arbeiten. Der Hilfsspeicher SL nimmt ein zweites Taktsignal T2 auf, um zu arbeiten.

An das negierte UND-Gatter NANDTy wird ein zweites Taktsignal T2 und ein Taktursprungssignal Tx angelegt und es gibt das Signal Ty aus Werte, die durch das zweite Taktsignal T2 und das, Taktursprungssignal Tx angenommen werden, sind zu denen des siebenundzwanzigsten Ausführungsbei spiels ähnlich. Bei einem normalen Betrieb arbeitet deshalb die Schaltung auf der Grundlage des zweiten Taktsignals T2 als eine Flipflopschaltung eines einphasig flankenauslösen den Typs. Bei einem Schiebebetrieb eines Abfragetests kommt es andererseits dazu, daß das Signal Ty als ein erstes Taktsignal T1 dient, welches ein hohes Freigabesignal ist. Somit kann in diesem Ausführungsbeispiel ebenso ein zu dem des fünfundzwanzigsten Ausführungsbeispiels ähnlicher Ef fekt erzielt werden.

Fig. 55B zeigt einen Stromlaufplan, der die innere Struktur der Flipflopschaltung darstellt, die in Fig. 55A gezeigt ist. Der Freigabepegel eines Hauptspeichers, der in Fig. 55B gezeigt ist, ist zu dem des Hauptspeichers, der in Fig. 52A gezeigt ist, umgekehrt und daher werden Inverter INV61 und INV62, deren Richtungen zu den Invertern INV51 und INV52 umgekehrt sind, anstelle von diesen verwendet, so daß ein Öffnen/Schließen eines Transfergatters S1 bezüglich eines Taktsignals, das von außen aufgenommen wird, umge kehrt ist. Das Signal Ty, das als ein Taktsignal dient, und das Taktsignal T2 werden an Eingangsanschlüsse der Inverter INV61 bzw. INV62 angelegt.

Nachstehend erfolgt die Beschreibung eines neunundzwanzigsten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 56 zeigt einen Stromlaufplan, der die Struktur ei ner Flipflopschaltung gemäß dem neunundzwanzigsten Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt. Eine Auswahlvorrichtung SELM wählt abhängig davon, ob ein Be triebsartensignal MODE einen niedrigen oder hohen Pegel an nimmt, ein erstes normales Eingangssignal DI1 oder ein Ab fragetestsignal SI aus. Ein Hauptspeicher ML nimmt das Aus gangssignal der Auswahlvorrichtung SELM auf und gibt ein erstes Ausgangssignal Q1 und sein invertiertes Signal Q1B aus. Eine Auswahlvorrichtung SELS wählt abhängig davon, ob das Betriebsartensignal MODE einen niedrigen oder hohen Pe gel annimmt, ein zweites normales Eingangssignal DI2 oder das erste Ausgangssignal Q1 aus. Ein Hilfsspeicher SL nimmt das Ausgangssignal der Auswahlvorrichtung SELS auf und gibt ein zweites Ausgangssignal Q2 und sein invertiertes Signal Q2B aus. Das zweite Ausgangssignal Q2 wird als ein Abfrage ausgabesignal SO verwendet. Der Hauptspeicher ML und der Hilfsspeicher SL arbeiten auf der Grundlage der ersten bzw. zweiten Taktsignale T1 bzw. T2, die in dem dreiundzwanzigsten Ausführungsbeispiel gezeigt sind.

Fig. 57 zeigt einen Stromlaufplan, der einen Abfragebus SP darstellt, welcher durch eine Reihenschaltung der Flip flopschaltung, die in Fig. 56 gezeigt ist, ausgebildet ist. Dieser Abfragebus SP nimmt ein erstes normales Eingangs signal DI1 von einer ersten Logikschaltung LOGIC1 auf und gibt das erste Ausgangssignal Q1 und sein invertiertes Sig nal Q1B zu einer zweiten Logikschaltung LOGIC2 aus. Der Ab fragebus SP nimmt weiterhin ein zweites normales Eingangs signal DI2 von der zweiten Logikschaltung LOGIC2 auf und gibt das zweite Ausgangssignal Q2 und sein invertiertes Signal Q2B zu der ersten Logikschaltung LOGIC1 aus.

Die ersten und zweiten Logikschaltungen LOGIC1 bzw. LOGIC2 werden unabhängig voneinander getestet. Die folgen den Funktionen werden in jeder Flipflopschaltung durchge führt.

Um die erste Logikschaltung LOGIC1 zu testen, wird das Betriebsartensignal MODE auf einen hohen Pegel gesetzt, das Abfragetestsignal SI wird durch die Auswahlvorrichtung SELM, den Hauptspeicher ML und die Auswahlvorrichtung SELS an den Hilfsspeicher SL angelegt und das zweite Ausgangs signal Q2 und sein invertiertes Signal Q2B werden zum Durchführen eines Schiebebetriebs gesetzt. Danach wird das Betriebsartensignal MODE auf einen niedrigen Pegel gesetzt, ein Ausgangssignal der ersten Logikschaltung LOGIC1, die auf das zweite Ausgangssignal Q2 und sein invertiertes Sig nal Q2B reagiert, wird als das erste normale Eingangssignal DI1 aufgenommen, und der Wert des ersten Ausgangssignals Q1 wird aktualisiert. Weiterhin wird das Betriebsartensignal MODE auf einen hohen Pegel gesetzt, um einen Schiebebetrieb durchzuführen, das erste Ausgangssignal Q1 wird durch die Auswahlvorrichtung SELS ausgewählt und das zweite Ausgangs signal Q2 wird als ein Testergebnis der ersten Logikschal tung LOGIC1 aktualisiert.

Um andererseits die zweite Logikschaltung LOGIC2 zu te sten, wird das Betriebsartensignal MODE auf einen hohen Pe gel gesetzt, um einen Schiebebetrieb durchzuführen, das Ab fragetestsignal SI wird durch die Auswahlvorrichtung SELM an den Hauptspeicher ML angelegt und das erste Ausgangssig nal Q1 und sein invertiertes Signal Q1B werden gesetzt. Da nach wird das Betriebsartensignal auf einen niedrigen Pegel gesetzt, das Ausgangssignal der zweiten Logikschaltung LOGIC2, die auf das erste Ausgangssignal Q1 und sein inver tiertes Signal Q1B reagiert, wird als das zweite normale Eingangssignal DI2 aufgenommen und der Wert des zweiten Ausgangssignals Q2 wird aktualisiert. Weiterhin wird das Betriebsartensignal MODE auf einen hohen Pegel gesetzt, um einen Schiebebetrieb durchzuführen, und das Abfrageausgabe signal SO wird als ein Testergebnis der zweiten Logikschal tung LOGIC2 durch seine Auswahlvorrichtung SELM zu einem Hauptspeicher einer Flipflopschaltung einer nachfolgenden Stufe übertragen.

Somit können unter Verwendung der Flipflopschaltung, die in Fig. 56 gezeigt ist, auch dann zwei Logikschaltungen getestet werden, wenn der einzige Abfragebus SP ausgebildet ist. Bei einem normalen Betrieb kann eine Signalübertragung von der ersten Logikschaltung LOGIC1 zu der zweiten Logik schaltung LOGIC2 und umgekehrt natürlich durch ein regulä res Setzen des Betriebsartensignals MODE auf einen niedri gen Pegel durch den Hauptspeicher ML bzw. den Hilfsspeicher SL, welche Halbspeicher sind, verwirklicht werden.

Nachstehend erfolgt die Beschreibung eines drei ßigsten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 58 zeigt einen Stromlaufplan, der die Struktur ei ner Flipflopschaltung gemäß dem dreißigsten Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt. Die Struktur, die in Fig. 58 gezeigt ist, wird durch ein Anle gen des Betriebsartensignals MODE an den Hauptspeicher ML und den Hilfsspeicher SL in der Struktur, die in Fig. 56 gezeigt ist, erzielt. Der Hauptspeicher ML und der Hilfs speicher SL werden auf der Grundlage des Betriebsartensig nals MODE zwischen einem statischen und dynamischen Typ ge schaltet, um zu arbeiten.

Fig. 59 zeigt einen Stromlaufplan, der konkret die Strukturen des Hauptspeichers ML und des Hilfsspeichers SL, die in Fig. 58 gezeigt sind, darstellt.

Eine Auswahlvorrichtung SELM und der Hauptspeicher, die in Fig. 59 gezeigt ist, weisen die gleichen Strukturen wie die Auswahlvorrichtung SEL1 und der Hauptspeicher auf, die in Fig. 9 gezeigt sind. Das heißt, die Auswahlvorrichtung SELM, PMOS-Transistoren P1M, P2M bzw. P5M, NMOS-Transisto ren N1M, N2M bzw. N5M bzw. Inverter INV1M, INV2M bzw. INV5M in Fig. 59 entsprechen der Auswahlvorrichtung SEL1, den PMOS-Transistoren P1, P2 bzw. P5, den NMOS-Transistoren N1, N2 bzw. N5 bzw. den Invertern INV1, INV2 bzw. INV5 in Fig. 9.

Eine Auswahlvorrichtung SELS und ein Hilfsspeicher, die in Fig. 59 gezeigt sind, weisen ebenso die gleichen Struk turen wie die Auswahlvorrichtung SEL1 und der Hilfsspeicher auf, die in Fig. 9 gezeigt sind. Das heißt, die Auswahl vorrichtung SELS, PMOS-Transistoren P1S, P2S bzw. P5S, NMOS-Transistoren N1S, N2S bzw. N5S bzw. Inverter INV1S, INV2S bzw. INV5S in Fig. 59 entsprechen der Auswahlvorrich tung SEL1, den PMOS-Transistoren P1, P2 bzw. P5, den NMOS- Transistoren N1, N2 bzw. N5 bzw. den Invertern INV1, INV2 bzw. INV5 in Fig. 9.

Deshalb werden Betriebe der Auswahlvorrichtungen SELM und SELS durch das Betriebsartensignal MODE gesteuert, wäh rend jene der Haupt- und Hilfsspeicher ebenso zwischen ei nem dynamischen und statischen Typ geschaltet werden. Ge nauer gesagt arbeiten bei einem normalen Betrieb sowohl der Haupt- als auch Hilfsspeicher als ein dynamischer Typ, wäh rend die gleichen bei einem Schiebebetrieb oder bei einer Ruhebetriebsart, die Takte stoppt, als statische Typen ar beiten.

Die invertierten Signale Q1B und Q2B werden von den Ausgangsanschlüssen der Inverter INV2M bzw. INV2S erzielt.

Nachstehend erfolgt die Beschreibung eines einunddreißigsten Ausführungsbeispiels der vorliegenden Erfindung.

Fig. 60 zeigt einen Stromlaufplan, der die Struktur ei ner Flipflopschaltung gemäß dem einunddreißigsten Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt. Die Struktur, die in Fig. 60 gezeigt ist, wird durch ein Anle gen eines Betriebsartensignals MODE an den Hauptspeicher ML in der Struktur, die in Fig. 56 gezeigt ist, erzielt. Der Hauptspeicher ML wird auf der Grundlage des Betriebsarten signals MODE zwischen einem statischen und dynamischen Typ geschaltet, um zu arbeiten.

Fig. 61 zeigt einen Stromlaufplan, der konkret die Strukturen des Hauptspeichers ML und des Hilfsspeichers SL darstellt, die in Fig. 60 zeigt sind. Diese Schaltung weist eine Struktur auf, die durch ein Ersetzen des Haupt speichers der Struktur, die in Fig. 59 gezeigt ist, durch einem dynamischen Hilfsspeicher erzielt wird.

Eine Auswahlvorrichtung SELS und der Hilfsspeicher, die in Fig. 61 gezeigt sind, weisen die gleichen Strukturen wie die Auswahlvorrichtung SEL1 und der Hauptspeicher auf, die in Fig. 7A gezeigt sind. Das heißt, die Auswahlvorrichtung SELS, ein PMOS-Transistor P1S, ein NMOS-Transistor N1S und Inverter INV1S und INV5S, die in Fig. 61 gezeigt sind, ent sprechen der Auswahlvorrichtung SEL1, dem PMOS-Transistor P1, dem NMOS-Transistor N1 bzw. den Invertern INV1 bzw. INV5, die in Fig. 7A gezeigt sind.

Deshalb werden Betriebe der Auswahlvorrichtungen SELM und SELS durch das Betriebsartensignal MODE gesteuert, wäh rend jene der Haupt- und Hilfsspeicher ebenso zwischen ei nem dynamischen und statischen Typ geschaltet werden. Ge nauer gesagt arbeiten sowohl der Haupt- als auch Hilfsspei cher bei einem normalen Betrieb als dynamische Typen, wäh rend der Hauptspeicher bei einem Schiebebetrieb oder einer Ruhebetriebsart, die Takte stoppt, als ein statischer Typ arbeitet.

Invertierte Signale Q1B und Q2B werden von einem Aus gangsanschluß eines Inverters INV2M bzw. einem Eingangsan schluß des Inverters INV1S erzielt.

Nachstehend erfolgt die Beschreibung eines zweiunddreißigsten Ausführungsbeispiels der vorliegenden Erfin dung.

Fig. 62 zeigt einen Stromlaufplan, der die Struktur des zweiunddreißigsten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Die Schaltung, die in Fig. 62 gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen ei ner Logikschaltung LC2, die ein Betriebsartensignal MODE und ein Taktsignal T anlegt, zu der Schaltung, die in Fig. 16A gezeigt ist, erzielt wird. Jedoch sind hier Transfer gatter S10 und S11, die eine Auswahlvorrichtung ausbilden, weggelassen.

Ein Haltesignal HOLD und ein Taktursprungssignal TB werden in die Logikschaltung LC2 eingegeben. Die Logik schaltung LC2 ist durch eine Flipflopschaltung FF1 eines bei einer negativen Flanke auslösenden Typs, eine Flipflop schaltung FF2 eines bei einer positiven Flanken auslösenden Typs, einen Inverter INVH1, ein zweieingängiges negiertes UND-Gatter NANDTB, und ein zweieingängiges UND-Gatter ANDM ausgebildet.

Die Flipflopschaltung FF1 nimmt bei einer Abfallflanke des Taktursprungssignals TB das Haltesignal HOLD auf. Ein Ausgangssignal H1 der Flipflopschaltung FF1 wird bei einer Anstiegsflanke des Taktursprungssignals TB aufgenommen. Ausgangssignale H1 und H2 der Flipflopschaltungen FF1 bzw. FF2 werden an das UND-Gatter ANDM angelegt, so daß das Be triebsartensignal MODE als das logische Produkt von ihnen ausgebildet wird.

Der Inverter INVH1 invertiert das Ausgangssignal H1 und gibt ein invertiertes Signal H1B aus, welches zusammen mit dem Taktursprungssignal TB an das negierte UND-Gatter NANDTB angelegt wird, so daß ein Taktsignal T als ein in vertiertes Signal des logischen Produkts von ihnen ausge bildet wird.

Fig. 63 zeigt ein Zeitablaufsdiagramm, das die Wellen formen der jeweiligen Signale, die in Fig. 62 gezeigt sind, darstellt. Bei einer Abfallflanke des Taktursprungssignals TB in einem Taktzyklus #0 wird das Haltesignal HOLD aufge nommen, das Ausgangssignal H1 steigt an und sein invertier tes Signal H1B fällt ab. Das Ausgangssignal H2 steigt bei der Anstiegsflanke des Taktursprungssignals TB, die die Grenze zwischen dem Taktzyklus #0 und einem Taktzyklus #1 ausbildet, an. Somit steigt das Betriebsartensignal MODE ebenso an.

Andererseits befindet sich das Signal H1B an einem ho hen Pegel, bis das Ausgangssignal H1 ansteigt, wodurch das negierte UND-Gatter NANDTB als ein Inverter dient, und das Taktsignal T wird als ein invertiertes Signal des Taktur sprungssignals TB erzielt. Danach geht das Signal H1B zu einem niedrigen Zustand über, wodurch das Taktsignal T an dem hohen Pegel gehalten wird.

In einem Taktzyklus #2 wird ein Übergang des Haltesig nals HOLD von einem hohen Pegel zu einem niedrigen Pegel durch ein Abfallen des Taktursprungssignals TB in dem Takt zyklus #2 zu dem Ausgangssignal H1 übertragen. Daraufhin folgend geht das Signal H1B zu einem hohen Zustand über. Das Ausgangssignal H2 befindet sich zu diesem Zeitpunkt an einem hohen Pegel, wodurch das UND-Gatter ANDM einen Über gang des Ausgangssignals H1 von einem hohen Pegel zu einem niedrigen Pegel als den des Betriebsartensignals MODE von einem hohen Pegel zu einem niedrigen Pegel überträgt. Wei terhin fällt das Taktsignal T bei der Gelegenheit eines An stiegs des Taktursprungssignals TB an einer Grenze zwischen dem Taktzyklus #2 und einem Taktzyklus #3 ab.

Wie es zuvor beschrieben worden ist, geht das Taktsig nal T zwangsweise zu einem hohen Zustand über, wenn sich mindestens das Betriebsartensignal MODE an einem hohen Pe gel befindet. Deshalb ist ein Transfergatter S4 zwangsweise geschlossen, wenn ein Transfergatter S5 geschlossen ist.

Somit wird der Hilfsspeicher zu einem statischen Typ geschaltet und das Taktsignal T wird durch ein Wandeln des Haltesignals HOLD zu einem hohen Pegel auf einen hohen Pe gel festgelegt, wodurch eine Erhöhung einer Leistungsauf nahme, die durch eine Kollision (Konkurrenz) der Signale verursacht wird, vermieden werden kann.

Natürlich kann sich eine Mehrzahl von Flipflopschaltun gen die Logikschaltung LC2 teilen.

Nachstehend erfolgt die Beschreibung eines dreiunddreißigsten Ausführungsbeispiels der vorliegenden Erfin dung.

Fig. 64 zeigt einen Stromlaufplan, der die Struktur des dreiunddreißigsten Ausführungsbeispiels der vorliegenden Erfindung darstellt. Die Schaltung, die in Fig. 64 gezeigt ist, weist eine Struktur auf, die durch ein Hinzufügen ei ner Logikschaltung LC3, die ein Betriebsartensignal MODE und ein Taktsignal T anlegt, zu der Schaltung, die in Fig. 16A gezeigt ist, erzielt wird.

Ein Haltesignal HOLD, ein Taktursprungssignal TB, ein Testbetriebsartensignal TMB und ein Signal SM werden in die Logikschaltung LC3 eingegeben. Die Logikschaltung LC3 weist eine Struktur auf, die durch ein Hinzufügen einer Auswahl vorrichtung SELC zu der Logikschaltung LC2, die in Fig. 62 gezeigt ist, und durch ein Ersetzen des Inverters INVH1 durch ein negiertes UND-Gatter NANDH1 erzielt wird.

Ein Eingangsanschluß des negierten UND-Gatters NANDH1 nimmt ähnlich zu dem Inverter INVH1 ein Ausgangssignal H1 auf und der andere Eingangsanschluß nimmt das Testbetriebs artensignal TMB auf. Die Auswahlvorrichtung SELC gibt auf der Grundlage des Testbetriebsartensignals TMB, welches hoch oder niedrig ist, ein Ausgangssignal eines UND-Gatters ANDM oder das Signal SM als das Betriebsartensignal MODE aus.

Bei einem normalen Betrieb ist das Testbetriebsarten signal TMB auf einen hohen Pegel gesetzt. Somit wählt die Auswahlvorrichtung SELC das Ausgangssignal des UND-Gatters ANDM als das Betriebsartensignal MODE aus, während das ne gierte UND-Gatter NANDH1 als ein Inverter dient, wodurch die Schaltung einen zu dem der Schaltung, die in Fig. 62 gezeigt ist, ähnlichen Betrieb durchführt. Das heißt, das Signal SM übt keinen Einfluß auf den normalen Betrieb aus.

Während ein Transfergatter S11 durch ein Setzen des Be triebsartensignals MODE auf einen hohen Pegel leitet, um ein Abfragetestsignal SI zu einem Hauptspeicher zu übertra gen, befindet sich ein Taktsignal T zwangsweise auf einem hohen Pegel, wenn sich das Betriebsartensignal MODE auf ei nem hohen Pegel befindet, wodurch ein Transfergatter S3 ausgeschaltet ist, um Speicherinhalte eines Hilfsspeichers, der als ein statischer Typ arbeitet, nicht zu unterdrücken.

Bei einem Testbetrieb ist das Testbetriebsartensignal TMB andererseits auf einen niedrigen Pegel gesetzt. Somit gibt die Auswahlvorrichtung SELC das Signal SM als das Be triebsartensignal MODE aus und das Taktsignal T nimmt einen Wert an, welcher zu dem Taktursprungssignal TB komplementär ist. Das heißt, der Wert des Haltesignals HOLD ist nicht mit dem Testbetrieb verknüpft.

Fig. 65 zeigt ein Zeitablaufsdiagramm, das die Wellen formen der jeweiligen Signale, die in Fig. 64 gezeigt sind, bei einem Schiebebetrieb darstellt. Wie es in Fig. 65 ge zeigt ist, dient das Signal SM als das Betriebsartensignal MODE, wodurch das gleiche in einer Flipflopschaltung eines Abfragetyps als das verwendet werden kann, daß ein Schalten zwischen einem normalen Eingangssignal DI und einem Abfra getestsignal SI steuert, das im allgemeinen bei einem Ab fragetest durchgeführt wird.

Nachstehend erfolgt die Beschreibung einer Ausgestal tung eines Ausführungsbeispiels.

In den ersten bis elften Ausführungsbeispielen wird der Betrieb eines der Halbspeicher, die die Flipflop schaltung ausbilden, in einen dynamischen Zustand gebracht, während der andere zu entweder einem dynamischen Zustand oder statischen Zustand gesteuert wird. Eine Speicher schleife des Halbspeichers, die in einem statischen Zustand arbeitet, weist eine CMOS-Struktur auf.

Bei einem Transfergatter, das nicht zu der Speicher schleife beiträgt, kann einer der PMOS- und NMOS-Transisto ren, die das gleiche ausbilden, weggelassen werden. Zum Beispiel kann in der Schaltung, die in Fig. 17A gezeigt ist, der PMOS-Transistor P1 des Transfergatters S1 wegge lassen werden. In diesem Fall können die PMOS-Transistoren P10 und P11 ebenso weggelassen werden. Alternativ kann der NMOS-Transistor N1 weggelassen werden. In diesem Fall kön nen die NMOS-Transistoren N10 und N11 ebenso weggelassen werden.

Bei dem Transfergatter S3 ist es jedoch unvorteilhaft, die Transistoren wegzulassen. Dies besteht aufgrund dessen, da lediglich der zweite Anschluß des Transfergatters S3 mit dem Inverter INV3 verbunden ist und in diesem Abschnitt das Potential vorzugsweise voll zwischen hohen und niedrigen Pe geln schwingt.

Claims

1. Speicherschaltung, die aufweist:

a) einen ersten Schalter, der Eingangs- und Ausgangsan schlüsse beinhaltet, so daß ein Öffnen/Schließen von ihm durch ein Taktsignal gesteuert wird;
b) einen ersten Inverter, der einen Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Schalters verbunden ist, und einen Ausgangsanschluß beinhaltet;
c) einen zweiten Inverter;
d) einen zweiten Schalter, dessen Öffnen/Schließen zu dem des ersten Schalters komplementär ist; und
e) einen dritten Schalter, dessen Öffnen/Schließen durch ein Betriebsartensignal gesteuert wird, wobei
der zweite Inverter und die zweiten und dritten Schal ter zwischen den Ausgangs- und Eingangsanschlüssen des ersten Inverters in Reihe zueinander geschaltet sind,
der zweite Inverter auf ein Leiten sowohl des zweiten als auch dritten Schalters hin antiparallel zu dem er sten Inverter geschaltet ist, und
die Speicherschaltung als ein Halbspeicher eines dyna mischen Typs arbeitet, wenn sich der dritte Schalter in einem nichtleitenden Zustand befindet.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß der zweite Inverter aufweist:

1. (c-1) ein Paar von Ausgangsleitungen, die einen Aus gangsanschluß des zweiten Inverters ausbilden;
2. (c-2) einen N-Kanal-Metalloxidhalbleitertransistor, der einen Drain, der mit der ersten Ausgangs leitung verbunden ist, ein Gate, das mit einem Eingangsanschluß des zweiten Inverters verbun den ist, und eine Source aufweist, an die ein erstes Potential angelegt wird, das einer von binären Logiken entspricht, die von dem zweiten Inverter ausgegeben werden; und
3. (c-3) einen P-Kanal-Metalloxidhalbleitertransistor, der einen Drain, der mit der zweiten Ausgangs leitung verbunden ist, ein Gate, das mit dem Eingangsanschluß des zweiten Inverters verbun den ist, und eine Source aufweist, an die ein zweites Potential angelegt wird, das der ande ren der binären Logiken entspricht und höher als das erste Potential ist,

der zweite Schalter ein Transfergatter ist, das N-Ka nal-Metalloxidhalbleiter- und P-Kanal-Metalloxidhalb leitertransistoren verwendet,
das eine Gate der P-Kanal-Metalloxidhalbleiter- und N- Kanal-Metalloxidhalbleitertransistoren des zweiten Schalters das Taktsignal und das andere ein invertier tes Taktsignal aufnimmt, das zu dem Taktsignal komple mentär ist,
die N-Kanal-Metalloxidhalbleitertransistoren des zwei ten Inverters und des zweiten Schalters in Reihe zuein ander geschaltet sind, und
die P-Kanal-Metalloxidhalbleitertransistoren des zwei ten Inverters und des zweiten Schalters in Reihe zuein ander geschaltet sind.

3. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
der zweite Schalter ein Transfergatter ist, das N-Ka nal-Metalloxidhalbleiter- und P-Kanal-Metalloxidhalb leitertransistoren verwendet,
das eine Gate der P-Kanal-Metalloxidhalbleiter- und N- Kanal-Metalloxidhalbleitertransistoren des zweiten Schalters das Taktsignal und das andere ein invertier tes Taktsignal aufnimmt, das zu dem Taktsignal komple mentär ist,
der dritte Schalter ein Transfergatter ist, das N-Ka nal-Metalloxidhalbleiter- und P-Kanal-Metalloxidhalb leitertransistoren verwendet,
an das eine Gate der N-Kanal-Metalloxidhalbleiter- und P-Kanal-Metalloxidhalbleitertransistoren des dritten Schalters das Betriebsartensignal und an das andere ein invertiertes Betriebsartensignal angelegt wird, das zu dem Betriebsartensignal komplementär ist,
die N-Kanal-Metalloxidhalbleitertransistoren der zwei ten und dritten Schalter in Reihe zueinander geschaltet sind, und
die P-Kanal-Metalloxidhalbleitertransistoren der zwei ten und dritten Schalter in Reihe zueinander geschaltet sind.

4. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
der erste Inverter eine Komplementärmetalloxidhalblei terinverterschaltung ist, die unter Verwendung einer Basiszelle eines Komplementärmetalloxidhalbleitergate array ausgebildet ist, und
eine Mehrzahl von Metalloxidhalbleitertransistoren min destens eines Leitfähigkeitstyps in der Komplementärme talloxidhalbleiterinverterschaltung parallel zueinander geschaltet sind.

5. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
der zweite Inverter eine Komplementärmetalloxidhalblei terinverterschaltung ist, die unter Verwendung einer Basiszelle eines Komplementärmetalloxidhalbleitergate array ausgebildet ist, und
eine Mehrzahl von Metalloxidhalbleitertransistoren min destens eines Leitfähigkeitstyps in der Komplementärme talloxidhalbleiterinverterschaltung parallel zueinander geschaltet sind.

6. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
ein Eingangsanschluß des zweiten Inverters und die Ein gangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters ver bunden sind, und
die Speicherschaltung weiterhin aufweist:

a) einen Ausgangsanschluß, der mit dem Eingangsanschluß des dritten Schalters verbunden ist.

7. Speicherschaltung nach Anspruch 6, dadurch gekennzeich net, daß sie weiterhin aufweist:

a) einen Halbspeicher, der einen Eingangsanschluß und einen Ausgangsanschluß aufweist, der mit dem Ein gangsanschluß des ersten Schalters verbunden ist,

wobei ein Betrieb des Halbspeichers durch einen Schal ter zwischen den Eingangs- und Ausgangsanschlüssen des Halbspeichers gesteuert wird, der zum Öffnen/Schließen des ersten Schalters komplementär geöffnet/geschlossen wird.

8. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
ein Eingangsanschluß des zweiten Inverters und die Ein gangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters ver bunden sind, und
die Speicherschaltung weiterhin aufweist:

a) eine erste Treiberschaltung, die einen Eingangsan schluß, der mit dem Eingangsanschluß des dritten Schalters verbunden ist, und einen Ausgangsanschluß aufweist.

9. Speicherschaltung nach Anspruch 8, dadurch gekennzeich net, daß sie weiterhin aufweist:

10. Speicherschaltung nach Anspruch 8, dadurch gekennzeich net, daß sie weiterhin aufweist:

a) eine Mehrzahl von Eingangsanschlüssen; und
b) eine Auswahlvorrichtung, die zwischen der Mehrzahl von Eingangsanschlüssen und dem ersten Inverter zu dem ersten Schalter in Reihe geschaltet ist, um durch ein vorgeschriebenes Signal gesteuert zu wer den.

11. Speicherschaltung nach Anspruch 8, dadurch gekennzeich net, daß sie weiterhin aufweist:

a) erste und zweite Eingangsanschlüsse; und
b) eine Auswahlvorrichtung, die durch erste P-Kanal- Metalloxidhalbleiter- und erste N-Kanal-Metalloxid halbleitertransistoren ausgebildet ist, von denen jeder durch ein vorgeschriebenes Signal gesteuert wird, wobei
der erste Schalter durch zweite P-Kanal-Metalloxidhalb leiter- und zweite N-Kanal-Metalloxidhalbleitertransi storen ausgebildet ist,
die ersten und zweiten P-Kanal-Metalloxidhalbleiter transistoren zwischen dem ersten Eingangsanschluß und dem Eingangsanschluß des ersten Inverters in Reihe zu einander geschaltet sind, und
die ersten und zweiten N-Kanal-Metalloxidhalbleiter transistoren zwischen dem zweiten Eingangsanschluß und dem Eingangsanschluß des ersten Inverters in Reihe zu einander geschaltet sind.

12. Speicherschaltung nach Anspruch 8, dadurch gekennzeich net, daß sie weiterhin aufweist:

a) einen vierten Schalter, der einen Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß aufweist; und
b) eine zweite Treiberschaltung, die einen Eingangsan schluß, der mit dem Ausgangsanschluß des vierten Schalters verbunden ist, und einen Ausgangsanschluß aufweist, wobei

der erste Schalter zum Öffnen/Schließen des vierten Schalters komplementär geöffnet/geschlossen wird.

13. Speicherschaltung nach Anspruch 1, dadurch gekennzeich net, daß
ein Eingangsanschluß des zweiten Inverters und die Ein gangsanschlüsse des zweiten Schalters, des dritten Schalters und des ersten Inverters mit den Ausgangsan schlüssen des ersten Inverters, des zweiten Inverters, des zweiten Schalters bzw. des dritten Schalters ver bunden sind,
die Speicherschaltung weiterhin aufweist:

a) einen vierten Schalter, der einen Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß aufweist;
b) eine erste Treiberschaltung, die einen Eingangsan schluß, der mit dem Ausgangsanschluß des vierten Schalters verbunden ist, und einen Ausgangsanschluß aufweist;
c) einen fünften Schalter, der einen Eingangsanschluß, der mit dem Ausgangsanschluß des ersten Inverters verbunden ist, und einen Ausgangsanschluß aufweist; und
d) eine zweite Treiberschaltung, die einen Eingangsan schluß, der mit dem Ausgangsanschluß des fünften Schalters verbunden ist, und einen Ausgangsanschluß aufweist,

die vierten und fünften Schalter zum Öffnen/Schließen des ersten Schalters komplementär geöffnet/geschlossen werden, und
Ausgangssignale der ersten und zweiten Treiberschaltun gen komplementäre Werte annehmen.

14. Speicherschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß der dritte Schalter lediglich leitet, wenn der zweite Schalter leitet.