DE102005015429B3

DE102005015429B3 - Takterzeugung für einen zeitversetzt arbeitenden Analog-Digital-Wandler

Info

Publication number: DE102005015429B3
Application number: DE102005015429A
Authority: DE
Inventors: Dieter Draxelmayr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-04-04
Filing date: 2005-04-04
Publication date: 2006-10-19
Anticipated expiration: 2025-04-05
Also published as: US7352309B2; CN1848688A; FR2891964B1; US20060220695A1; CN100521544C; FR2891964A1

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zum Erzeugen von Einschaltsignalen zum Ansteuern von Abtasthaltegliedern eines zeitversetzt arbeitenden Analog-Digital-Wandlers, enthaltend: einen ersten Eingang zur Einkopplung eines gemeinsamen Referenztaktsignals, zumindest eine Fenstereinrichtung zur Erzeugung zueinander zeitversetzter Taktsignale, deren jeweilige Zeitfenster, bei denen das jeweilige Taktsignal einen ersten logischen Pegel aufweist, aus dem Referenztaktsignal abgeleitet sind, zumindest eine der Fenstereinrichtung nachgeschaltete Gattereinrichtung zur Erzeugung eines Einschaltsignals, die das Referenztaktsignal mit einem jeweiligen zeitversetzten Taktsignal und einer weiteren Information derart verknüpft, dass das Zeitfenster des Einschaltsignals gegenüber dem Zeitfenster eines Referenztaktsignals zumindest länger ist. Die Erfindung betrifft ferner einen solchen Analog-Digital-Wandler sowie zwei Verfahren zum Betreiben der Schaltungsanordnung.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Takterzeugung eines zeitversetzt arbeitenden Analog-Digital-Wandlers, einen solchen Analog-Digital-Wandler sowie Verfahren zum Betreiben der Schaltungsanordnung.

A/D-Wandler werden vor allem in der digitalen Signalverarbeitung eingesetzt. Anwendungen für die digitale Signalverarbeitung sind zum Beispiel Computer basierte Anwendungen, beispielsweise in einem Mikroprozessor, oder Telekommunikationsanwendungen, beispielsweise Breitbandanwendungen oder Mobilfunkanwendungen. Insbesondere bei diesen Anwendungen besteht der Bedarf einer hochbitratigen Analog-Digital-Wandlung mit einer sehr hohen Abtastrate und einer entsprechend hohen Genauigkeit der Wandlung. Vor allem für solche Anwendungen, bei denen eine sehr hochbitratige Umsetzung erforderlich ist, werden häufig so genannte zeitversetzt arbeitende A/D-Wandler, die häufig auch als Wandler-Array, Converter-Array oder Time-Interleaved-A/D-Converter (TIADC) bezeichnet werden, eingesetzt. Nachfolgend werden diese Art der A/D-Wandler auch kurz als A/D-Wandler bezeichnet.

Zum allgemeinen Hintergrund von zeitversetzt arbeitenden A/D-Wandlern im Allgemeinen und deren Takterzeugungsvorrichtung und Abtasthalteverstärkern im Speziellen sei auf die US 6,259,281 B1 , die DE 698 21 990 T2 , die DE 698 12 369 T2 , die WO 2004/079917 A1 sowie den Artikel im Konferenzband ESSCIRC 2004 von Simon M. Louwsma, et al., „A 1.6 GS/s, 16 Times Interleaved Track & Hold with 7.6 ENOB in 0.12 μm CMOS", Seiten 343–346 verwiesen.

Ein zeitversetzt arbeitender A/D-Wandler ist dazu ausgelegt, ein analoges Eingangssignal in ein digitales Ausgangssignal zu wandeln. Zu diesem Zwecke weist der A/D-Wandler zumindest zwei parallel zueinander angeordnete einzelne A/D-Wandler auf. Diese so genannten Einzel-A/D-Wandler arbeiten zeitversetzt und tasten unter Verwendung eines diesem Einzel-A/D-Wandler zugeordneten Abtasthalteverstärkers (Track and Hold Circuit) das analoge Eingangssignal zueinander zeitversetzt ab. Hierfür werden die Abtasthalteverstärker jeweils mit einem individuellen Taktsignal angesteuert. Ein jeweiliges individuelles Taktsignal definiert ein Zeitfenster, innerhalb dessen der jeweilige Abtasthalteverstärker aktiviert, also eingeschaltet ist und somit das analoge Eingangssignal abtastet. Im einfachsten Fall werden diese individuellen Taktsignale aus einem gemeinsamen Taktsignal abgeleitet und derart modifiziert, dass die jeweiligen Zeitfenster der individuellen Taktsignale in ihrer zeitlichen Abfolge (Timing) zueinander zeitversetzt ausgebildet sind. Nachfolgend werden diese individuellen, zeitversetzten Taktsignale als Einzeltaktsignale oder Einschaltsignale bezeichnet.

Insbesondere für Hochgeschwindigkeitsanwendungen ist das exakte Timing und damit die Erzeugung der Einzeltaktsignale elementar, da dies die Geschwindigkeit und damit die Leistungsfähigkeit des gesamten A/D-Wandlers wesentlich charakterisiert. Ein besonderes Augenmerk wird darauf gelegt, dass die Einzeltaktsignale möglichst steile Flanken aufweisen, um den jeweiligen Abtasthalteverstärker, der eben über ein solches Einzeltaktsignal angesteuert wird, ein ausreichend breites Zeitfenster zum Abtasten und Treiben des analogen Eingangssignals zu ermöglichen.

In dem eingangs erwähnten, gattungsbildenden US-Patent US 6,259,281 B1 wird dies durch einen eigens dafür vorgesehenen Taktsignalgenerator zur Erzeugung von Unterabtastsignalen mit höherer Taktflankengeschwindigkeit und zeitrichtigen Taktflanken gelöst. Der aus der US 6,259 281 B1 heraus bekannte Taktsignalgenerator sowie das entsprechende Timing der Einzeltaktsignale wird nachfolgend anhand der 1a und 1b kurz beschrieben.

Der mit Bezugszeichen 1 bezeichnete Taktsignalgenerator weist einen Takteingang 2 zur Einkopplung eines gemeinsamen Taktsignal CLK und einen Taktausgang 3 auf, an dem zueinander zeitversetzte Einzeltaktsignale CLK'' abgreifbar sind. Zur Erzeugung der Einzeltaktsignale CLK'' ist zwischen Takteingang 2 und Taktausgang 3 eine Fenstereinrichtung 4 vorgesehen, die dazu ausgelegt ist, aus dem gemeinsamen Taktsignal CLK (Mastertakt) mehrere zueinander zeitversetzte Einzeltaktsignale CLK', von denen in 1a und 1b lediglich eines dargestellt ist, zu erzeugen. Der Fenstereinrichtung 4 sind mehrere UND-Gatter nachgeschaltet (von denen in 1a lediglich eines dargestellt ist), denen jeweils eines der zeitversetzten Taktsignale CLK' sowie das gemeinsame Taktsignal CLK zugeführt wird. Durch UND-Verknüpfungen dieser beiden Taktsignale CLK, CLK' werden die zueinander zeitversetzten Einzeltaktsignale CLK'' erzeugt. Die so erzeugten Einzeltaktsignale CLK'' bilden also das gemeinsame Taktsignal CLK nach, dass heißt die Dauer, innerhalb der ein jeweiliges Einzeltaktsignale CLK'' einen hohen logischen Pegel aufweist, entspricht der Dauer T = t2 – t1 eines Halbtaktes des gemeinsame Taktsignals CLK bilden.

Das besondere Problem ergibt sich dabei, dass ein jeweiliger Einzel-A/D-Wandler die A/D-Wandlung möglichst genau, insbesondere auf ein LSB-Bit (LSB = least significant bit) genau, vornehmen soll. Hierzu wird das analoge Eingangssignal im Abtasthalteverstärker zunächst in Speicherelemente, die z. B. als Kondensatoren ausgebildet sind, geladen (track), was eine der Kapazität der Speicherkondensatoren entsprechende Zeitdauer erfordert. Insbesondere bei sehr hohen Frequenzen und bei einem Zeitfenster der Dauer T von z. B. einem halben Takt des gemeinsamen Taktsignals, wie in der US 6,259 281 B1 , bleibt somit eine sehr geringe Zeitdauer zur Verfügung, innerhalb der das jeweilige analoge Eingangssignal in die Speicherelemente eingelesen werden muss und dem jeweils nachgeschalteten Einzel-A/D-Wandler über den Treiber zugeführt werden muss. Da aber immer der ungünstigste Fall (Worst-Case) berücksichtigt werden muss, also dass das zu wandelnde analoge Eingangssignal den kompletten Spannungshub erfordert und damit sämtliche Speicherelemente des Abtasthalteverstärker geladen werden müssen, reicht im Falle eines für Hochgeschwindigkeitsanwendung ausgelegten A/D-Wandlers das zur Verfügung stehende Zeitfenster häufig nicht aus. Dies führt insgesamt zu einer Reduzierung der Geschwindigkeit der A/D-Wandlung und damit der Leistungsfähigkeit des A/D-Wandlers. Um dennoch eine hohe Leistungsfähigkeit und somit eine hohe Geschwindigkeit der A/D-Wandlung zu garantieren, müsste der Abtasthalteverstärker möglichst schnell nach dem Einschalten aktiviert sein, um innerhalb des Zeitfensters alle Speicherelemente aufzuladen, was allerdings sehr hohe schaltungstechnische Anforderungen an den entsprechenden Abtasthalteverstärker stellt.

Ein weiteres Problem ergibt sich bei der Erzeugung einer definierten Einschaltflanke, mit welcher der Abtasthalteverstärker eingeschaltet werden soll. Die Abschaltflanke des Einzeltaktsignals, bei der also der Abtasthalteverstärker ausgeschaltet wird, lässt sich typischerweise relativ exakt einstellen. Problematisch ist allerdings die Erzeugung einer definierten Einschaltflanke, mit welcher der Abtasthalteverstärker eingeschaltet werden soll, die mehr oder weniger stark schwanken kann. Eine nicht definierte, schwankende Einschaltflanke kann dafür verantwortlich sein, dass das Zeitfenster zum Einschalten des Abtasthalteverstärkers nicht definiert ist und über einen größeren Bereich variiert. Dies ist ein Zustand der insbesondere für Hochfrequenzanwendungen, bei denen sehr kurze Zeitfenster zur Verfügung stehen, nicht wünschenswert ist.

Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zu Grunde, einen verbesserten Taktsignalgenerator bereit zu stellen, der insbesondere eine verbesserte Ansteuerung eines Abtasthalteverstärkers bzw. Einzel-A/D-Wandlers ermöglicht. Eine weitere Aufgabe besteht darin, einen zeitversetzt arbeitenden A/D-Wandler mit vereinfachter Taktsignalerzeugung und insbesondere mit einer verbesserten Leistungsfähigkeit bereit zu stellen.

Erfindungsgemäß wird zumindest eine dieser Aufgaben durch eine Schaltungsanordnung mit den Merkmalen des Patentanspruchs 1, einem A/D-Wandler mit den Merkmalen des Patentanspruchs 14 und/oder durch Verfahren mit den Merkmalen der Patentansprüche 19 und 20 gelöst.

Demgemäß ist vorgesehen:

– Eine Schaltungsanordnung zum Erzeugen von Einschaltsignalen zum Ansteuern von Abtasthaltegliedern eines zeitversetzt arbeitenden Analog-Digital-Wandlers, enthaltend: einen ersten Eingang zur Einkopplung eines gemeinsamen Referenztaktsignals, zumindest eine Fenstereinrichtung zur Erzeugung zueinander zeitversetzter Taktsignale, deren jeweilige Zeitfenster, bei denen das jeweilige Taktsignal einen ersten logischen Pegel aufweist, aus dem Referenztaktsignal abgeleitet sind, zumindest eine der Fenstereinrichtung nachgeschaltete Gattereinrichtung zur Erzeugung eines Einschaltsignals, die das Referenztaktsignal mit einem jeweiligen zeitversetzten Taktsignal und einer weiteren Information derart verknüpft, dass das Zeitfenster des Einschaltsignals gegenüber dem Zeitfenster des Referenztaktsignals zumindest länger ist. (Patentanspruch 1)
– Ein zeitversetzt arbeitender Analog-Digital-Wandler, enthaltend: einen Signaleingang zur Einkopplung eines analogen Eingangssignals, einen Signalausgang zum Abgreifen eines aus dem analogen Eingangssignals durch A/D-Wandlung abgeleiteten digitalen Ausgangssignals, zumindest zwei parallel zueinander und zwischen dem Signaleingang und dem Signalausgang angeordnete Wandlerpfade, wobei zumindest ein Element eines jeweiligen Wandlerpfades jeweils durch ein zugeordnetes Einschaltsignal angesteuert ist, wobei die Einschaltsignale einen vorbestimmten Zeitversatz zueinander aufweisen, einer Schaltungsanordnung nach einem der vorstehenden Ansprüche zum Erzeugen von Einschaltsignalen zum Ansteuern der Wandlerpfade. (Patentanspruch 14)

Die der vorliegenden Erfindung zu Grunde liegende Erkenntnis besteht darin, dass die Abtasthalteverstärker von zeitversetzt arbeitenden A/D-Wandlern oder entsprechender Schaltungen mit ähnlicher Funktionalität eben nicht genau für die Dauer aktiv sein muss, die durch ein jeweiliges Einzeltaktsignal und/oder das Referenztaktsignal vorgegeben wird. Vielmehr kann der jeweilige Abtasthalteverstärker auch für eine längere Zeitdauer bezogen auf das zeitversetzte Einzeltaktsignal bzw. das Referenztaktsignal eingeschaltet sein, sofern dies die Funktionalität der anderen Abtasthalteverstärker bzw. der entsprechenden Einzel-A/D-Wandler nicht negativ beeinträchtigt.

Eingeschaltet bedeutet in diesem Zusammenhang, dass der entsprechende Abtasthalteverstärker im so genannten Tracking-Betriebsmodus befindlich ist und das jeweilige analoge Eingangssignal oder einen Teil davon einliest. Anschließend wird der Abtasthalteverstärker ausgeschaltet und befindet sich im so genannten Hold-Betriebsmodus, bei dem die eingelesenen Informationen des analogen Eingangssignals abgetastet werden und dem jeweiligen Einzel-A/D-Wandler zur A/D-Wandlung zugeführt werden.

Die Idee der vorliegenden Erfindung besteht insbesondere darin, die jeweiligen, aus dem gemeinsamen Taktsignal (Referenztaktsignal) abgeleiteten Einzeltaktsignale bzw. Einschaltsignale zur Ansteuerung einer nachgeschalteten Abtasthaltevorrichtung in ihrer Dauer zumindest zu verlängern und insbesondere für die Dauer, die zum Einlesen des analogen Eingangssignals erforderlich ist, auszudehnen. Der Einzel-A/D-Wandler erzeugt zu diesem Zweck vorzugsweise ein Statussignal, welches angibt, ob gerade das abgetastete Eingangssignal noch benötigt wird oder ob bereits ein neuer Wert in den Abtasthalteverstärker einlesen werden kann.

Dies versetzt den Abtasthalteverstärker mithin in die Lage, eine längere Zeit zur Einkopplung und zum Einlesen (Tracking) des analogen Eingangssignals und zur jeweiligen Verstärkung dieses Signals zur Verfügung zu haben. Der gesamte Prozess der A/D-Wandlung wird damit insgesamt zeitunkritischer, da dem Abtasthalteverstärker nunmehr eine entsprechend längere Dauer zur Verfügung steht, um zum Beispiel selbst seine Treiberbauelemente betriebsbereit zu schalten und das analoge Eingangssignal in der dafür zur Verfügung stehenden Zeit ordnungsgemäß einzulesen, abzutasten und an den jeweiligen Einzel-A/D-Wandler weiterzuleiten.

Die vorliegende Erfindung ermöglicht es, dass sich der Abtasthalteprozess so lange wie erforderlich erstrecken kann, was insbesondere auch heißen kann, dass das von dem erfindungsgemäßen Taktsignalgenerator abgeleitete Einschaltsignal zum Einschalten des Abtasthalteverstärkers (für den Tracking-Betrieb) auch für die Dauer mehrerer Takte des gemeinsamen Referenztaktsignals aktiv sein kann. Aktiv bedeutet in diesem Sinne, dass das Signal gegenüber einem inaktiven Zustand einen veränderten logischen Pegel aufweist, wodurch die entsprechende, dadurch angesteuerte Abtasthaltevorrichtung aktiviert, also eingeschaltet wird.

Der Kern der vorliegenden Erfindung besteht somit darin, dass bei einem zeitversetzt arbeitenden A/D-Wandler Abtastzeitpunkte für dessen Einzel-A/D-Wandler gewonnen werden, die mit der Präzision des gemeinsamen Taktsignals definiert sind, die aber dennoch eine Abtastdauer aufweisen, die zumindest größer ist als die Dauer einer durch das gemeinsame Taktsignal definierten Referenz, beispielsweise im Falle ei nes symmetrischen Taktsignals einer Referenz größer als ein halber Taktzyklus des gemeinsamen Taktsignals.

Ein weiterer, ebenfalls vorteilhafter Aspekt der vorliegenden Erfindung besteht darin, dass durch das Bereitstellen eines in seiner Dauer verlängerten Einschaltsignals der jeweilige Abtasthalteverstärker schaltungstechnisch signifikant einfacher ausgestaltet werden kann, da hier geringere schaltungstechnische Anforderungen an den Abtasthalteverstärker insbesondere hinsichtlich dessen Ansteuerung und Verstärkung gestellt werden können.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen sowie aus der Beschreibung in Zusammenschau mit den Figuren der Zeichnungen.

In einer Ausgestaltung der Erfindung ist die zusätzliche Information eine Statusinformation über den augenblicklichen Status der Wandlung des dem entsprechenden Abtasthalteglied zugeordneten Einzel-A/D-Wandlers.

In einer bevorzugten Ausgestaltung der Erfindung ist zumindest ein zweiter Eingang vorgesehen, in den ein Statussignal einkoppelbar ist, welches die Statusinformation über den Zustand der jeweils aktuellen A/D-Wandlung enthält.

Typischerweise, jedoch nicht notwendigerweise, ist die Schaltungsanordnung als Taktgenerator ausgebildet, die einen als Takteingang ausgebildeten ersten Eingang zur Einkopplung eines gemeinsamen Taktsignals aufweist und die mehrere Ausgänge aufweist, an denen die Einschaltsignale abgreifbar sind.

Eine Ausgestaltung der Erfindung sieht vor, dass die Fenstereinrichtung als DLL-Schaltung (DLL = delay locked loop) ausgebildet ist oder eine DLL-Schaltung aufweist.

Besonders vorteilhaft ist es, wenn die Anzahl der Gattereinrichtungen der Anzahl der von der Fenstereinrichtung erzeugten, zueinander zeitversetzten Taktsignale und/oder der Einschaltsignale entspricht.

Vorzugsweise ist zumindest eine der Gattereinrichtungen als Flip-Flop, insbesondere als RS-Flip-Flop, ausgebildet. Eine Gattereinrichtung kann dabei vorzugsweise mehrere logische Gatter aufweisen, die beispielsweise wie folgt verknüpft sind: Zumindest ein erstes und ein zweites NOR-Gatter sind vorgesehen, deren Gatterausgänge und deren erste Gattereingänge überkreuz miteinander gekoppelt sind und der zweite Gattereingang des zweiten NOR-Gatters mit dem zweiten Eingang gekoppelt ist. Ferner ist zumindest ein erstes UND-Gatter vorgesehen, das ausgangsseitig mit dem zweiten Gattereingang des ersten NOR-Gatters gekoppelt ist und das eingangsseitig mit der Fenstereinrichtung sowie dem ersten Eingang gekoppelt ist.

Besonders vorteilhaft ist es, wenn zumindest eine Gattereinrichtungen einen dritter Eingang aufweist, in den ein von dem zeitversetzten Taktsignal abgeleitetes, synchrones weiteres zeitversetzten Taktsignal einkoppelbar ist, welches zeitlich vor dem zeitversetzten Taktsignal auftritt, wobei die Gattereinrichtung das weitere Statussignal bei der Erzeugung des Einschaltsignals mit berücksichtigt. Eine solche Gattereinrichtung weist vorzugsweise ein zweites UND-Gatter auf, welches eingangsseitig mit dem zweiten und dritten Eingang und ausgangsseitig mit dem zweiten Gattereingang des zweiten NOR-Gatters gekoppelt ist.

In einer besonders vorteilhaften Ausgestaltung weist eine jeweilige Gattereinrichtung zumindest ein Kombigatter auf. Unter einem Kombigatter ist ein solches logisches Gatter zu verstehen, welches die Funktionalität mehrerer Gatter, zum Beispiel die oben genannten NOR- und UND-Gatter oder zusätz lich oder alternativ auch andere Gattertypen, in sich vereint. Kombigatter sind insbesondere hinsichtlich deren Gatterlaufzeiten gegenüber einer Ansammlung mehrerer getrennter Gatter mit gleicher Funktion, bei denen sich die gesamte Gatterlaufzeit typischerweise aus der Summe der einem jeden Gatter zugeordneten Einzelgatterlaufzeiten ergibt, zu bevorzugen. Somit sind Kombigatter insbesondere für Hochgeschwindigkeitsanwendungen besonders gut geeignet.

Im Zusammenhang mit der Erfindung bezeichnet das Zeitfenster des Einschaltsignals die Zeitdauer, in der das analoge Eingangssignal in das jeweilige Abtasthalteglied eingelesen wird. Dieser Vorgang des Einlesens wird auch als Tracking bezeichnet und stellt bei einem Analog-Digital-Wandler, der insbesondere für sehr hohe Geschwindigkeiten ausgelegt werden soll, den zeitkritischen Parameter dar. Das Zeitfenster des Referenztaktsignals, der meist den Mastertakt bezeichnet, entspricht vorzugsweise der Dauer eines Halbtaktes des Referenztaktsignals.

Typischerweise, jedoch nicht notwendigerweise, bezeichnet das Referenztaktsignal den Mastertakt oder den Systemtakt der Schaltungsanordnung oder eines der Schaltungsanordnung zugeordneten Analog-Digital-Wandler. Denkbar wäre allerdings auch, dass das Referenztaktsignal durch eine andere Einrichtung oder auf andere Wese erzeugt wird, beispielsweise mittels einer eigens dafür in der Schaltungsanordnung oder in dem der Schaltungsanordnung zugeordneten Analog-Digital-Wandler vorgesehenen Takterzeugungseinrichtung.

In einer sehr vorteilhaften Ausgestaltung des erfindungsgemäßen A/D-Wandlers weist jeweils ein Wandlerpfad zumindest einen Einzel-A/D-Wandler sowie einen diesem Einzel-A/D-Wandler vorgeschalteten Abtasthalteverstärker auf, welcher durch ein jeweiliges Einschaltsignal aktivierbar ist und welcher dann das an dem Signaleingang anliegende analoge Eingangssignal aufnimmt und an den jeweils zugeordneten Ein zel-A/D-Wandler zur Erzeugung eines digitalen Zwischensignal weiterleitet.

In einer sehr bevorzugten Weiterbildung ist eine typischerweise als Logikschaltung ausgebildete Verknüpfungsschaltung, insbesondere ein oder mehrere Multiplexer, vorgesehen, die die aus der Vielzahl der Wandlerpfade gewonnenen digitalen Zwischensignale zum Erzeugen des digitalen Ausgangssignals zusammenschaltet. Denkbar wäre auch, dass die von den jeweiligen Einzel-A/D-Wandlern erzeugten digitalen Zwischensignale in der Verknüpfungsschaltung nicht zu einem einzigen Digitalsignal zusammengefasst werden, sondern vielmehr nur teilweise zusammengefasst werden, beispielsweise in mehrere digitalen Signalpfade. Dies ist insbesondere für sehr schnelle A/D-Wandler von Vorteil, dem zum Beispiel ein langsamerer Schaltungsteil nachgeschaltet ist.

Typischerweise, jedoch nicht notwendigerweise, ist ein jeweiliger Abtasthalteverstärker innerhalb des entsprechenden Wandlerpfades integraler Bestandteil des jeweils zugeordneten Wandlerpfades dieses Einzel-A/D-Wandlers. Vorzugsweise sind alle oder zumindest mehrere Abtasthalteverstärker und Einzel-A/D-Wandler in einem einzigen Halbleiterchip und damit in dem zeitversetzt arbeitenden A/D-Wandler integriert.

In einer typischen Implementierung sind die Einzel-A/D-Wandler als A/D-Wandler nach dem Prinzip der sukzessiven Approximation ausgebildet. Der besondere Vorteil besteht hier darin, dass diese Art eines A/D-Wandlers nacheinander die einzelnen Bits wandelt. Dies hat den Vorteil, dass mit dem letzten Bit des Einzel-A/D-Wandlers gleichermaßen ein Statussignal gesetzt werden kann, welches eben angibt, dass die Wandlung abgeschlossen ist. Auf diese Weise muss keine schaltungsaufwändige Einrichtung bereitgestellt werden, die dieses Statussignal generieren muss.

Ein bevorzugtes erfindungsgemäßes Verfahren sieht vor, dass das Statussignal für die Dauer, während der die jeweilige Wandlung aktiv ist, auf einen ersten logischen Pegel gesetzt ist und sonst auf einem zweiten logischen Pegel gesetzt ist. Ein ebenfalls bevorzugtes erfindungsgemäßes Verfahren sieht vor, dass das Statussignal jedes Mal bei Beendigung der Wandlung seinen logischen Pegel kurzzeitig, vorzugsweise impulsförmig verändert.

In einer Ausgestaltung des erfindungsgemäßen Verfahrens wird das Einschaltsignal maximal für die Dauer des Einlesens des analogen Eingangssignals auf einen ersten logischen Pegel zum Aktivieren des jeweils zugeordneten Abtasthalteverstärkers gesetzt. Das Zeitfenster, bei dem das Einschaltsignal einen ersten logischen Pegel aufweist, definiert dabei die Zeitdauer, bei dem der entsprechende Abtasthalteverstärker das analoge Eingangssignal einliest, wobei der Abtasthalteverstärker bei einem Signalwechsel von einem zweiten logischen Pegel zu den ersten logischen Pegel eingeschaltet wird und bei einem Signalwechsel von dem ersten logischen Pegel zu dem zweiten logischen Pegel ausgeschaltet wird.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnungen angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
1 ein Blockschaltbild eines aus der US 6,259,281 B1 heraus bekannten Taktgenerators (a) sowie das entsprechende Timing der Taktsignale (b);
2 ein Blockschaltbild eines erfindungsgemäßen, zeitversetzt arbeitenden A/D-Wandlers;
3 ein Schaltbild eines ersten Ausführungsbeispiels einer Gattereinrichtung für einen Taktgenerator (a), wie er zum Beispiel in 2 dargestellt ist, sowie das zugehörige Timing der Signale (b);
4 ein Schaltbild eines zweiten Ausführungsbeispiels einer Gattereinrichtung für einen Taktgenerator (a) sowie das zugehörige Timing der Signale (b).
In den Figuren der Zeichnungen sind gleiche und funktionsgleiche Elemente, Merkmale und Signale – sofern nichts Anderes angegeben ist – mit denselben Bezugszeichen versehen worden.
2 zeigt ein Blockschaltbild eines erfindungsgemäßen, zeitversetzt arbeitenden A/D-Wandlers. In 2 ist mit Bezugszeichen 10 der erfindungsgemäße zeitversetzt arbeitende A/D-Wandler bezeichnet. Der A/D-Wandler 10 weist einen Eingang 11 zur Einkopplung eines analogen Eingangssignals Va_in sowie einen Ausgang 12, an dem ein digitales Ausgangssignal Vd_out abgreifbar ist, auf. Der A/D-Wandler 10 weist im vorliegenden Ausführungsbeispiel insgesamt vier Wandlerpfade 13a–13d auf. Die jeweiligen Wandlerpfade 13a–13d sind zueinander parallel angeordnet und enthalten jeweils einen Abtasthalteverstärker 14a–14d sowie einen dem jeweiligen Abtasthalteverstärker 14a–14d nachgeschalteten Einzel-A/D-Wandler 15a–15d.
Der Aufbau und die Arbeitsweise eines solchen, in 2 dargestellten, vier Wandlerpfade 13a–13d enthaltenen A/D-Wandlers 10 ist in der eingangs beschriebenen US 6,259,281 B1 ausführlich beschrieben. Die US 6,259,281 B1 wird hinsichtlich der Anordnung der zwischen Eingang 11 und Ausgang 12 des A/D-Wandlers 10 angeordneten Wandlerpfade 13a–13d und insbesondere hinsichtlich der darin enthaltenen Abtasthalteverstärker 14a–14d und Einzel-A/D-Wandler 15a–15d hiermit vollinhaltlich in die vorliegende Patentanmeldung mit einbezogen.
Die Buchstaben a–d kennzeichnen nachfolgend jeweils den jeweiligen Wandlerpfad sowie die in dem jeweiligen Wandlerpfad angeordneten oder diesem zugeordneten Einrichtungen oder Signale.
Die Einzel-A/D-Wandler 15a–15d sind ausgangsseitig mit einem gemeinsamen Datenbus 16 verbunden, dem somit die digitalen Zwischensignale V2a–V2d der Einzel-A/D-Wandler 15a–15d zugeführt werden. Der Datenbus 16 ist mit einer Verknüpfungseinrichtung 17, die beispielsweise einen Multiplexer enthält, verbunden, in dem die von dem Einzel-A/D-Wandlern 15a–15b erzeugten digitalen Zwischensignale V2a–V2d zusammen geführt werden. Die Verknüpfungseinrichtung 17 erzeugt daraus ausgangsseitig das digitale Signal Vd_out, welches am Ausgang 12 bereits steht.
Ein jeweiliger Einzel-A/D-Wandler 15a–15d ist ferner dazu ausgelegt, ein Steuersignal bzw. ein Statussignal S2a–S2d zu erzeugen, welches den augenblicklichen Zustand der A/D-Wandlung in dem jeweiligen Einzel-A/D-Wandler 15a–15d anzeigt. Diese Statussignale S2a–S2d werden an einem jeweiligen Steuerausgang 18a–18d des Einzel-A/D-Wandlers 15a–15d bereit gestellt.
Für die Funktionsweise des erfindungsgemäßen A/D-Wandlers 10 müssen die Abtasthalteverstärkers 14a–14d entsprechend mit einem Taktsignal derart angesteuert werden, dass jeweils das analoge Signal Va_in nacheinander zeitversetzt einem der Einzel-A/D-Wandler 15a–15d zugeführt wird. Hierzu weist der A/D-Wandler 10 einen erfindungsgemäßen Taktgenerator 20 auf. Der erfindungsgemäße Taktgenerator 20 ist dazu ausgelegt, jeweils Taktsignale S1a–S1d zu erzeugen, mit welchen die jeweiligen Abtasthalteverstärker 15a–15d zeitversetzt derart angesteuert werden, dass sie aktiviert werden. Der Taktgenerator 20 weist somit die Funktionalität einer Steuereinrichtung auf, die Steuersignale bzw. Einschaltsignale S1a–S1d zum Einschalten der Abtasthalteverstärker 14a–14d in Form von zeitversetzten Taktsignalen mit zueinander zeitversetzten Zeitfenstern erzeugt. Der Taktgenerator 20 fungiert so mit als Ein- und Ausschaltsteuerung für die verschiedenen Abtasthalteverstärker 14a–14d.
Der Taktgenerator 20 leitet diese Einschaltsignale S1a–S1d zum Einschalten und damit Aktivieren der Abtasthalteverstärker 14a–14d aus einer gemeinsamen Referenz ab. Zu diesem Zwecke weist der Taktgenerator 20 einen Takteingang 21 auf, über den ein gemeinsames Taktsignal CLK in den Taktgenerator 20 eingekoppelt wird. Der Taktgenerator 20 weist ferner eine Fenstereinrichtung 22 auf, die eingangsseitig mit dem Takteingang 21 verbunden ist und die aus dem gemeinsamen Taktsignal CLK ausgangsseitig eine der Anzahl der Wandlerpfade 13a–13d entsprechende Anzahl (also n = 4) von Taktsignalen CLKa–CLKd erzeugt, die zueinander zeitversetzte Zeitfenster aufweist. Der erfindungsgemäße Taktgenerator 20 weist ferner n = 4 logische Gattereinrichtungen 23a–23d auf, die im vorliegenden Ausführungsbeispiel zumindest drei Eingänge sowie einen Steuerausgang 24a aufweisen. Der genaue Aufbau und die Funktionsweise dieser Gattereinrichtungen 23a–23d innerhalb des erfindungsgemäßen Taktgenerators 20 wird nachfolgend noch detailliert beschrieben.
Die Gattereinrichtungen 23a–23d sind ausgangsseitig über den Steuerausgang 24a–24d mit einem jeweiligen Abtasthalteverstärker 14a–14d verbunden und sind dazu ausgelegt, ein entsprechendes Einschaltsteuersignal S1a–S1d für einen jeweils zugeordneten Abtasthalteverstärker 14a–14d zu erzeugen. Hierzu sind die Gattereinrichtungen 23a–23d mit einem ersten Eingang 25a–25d jeweils mit dem Ausgang der Fenstereinrichtung 22 verbunden. Ein zweiter Eingang 26a–26d ist mit dem Takteingang 21 zur Einkopplung des gemeinsamen Taktsignals CLK verbunden. Ein dritter Eingang 27a–27d ist mit dem Steuerausgang 18a–18d des jeweiligen Einzel-A/D-Wandlers 15a–15d zur Einkopplung des jeweiligen Steuersignals S2a–S2d verbunden. Die logischen Gattereinrichtungen 23a–23d erzeugen aus den über den Eingängen 25a–25d, 26a–26d, 27a–27d eingekoppelten Signalen CLKa–CLKd, CLK, S2a–S2d die Einschaltsteuer signale S1a–S1d, die den jeweiligen Abtasthalteverstärkern 14a–14d zugeführt werden.
Der Taktgenerator 20 sowie die Abtasthalteverstärker 14a–14d definieren eine Abtasteinrichtung 28, die aus dem analogen Eingangssignal Va_in jeweils unterabgetastete analoge Signale V1a–V1d erzeugen, die dem jeweiligen Einzel-A/D-Wandler 15a–15d zugeführt werden.
Anhand der 3 wird nun ein erstes, bevorzugtes Ausführungsbeispiel einer Gattereinrichtung für einen Taktgenerator (a), wie er z. B. in 2 dargestellt ist, beschrieben. Es sei angenommen, dass es sich im Beispiel in 3a um die dem ersten Wandlerpfad 13a zugeordnete Gattereinrichtung handelt, was durch den Index "a" bei den Anschlüssen und Signalen gekennzeichnet ist.
Die Gattereinrichtung 23a enthält insgesamt drei logische Einzelgatter, ein UND-Gatter 30 sowie zwei NOR-Gatter 31, 32. Das UND-Gatter 30 ist eingangsseitig mit den Eingängen 25a, 26a (Eingang 26a entspricht dem Anschluss 21) zur Einkopplung der Taktsignale CLK bzw. CLKa verbunden. Ausgangsseitig ist das UND-Gatter 30 mit einem Eingang des nachgeschalteten ersten NOR-Gatters 31 verbunden. Das NOR-Gatter 31 ist ausgangsseitig zum Einen mit dem Ausgang 24a der logischen Gattereinrichtung 23a und zum Anderen über eine Rückkopplung mit einem ersten Eingang des zweiten NOR-Gatters 32 verbunden. Der zweite Eingang des zweiten NOR-Gatters 31 ist zur Einkopplung des Steuersignals S2a mit dem Eingang 27a (Eingang 27a entspricht dem Anschluss 18) verbunden. Ausgangsseitig ist das zweite NOR-Gatter 32 mit dem zweiten Eingang des ersten NOR-Gatters 31 verbunden.
Nachfolgend sei die Funktionsweise der logischen Gattereinrichtung 23a anhand der Signalzeitverläufe in 3b kurz erläutert:
Das gemeinsame Taktsignal CLK kann beispielsweise von einer externen Taktversorgungsquelle erzeugt werden. Das gemeinsame Taktsignal CLK wird zum Beispiel vom Systemtakt oder dem Mastertakt des A/D-Wandlers gebildet. Daraus werden mittels der Fenstereinrichtung 22 die zeitversetzten Taktsignale CLKa erzeugt. Diese Fenstereinrichtung 22 kann im einfachsten Fall als DLL-Schaltung 22 ausgebildet sein. Denkbar wäre hier auch eine gängige Verzögerungsschaltung, die die unterschiedlichen zeitversetzten Taktsignale 25a–25d jeweils mit unterschiedlichen Verzögerungen generiert. Erfindungsgemäß wird nun ein neues Statussignal S2a bereit gestellt, welches anzeigt, ob die A/D-Wandlung des jeweiligen Einzel-A/D-Wandlers 15a abgeschlossen ist. Ist die A/D-Wandlung abgeschlossen, dann sendet der jeweilige Einzel-A/D-Wandler als Statussignal S2a einen kurzen Spannungspuls 34 der Dauer T1 und setzt damit das RS-Flip-Flop bestehend aus den NOR-Gattern 31, 32 in einen Zustand, der ein erneutes Abtasten der analogen Eingangssignals Va_in ermöglicht. Das Einschaltsignal S1a wird für die Dauer T3 auf einen hohen logischen Pegel ("1", High) gesetzt. In diesem Zustand ist der Abtasthalteverstärker eingeschaltet, also im Tracking-Betriebsmodus, bei dem das analoge Eingangssignal Va_in in den jeweiligen Abtasthalteverstärker eingelesen wird.
Im High-Zustand des zeitversetzten Taktsignals CLKa wird dann der aktuelle Abtastzeitpunkt definiert. Dieser aktuelle Abtastzeitpunkt wird durch die positive Flanke 36 des Taktsignals CLK gebildet, wenn das zeitversetzte Taktsignal CLKa einen hohen logischen Pegel gebildet hat.
Dies bewirkt, dass das Einschaltsignal S1a zeitgleich mit der zeitlich nachfolgenden ansteigenden Taktflanke 36 des gemeinsamen Taktsignals CLK einen Signalwechsel 37 erfährt und auf den niedrigen logischen Pegel ("0", Low) gesetzt wird. In diesem Zustand ist der Abtasthalteverstärker ausgeschaltet, also im Hold-Betriebsmodus. Im Hold-Betrieb wird das soeben in den Abtasthalteverstärker eingelesene analoge Eingangssignal abgetastet, geeignet verstärkt und an den nachfolgenden Einzel-A/D-Wandler weitergeleitet. Der Abtasthalteverstärker bleibt für die Dauer T2 so lange im ausgeschalteten Zustand, wie das Einschaltsignal S1a einen niedrigen logischen Pegel aufweist.
Das Einschaltsignal S1a wechselt wieder auf einen hohen logischen Pegel, sofern der nächste Impuls 34 des Statussignals S2a von dem jeweiligen Einzel-A/D-Wandler 15a auftaucht. Somit bleibt der Abtasthalteverstärker und damit der entsprechende Einzel-A/D-Wandler 15a für die Dauer T2, bei der das Einschaltsignal S1a einen niedrigen logischen Pegel aufweist, aktiviert. Bei dem Ausführungsbeispiel in 3a, 3b ist die Zeitdauer T2, in der der Abtasthalteverstärker 14a und somit der Einzel-A/D-Wandler 15a aktiviert sind, maximal.
4 zeigt ein Schaltbild eines zweiten, ebenfalls bevorzugten Ausführungsbeispiels einer logischen Gattereinrichtung für einen Taktgenerator (a) sowie zwei zugehörige Signal-Zeit-Abläufe der Signale (b), (c).
Die logische Gattereinrichtung 23a in 4a stellt eine Weiterbildung der Gattereinrichtung aus 3 dar. Im Unterschied zu dem Ausführungsbeispiel in 3 weist die Gattereinrichtung 23a hier ein zweites UND-Gatter 33 auf, welches dem zweiten NOR-Gatter 32 vorgeschaltet ist und somit zwischen dem zweiten Eingang dieses NOR-Gatters 32 und dem Eingang 27a angeordnet ist. Dem zweiten UND-Gatter 33 wird zum Einen das Statussignal S2a zugeführt. In einen zweiten Eingang 29a des UND-Gatters 33 wird ein weiteres zeitversetztes Taktsignal CLKa' eingekoppelt. Diese beiden Signale CLKa', S2a werden UND-verknüpft und das sich daraus ergebende Ausgangssignal wird dem zweiten Eingang des nachgeordneten NOR-Gatters 32 zugeführt.
Nachfolgend sei die Funktionsweise dieser Weiterbildung der logischen Gattereinrichtung 23 anhand der Signalzeitverläufe in den 4b und 4c kurz beschrieben.
Hier wird zusätzlich zu dem Statussignal CLKa ein weiteres Steuersignal CLKa' eingeführt. Dieses Steuersignal CLKa' hat dasselbe Timing und die selbe Bedeutung wie das zeitverzögerte Taktsignal CLKa, mit dem Unterschied, dass es zeitlich früher auftritt, beispielsweise zwei oder mehr Taktzyklen vor dem zeitversetzten Taktsignal CLKa. Die Verwendung dieses Status- oder Steuersignals CLKa' wird insbesondere für solche Einzel-A/D-Wandler eingesetzt, die mehr oder weniger unregelmäßig laufen. Bei solchen Einzel-A/D-Wandlern ist es von Vorteil, wenn das Zeitfenster, innerhalb dessen der jeweiligen Abtasthalteverstärker eingeschaltet und damit aktiviert ist, nicht zu groß ist. Unter diesem Aspekt ermöglicht dieses zusätzliche Steuersignal CLKa' eine Einstellmöglichkeit, die Dauer dieses Zeitfensters zu begrenzen. Bei sehr schnellen Einzel-A/D-Wandlern ist diese Ausgestaltung hingegen typischerweise nicht oder zumindest nicht unbedingt erforderlich.
Unter der Bedingung, dass das Statussignal S2a bei ausgeschalter Wandlung einen hohen logischen Pegel 38 („High") aufweist, zeigt 4c dies zu einer fixen, also definierten Abtastzeit vor dem Abtastpunkt. Unter der Annahme, dass das Statussignal S2a aktiv ist, sofern der jeweilige Einzel-A/D-Wandler keine Wandlung vornimmt, erhält man so eine Schaltung, die versucht, den jeweiligen Abtasthalteverstärker für eine vorbestimmte Zeitdauer zu aktivieren, falls der Einzel-A/D-Wandler wieder bereit ist, dieses Signal zu aktivieren. In 4c ist ein Zustand dargestellt, bei dem diese Bedingung nicht zutreffend ist, sodass der Abtasthalteverstärker aktiviert (eingeschaltet) ist, nachdem der Wandler wieder bereit ist, eine Wandlung vorzunehmen, bei dem also das Statussignal S2a einen hohen logischen Pegel 39 aufweist.
In den Signal-Zeit-Diagrammen in 4b und 4c ist jeweils der Fall angegeben, bei dem das Einschaltsignal S1a, welches den Abtasthalteverstärker abschaltet und damit die Wandlung startet, (bei der Flanke 37) von dem hohen logischen Pegel (High) auf einen niedrigen logischen Pegel (Low) gesetzt wird und damit das Statussignal S2a zurücksetzt.
In einer weiteren, in 4 nicht dargestellten Ausgestaltung, könnte das zweite UND-Gatter 33 einen zusätzlichen Eingang aufweisen, der mit dem Anschluss 26a verbunden ist und in den somit gleichermaßen das gemeinsame Taktsignal CLK eingekoppelt wird. Damit wird ein hochgenaues Zeitfenster für den Abtasthalteverstärker definiert.
Obgleich die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, sei sie nicht darauf beschränkt, sondern lässt sich auf beliebige Art und Weise modifizieren, ohne von der Idee der Erfindung abzuweichen.
So sei die Erfindung nicht auf die konkreten schaltungstechnischen Beispiele und insbesondere nicht auf die konkrete Verwendung der NOR-Gatter bzw. UND-Gatter beschränkt. Insbesondere kann deren Ausgestaltung beliebig variiert werden, indem z. B. die De Morgan Zusammenhänge verwendet werden, ohne das von der entsprechenden Funktionsweise und damit von der Idee der Erfindung abgewichen wird.
Obgleich in 2 das dort beschriebene Ausführungsbeispiel mit vier Wandlerpfaden, also n = 4, ausgebildet ist und in entsprechender Weise eine gleiche Anzahl, also n = 4 Abtasthalteverstärker und Einzel-A/D-Wandler vorgesehen sind, sei die Erfindung nicht auf eben diese Anzahl beschränkt, sondern es können selbstverständlich auch weniger als vier, beispielsweise zwei oder drei, oder mehr als vier Wandler- pfade, Abtasthalteverstärker und Einzel-A/D-Wandler vorgesehen sein.
Selbstverständlich lässt sich die gesamte Schaltungsanordnung auch in invertierter Form darstellen, wobei hier dann die entsprechenden Taktsignale, Statussignale und Steuersignale in entsprechender Weise modifiziert werden müssten. Statt den Einschaltzeitpunkt auf eine positive Flanke und den Ausschaltzeitpunkt auf eine negative Flanke eines entsprechenden Signal festzusetzen, wäre auch eine umgekehrte Logik denkbar.
Denkbar wäre ferner, als Referenz nicht das externe gemeinsame Taktsignal zu verwenden, sondern dessen Funktion durch ein anderes Taktsignal oder Steuersignal, welches intern durch den A/D-Wandler generiert wird, zu erzeugen.

1: Taktsignalgenerator
2: Takteingang
3: Taktausgang
4: Fenstereinrichtung
5: UND-Gatter
10: zeitversetzt arbeitender A/D-Wandler
11: analoger Signaleingang
12: digitaler Signalausgang
13a–13d: Wandlerpfade
14a–14d: Abtasthalteverstärker, "Track&Hold"-Schaltung
15a–15d: Einzel-A/D-Wandler
16: gemeinsamer Datenbus
17: Verknüpfungseinrichtung, Multiplexer
18a–18d: Steuerausgang der Einzel-A/D-Wandler
20: Taktgenerator
21: Takteingang
22: Einrichtung zur Erzeugung zeitversetzter Taktsig
: nale
23a–23d: logische Gattereinrichtungen
24a–24d: Steuerausgang
25a–25d: Eingang
26a–26d: Eingang
27a–27d: Eingang
28: Abtasteinrichtung
29a: Eingang
30: UND-Gatter
31: NOR-Gatter
32: NOR-Gatter
33: UND-Gatter
34: Impuls des Statussignals
35: Abtastzeitpunkt, Taktflanke
36: Taktflanke
37: Taktflanke
38: hoher Pegel des Statussignals
39: hoher Pegel des Statussignals
CLKa–CLKd: zeitversetztes Taktsignal
CLKa': zeitlich vorgezogenes, zeitversetztes Taktsignal
S1a–S1d: Taktsignal, Einschaltsignal, Einschaltsteuersignal
S2a–S2d: Statussignal, Steuersignal
T: Dauer eines Halbtaktes, Dauer eines Einzeltaktsig
: nals
T1: Zeitdauer des Statussignals
T2: Zeitraum zum Abtasten
T3: Zeitdauer zum Einlesen (Tracking) des Eingangssig
: nals
T4: Zeitdauer eines Halbtaktes des Referenztaktsig
: nals(Mastertaktsignals
CLK: gemeinsames Taktsignal
CLK': zeitversetztes Taktsignal
CLK'': zeitversetztes Taktsignal, Einschaltsignal
t1: Einschaltzeitpunkt
t2: Ausschaltzeitpunkt
V1a–V1d: unterabgetastete analoge Signale
V2a–V2d: digitale Zwischensignale
Va_in: analoges Eingangssignal
Vd_out: digitales Ausgangssignal

Claims

Schaltungsanordnung (20) zum Erzeugen von Einschaltsignalen (S1a–S1d) zum Ansteuern von Abtasthaltegliedern (14a–14d) eines zeitversetzt arbeitenden Analog-Digital-Wandlers (10), enthaltend: – einen ersten Eingang (21) zur Einkopplung eines gemeinsamen Referenztaktsignals (CLK), – zumindest eine Fenstereinrichtung (22) zur Erzeugung zueinander zeitversetzter Taktsignale (CLKa–CLKd), deren jeweilige Zeitfenster, bei denen das jeweilige Taktsignal (CLKa–CLKd) einen ersten logischen Pegel aufweist, aus dem Referenztaktsignal (CLK) abgeleitet sind, – zumindest eine der Fenstereinrichtung (22) nachgeschaltete Gattereinrichtung (23a–23d) zur Erzeugung eines Einschaltsignals (S1a–S1d), die das Referenztaktsignal (CLK) mit einem jeweiligen zeitversetzten Taktsignal (CLKa–CLKd) und einer weiteren Information (S2a–S2d) derart verknüpft, dass das Zeitfenster des Einschaltsignals (S1a–S1d) gegenüber dem Zeitfenster eines Referenztaktsignals zumindest länger ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die zusätzliche Information (S2a–S2d) eine Statusinformation (S2a–S2d) über den augenblicklichen Status der Wandlung des dem entsprechenden Abtasthalteglied (14a–14d) zugeordneten Einzel-A/D-Wandlers (15a–15d) ist.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass zumindest ein zweiter Eingang (18a–18d) vorgesehen ist, in den ein Statussignal (S2a–S2d) einkoppelbar ist, welches die Statusinformation (S2a–S2d) über den Zustand der jeweils aktuellen A/D-Wandlung enthält.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsanordnung (20) als Taktgenerator (20) ausgebildet ist, die einen als Takteingang (21) ausgebildeten ersten Eingang (21) zur Einkopplung eines gemeinsamen Taktsignals (CLK) aufweist und die mehrere Ausgänge (24a–24d) aufweist, an denen die Einschaltsignale (S1a–S1d) abgreifbar sind.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Fenstereinrichtung (22) eine DLL-Schaltung (22) aufweist.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Anzahl der Gattereinrichtungen (23a–23d) der Anzahl der von der Fenstereinrichtung (22) erzeugten, zueinander zeitversetzten Taktsignale (CLKa–CLKd) und/oder der Einschaltsignale (S1a–S1d) entspricht.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest eine der Gattereinrichtungen (23a–23d) als Flip-Flop (23a–23d), insbesondere als RS-Flip-Flop (23a–23d), ausgebildet ist.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine jeweilige Gattereinrichtung (23a–23d) mehrere logische Gatter (30–33) aufweist, enthaltend: – zumindest ein erstes und zweites NOR-Gatter (31, 32), deren Gatterausgänge und deren erste Gattereingänge überkreuz miteinander gekoppelt sind und der zweite Gattereingang des zweiten NOR-Gatters (32) mit dem zweiten Eingang (18a) gekoppelt ist, – zumindest ein erstes UND-Gatter (30), das ausgangsseitig mit dem zweiten Gattereingang des ersten NOR-Gatters (31) gekoppelt ist und das eingangsseitig mit der Fenstereinrichtung (22) sowie dem ersten Eingang (21) gekoppelt ist.
Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass ein dritter Eingang (29a) vorgesehen ist, in den ein von dem zeitversetzten Taktsignal (CLKa–CLKd) abgeleitetes und dazu synchrones weiteres zeitversetztes Taktsignal (CLKa') einkoppelbar ist, welches zeitlich vor dem zeitversetzten Taktsignal (CLKa–CLKd) auftritt, wobei die Gattereinrichtung (23a–23d) das weitere Statussignal (CLKa') bei der Erzeugung des Einschaltsignals (S1a–S1d) mit berücksichtigt.
Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass ein zweites UND-Gatter (33) vorgesehen ist, welches eingangsseitig mit dem zweiten und dritten Eingang (18a, 29a) und ausgangsseitig mit dem zweiten Gattereingang des zweiten NOR-Gatters (32) gekoppelt ist.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine jeweilige Gattereinrichtung (23a–23d) ein Kombigatter aufweist, welches die Funktionalität mehrerer logischer Gatter (30–33) in sich vereint.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Zeitfenster des Einschaltsignals (S1a–S1d) die Zeitdauer (T3) bezeichnet, in der das analoge Eingangssignal in das jeweilige Abtasthalteglieder (14a–14d) eingelesen wird, und/oder dass das Zeitfenster des Referenztaktsignals (CLK) die Dauer (T4) eines Halbtaktes des Referenztaktsignals (CLK) bezeichnet.
Schaltungsanordnung nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Referenztaktsignal (CLK) den Mastertakt oder den Systemtakt der Schaltungsanordnung (20) oder eines der Schaltungsanordnung (20) zugeordneten Analog-Digital-Wandler (10) bezeichnet.
Zeitversetzt arbeitender Analog-Digital-Wandler (10), enthaltend: – einen Signaleingang (11) zur Einkopplung eines analogen Eingangssignals (Va_in), – einen Signalausgang (12) zum Abgreifen eines aus dem analogen Eingangssignals (Va_in) durch A/D-Wandlung abgeleiteten digitalen Ausgangssignals (Vd_out), – zumindest zwei parallel zueinander und zwischen dem Signaleingang (11) und dem Signalausgang (12) angeordnete Wandlerpfade (13a–13d), wobei zumindest ein Element eines jeweiligen Wandlerpfades (13a–13d) jeweils durch ein zugeordnetes Einschaltsignals (S1a–S1d) angesteuert ist und wobei die Einschaltsignale (S1a–S1d) einen vorbestimmten Zeitversatz zueinander aufweisen, – eine Schaltungsanordnung (20) nach einem der vorstehenden Ansprüche zum Erzeugen von Einschaltsignalen (S1a–S1d) zum Ansteuern der Wandlerpfade (13a–13d).
Analog-Digital-Wandler nach Anspruch 14, dadurch gekennzeichnet, dass jeweils ein Wandlerpfad (13a–13d) zumindest einen Einzel-A/D-Wandler (15a–15d) sowie einen diesem Einzel-A/D-Wandler (15a–15d) vorgeschalteten Abtasthalteverstärker (14a–14d) aufweist, welcher durch ein jeweiliges Einschaltsignal (S1a–S1d) aktivierbar ist und welcher dann das an dem Signaleingang (11) anliegende analoge Eingangssignal (Va_in) aufnimmt und an den jeweils zugeordneten Einzel-A/D-Wandler (15a–15d) zur Erzeugung eines digitalen Zwischensignals (V2a–V2d) weiterleitet.
Analog-Digital-Wandler nach Anspruch 15, dadurch gekennzeichnet, dass eine Verknüpfungsschaltung (17), insbesondere ein oder mehrere Multiplexer (17), vorgesehen ist, der die aus der Vielzahl der Wandlerpfade (13a–13d) gewonnenen digitalen Zwischensignal (V2a–V2d) zum Erzeugen des digitalen Ausgangssignals (Vd_out) zusammenschaltet.
Analog-Digital-Wandler nach wenigstens einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass der Abtasthalteverstärker (14a–14d) eines jeweiligen Wandlerpfades (13a–13d) integraler Bestandteil des entsprechenden Einzel-A/D-Wandlers (15a–15d) dieses Wandlerpfades (13a–13d) ist.
Analog-Digital-Wandler nach wenigstens einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass der Analog-Digital-Wandler (10) als ein nach dem Prinzip der sukzessiven Approximation arbeitender Analog-Digital-Wandler (10) ausgebildet ist.
Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Statussignal (S2a–S2d) für die Dauer, während der die jeweilige Wandlung aktiv ist, auf einen ersten logischen Pegel gesetzt ist und sonst auf einem zweiten logischen Pegel gesetzt ist.
Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass das Statussignal (S2a–S2d) jedes Mal bei Beendigung der Wandlung seinen logischen Pegel kurzzeitig, vorzugsweise impulsförmig verändert.
Verfahren nach wenigstens einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass das Einschaltsignal (S1a–S1d) maximal für die Dauer des Einlesens des analogen Eingangssignals (Va_in) auf einen ersten logischen Pegel zum Aktivieren eines Abtasthalteverstärkers (14a–14d) verändert wird.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass das Zeitfenster, bei dem das Einschaltsignal (S1a–S1d) einen ersten logischen Pegel aufweist, die Zeitdauer definiert, bei dem der entsprechende Abtasthalteverstärker (14a–14d) das analoge Eingangssignal (Va_in) einliest, wobei der Abtasthalteverstärker (14a–14d) bei einem Signalwechsel von einem zweiten logischen Pegel zu den ersten logischen Pegel eingeschaltet wird und bei einem Signalwechsel von dem ersten logischen Pegel zu dem zweiten logischen Pegel ausgeschaltet wird.