CN100521544C

CN100521544C - 以交错定时操作的模数转换器的时钟生成

Info

Publication number: CN100521544C
Application number: CNB2006100740745A
Authority: CN
Inventors: 迪特尔·德拉克赛尔迈尔
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-04-04
Filing date: 2006-04-04
Publication date: 2009-07-29
Anticipated expiration: 2026-04-04
Also published as: DE102005015429B3; FR2891964B1; FR2891964A1; US20060220695A1; CN1848688A; US7352309B2

Abstract

本发明涉及一种用于生成用来驱动以交错定时操作的模数转换器的跟踪保持单元的接通信号的电路布置，包括：第一输入端，用于输入公共参考时钟信号；至少一个窗口器件，用于生成时钟信号，所述时钟信号在定时上彼此之间互相交错，并且根据参考时钟信号得到所述时钟信号各自的时间窗口，所述时钟信号在各自的时间窗口内具有第一逻辑电平；至少一个门器件，连接在窗口器件的下游，并且用于以如下方式生成将参考时钟信号与具有交错定时的各个时钟信号以及另一信息项逻辑组合的接通信号：接通信号的时间窗口至少长于参考时钟信号的时间窗口。本发明还涉及这样的模数转换器以及用于操作此电路布置的两种方法。

Description

以交错定时操作的模数转换器的时钟生成

技术领域

本发明涉及一种用于生成以交错定时操作的模数转换器的时钟的电路布置、这种模数转换器以及用于操作此电路布置的方法。

背景技术

A/D转换器主要用于数字信号处理。数字信号处理的应用例如有：基于计算机的应用，例如在微处理器中；或者通信应用，例如宽带应用或移动无线应用。具体地，在这些应用中，需要具有非常高的采样速率以及相应高等级的转换精度的高比特率模数转换。具体地，对于其中非常高比特率的转换是必要的应用，常常使用所谓的以交错定时操作的A/D转换器，这也常常被称作转换器阵列或者时间交错A/D转换器(TIADC)。这种类型的A/D转换器在下面被简称为A/D转换器。

对于一般的以交错定时操作的A/D转换器、尤其是这种A/D转换器时钟生成器件以及跟踪保持电路的一般背景知识，可以参考US6,259,281B1、DE 698 21 990 T2、DE 698 12 369 T2、WO 2004/079917A1以及Simon M.Louwsma等人编写的会议集ESSIRC 2004中的文章“A1.6GS/s，16 times interleaved track & hold with 7.6 ENOB inO.12μm CMOS”第343至346页。

以交错定时操作的A/D转换器被配置为将模拟输入信号转换为数字输出信号。为此目的，A/D转换器具有至少两个彼此并联布置的单独A/D转换器。这些所谓的单独A/D转换器以交错定时操作，并且使用被分配给此单独A/D转换器的跟踪保持电路来以交错定时对模拟输入信号采样。为此，每一个跟踪保持电路由单独的时钟信号驱动。相应的单独时钟信号定义了相应的跟踪保持电路被激活的时间窗口。在最简单的情形中，从公共的时钟信号得到这些单独时钟信号，并且以如下方式进行修改：单独时钟信号各自的时间窗口在它们各自的时序(定时)中具有交错的定时。这些具有交错定时的单独时钟信号在下面被称作单独时钟信号或接通信号。

尤其对于高速应用，精确的定时以及单独时钟信号的生成是基本问题，因为这本质上决定了整个A/D转换器的速度并因此决定了整个A/D转换器的效率。特别注意到如下事实：单独时钟信号具有尽可能陡的沿，以便允许当前由这种单独时钟信号驱动的各自的跟踪保持电路对足够宽的时间窗口采样，并且使得可以驱动模拟输入信号。

在开始提及的美国专利US 6,259,281 B1中，通过专门为此提供的时钟信号生成器来实现，所述时钟信号生成器的目的是生成具有相对高的时钟沿速度以及正确定时的时钟沿的子采样信号。下面参考图1a和1b简要描述根据US 6,259,281 B1的时钟信号生成器以及单独时钟信号的相应定时。

由标号1表示的时钟信号生成器具有：时钟输入端2，用于输入公共时钟信号CLK；以及时钟输出端3，可以分接出彼此之间具有交错定时的单独时钟信号CLK″。在时钟输入端2和时钟输出端3之间设置了窗口器件4用于生成单独时钟信号CLK″，其中窗口器件4被配置为根据公共时钟信号CLK(主时钟)生成彼此之间具有交错定时的多个单独时钟信号CLK’，在图1a和1b中仅示出了所述单独时钟信号CLK’之一。窗口器件4在其下游连接了多个与门(图1a中仅图示了其中一个)，向其中每一个与门提供具有交错定时的时钟信号CLK’之一以及公共时钟信号CLK。通过对这两个时钟信号CLK、CLK’执行与逻辑运算，生成彼此之间具有交错定时的单独时钟信号CLK″。因此，以这种方式生成的单独时钟信号CLK″模仿了公共时钟信号CLK，即，其中各个单独时钟信号CLK″具有高逻辑电平的时间段对应于公共时钟信号CLK的半时钟的时间段T＝t1—t2。

在这种环境中，存在如下具体问题：各个单独A/D转换器应该以精确方式尽可能精确地执行A/D转换，尤其是对一个LSB(最低有效位)。为此目的，保持跟踪电路中的模拟输入信号首先被加载(跟踪)到嵌入的存储单元中，例如电容器，这需要与存储电容器的电容相对应的时间段。尤其在非常高的频率并且在时间窗口的持续时间T例如为公共时钟信号的一半时钟时(如US 6,259,281 B1)，可用来将各个模拟输入信号读取到存储单元中并通过驱动器提供给分别连接在下游的单独A/D转换器的时间段非常短。然而，因为必须总是考虑最不利的情形(最差情形)，即，要转换的模拟输入信号需要全电压偏移，结果跟踪保持电路的所有存储单元都必须被加载，所以可用的时间窗口对于被配置为高速应用的A/D转换器而言常常是不够的。这总体上导致A/D转换的速度减小，并且因此导致A/D转换器效率降低。然而，为了确保高等级的效率并因此确保A/D转换的高速度，在接通过程之后必须尽可能迅速地激活跟踪保持电路，以便在时间窗口内加载所有存储单元，但是就电路技术而言，这对相应的跟踪保持电路带来非常大的要求。

在生成用来接通跟踪保持电路的定义接通沿时出现另一问题。通常可以以相对精确的方式来设置单独时钟信号的切断沿，其中跟踪保持电路在切断沿处被切断。然而，生成定义接通沿(用来接通跟踪保持电路)可能或多或少在一定程度上波动，这是成问题的。未定义的、波动接通沿可以导致用来接通跟踪保持电路的时间窗口未被定义，并且在相对大的范围上变化。尤其对于其中非常短的时间窗口可用的高频应用来说，这是不希望出现的状态。

发明内容

与此背景技术相反，本发明基于提供改进时钟信号生成器的目的，此改进时钟信号生成器尤其允许跟踪保持电路或单独A/D转换器的改进驱动。另一目的是提供一种以交错定时操作、并且具有简化的时钟信号生成尤其具有改进效率的A/D转换器。

根据本发明，这些目的中的至少一个通过具有专利权利要求1的特征的电路布置、具有专利权利要求14的特征的A/D转换器和/或通过具有专利权利要求19和20的特征的方法来实现。

因此，提供了：

-一种用于生成用来驱动以交错定时操作的模数转换器的跟踪保持单元的接通信号的电路布置，包括：第一输入端，用于输入公共参考时钟信号；至少一个窗口器件，用于生成时钟信号，所述时钟信号在定时上彼此之间互相交错，并且根据参考时钟信号得到所述时钟信号各自的时间窗口，所述时钟信号在各自的时间窗口内具有第一逻辑电平；至少一个门器件，连接在窗口器件的下游，并且用于以如下方式生成将参考时钟信号与具有交错定时的各个时钟信号以及另一信息项逻辑组合的接通信号：接通信号的时间窗口至少长于参考时钟信号的时间窗口。(专利权利要求1)

-一种以交错定时操作的模数转换器，包括：信号输入端，用于输入模拟输入信号；信号输出端，用于分接出根据模拟输入信号通过A/D转换得到的数字输出信号；至少两条转换器路径，它们彼此并联布置并且布置在信号输入端与信号输出端之间，各条转换器路径的至少一个单元分别由所分配的接通信号来驱动，并且接通信号彼此之间具有预定的时间交错；根据前述权利要求之一所述的电路布置，用于生成用来驱动转换器路径的接通信号。(专利权利要求14)

本发明赖以为基础的现实是：以交错定时操作的A/D转换器的跟踪保持电路或具有类似功能的相应电路实际上不需要精确地在各自的单独时钟信号和/或参考时钟信号所预先定义的时间段内激活。实际上，各个跟踪保持电路可以被接通相对于具有交错定时的单独时钟信号或参考时钟信号相对长的时间段，只要其他跟踪保持电路或相应的单独A/D转换器的功能不会受到其不利影响。

接通在此语境中意味着相应的跟踪保持电路处于所谓的跟踪操作模式，并且读入各自的模拟输入信号或其一部分。随后，跟踪保持电路被切断，并处于所谓的保持操作模式，其中模拟输入信号的读入信息被采样，并提供给各自的单独A/D转换器，以进行A/D转换。

本发明的思想特别地是至少延长根据公共时钟信号(参考时钟信号)得到的各个单独时钟信号或接通信号，以便驱动连接在下游的跟踪保持器件，并且特别地是将它们延长到读入模式输入信号所必需的时间段。为此目的，单独A/D转换器优选地生成指示所采样的输入信号当前是否仍然需要或者新的值是否已经可以读入跟踪保持电路中的状态信号。

因此，这向跟踪保持电路提供了较长的时间赖输入并读入(跟踪)模拟输入信号并分别放大此信号。A/D转换的整个过程因此在时间方面整体上不那么苛刻，因为跟踪保持电路具有相应的较长时间，例如来将其驱动器组件切换为待机状态，并且在可用的时间中圆满地读入模拟输入信号，对它们采样，并将它们传送到各自的单独A/D转换器。

本发明允许跟踪保持电路延迟到必要的长度，这尤其还意味着从根据本发明的时钟信号生成器得到的、用于接通跟踪保持电路(用于跟踪模式)的接通信号也可以在公共参考时钟信号的多个时钟周期的持续时间内激活。在这种意义上，激活意味着信号与非激活状态相比具有改变的逻辑电平，结果，由其驱动的相应跟踪保持电路被激活，即，被接通。

因此，本发明的核心在于如下事实：在以交错定时操作的A/D转换器中，获得其单独A/D转换器的采样时间，所述采样时间是由公共时钟信号的精度定义的，但是其具有的采样时间段至少长于由公共时钟信号所定义的参考的持续时间，例如，在对称参考时钟信号的情形中，长于公共时钟信号的一半时钟周期。

本发明也有利的另一方面是：提供时间段延长的接通信号允许在电路技术方面以简单得多的方式来配置各个跟踪保持电路，因为对跟踪保持电路在电路技术方面尤其是驱动和放大方面的要求较少。

本发明的有利实施例和发展根据进一步的从属权利要求以及结合附图的详细描述而显现出来。

在本发明的一个实施例中，额外的信息项是关于分配给相应跟踪保持单元的单独A/D转换器的转换的瞬时状态的状态信息项。

在本发明的一个优选实施例中，提供至少一个第二输入端，可以向所述第二输入端输入包含关于各个当前A/D转换状态的状态信息的状态信号。

通常但不是必要的，电路布置被实现为时钟生成器，并且具有被实现为时钟输入端、用于输入公共时钟信号的第一输入端，并且具有可以分接出接通信号的多个输出端。

本发明的一个实施例提供了被实现为DLL(＝延时锁定环)电路或者具有DLL电路的窗口器件。

如果门器件的数目对应于由窗口器件生成、并且彼此之间具有交错定时的时钟信号和/或接通信号的数目，则是尤其有利的。

至少一个门器件优选地被实现为触发器，特别地被实现为RS触发器。在此环境中，门器件优选地可以具有多个逻辑门，例如它们以如下方式逻辑组合：提供至少第一和第二或非门，其门输出端和第一门输入端以互相交叉的方式彼此连接起来，并且第二或非门的第二门输入端连接到第二输入端。另外，提供至少第一与门，其在输出端连接到第一或非门的第二门输入端，并且在输入端连接到窗口器件以及第一输入端。

如果至少一个门器件具有第三输入端，则是尤其有利的，其中可以向所述第三输入端输入同步的、具有交错定时的另一时钟信号，所述另一时钟信号是根据具有交错定时的时钟信号得到的，所述另一时钟信号出现在具有交错定时的时钟信号之前，门器件在生成接通信号时还考虑另一状态信号。这种门器件优选地具有第二与门，其在输入端连接到第二和第三输入端，并且在输出端连接到第二或非门的第二门输入端。

在一个尤其有利的实施例中，各个门器件具有至少一个组合门(combi gate)。组合门应该被理解为组合了多个逻辑门(例如，上述或非门和与门，或者另外的或者可替换的其他门类型)的功能的逻辑门。与具有相同功能的多个独立门的集合相比较，组合门在其门通过时间方面尤其优选，因为在多个独立门的集合中，整个门通过时间通常是分配给每个门的单独门通过时间的总和。结果，组合门特别适于高速应用。

对于本发明，接通信号的时间窗口指定了将模拟输入信号读入各自的跟踪保持单元的时间段。此读入过程也被称作跟踪，并且构成特别是针对非常高的速度而配置的模数转换器中的时间关键参数。参考时钟信号(常常被称作主时钟)的时间窗口优选地对应于参考时钟信号的半时钟的持续时间。

通常但不是必要的，参考时钟信号指定了电路布置或者分配给电路布置的模数转换器的主时钟或系统时钟。然而，还应想到，可以由不同器件或者以某些其他方式来生成参考时钟信号，例如通过电路布置中或者分配给电路布置的模数转换器中专门为此目的而提供的时钟生成电路。

在根据本发明的A/D转换器的一个非常有利的实施例中，在每种情形中，转换器路径具有至少一个单独A/D转换器和连接在此单独A/D转换器上游的跟踪保持电路，所述跟踪保持电路可以由各自的接通信号激活，然后拾取信号输入端处出现的模拟输入信号，并将其传送到分别分配的单独A/D转换器，以便生成数字中间信号。

在一个高度优选的发展中，提供逻辑电路，通常被实现为逻辑电路，特别是一个或多个复用器，将从多条转换器路径获得的数字中间信号连接在一起，以便生成数字输出信号。还应想到，由各个单独A/D转换器生成的数字中间信号不是在逻辑运算电路中组合以形成单个数字信号，而是仅局部组合，例如组合为多个数字信号路径。这对于非常快速、例如在下游连接了相对低速的电路组件的A/D转换器尤其有利。

通常但不是必要的，相应转换器路径内各自的跟踪保持电路是此相应单独A/D转换器的分别分配的转换器路径的整体组件。所有或至少多个跟踪保持电路和单独A/D转换器优选地被集成在单个半导体芯片中，并因此集成在以交错定时操作的A/D转换器中。

在典型的实施方式中，单独A/D转换器被实现为根据连续近似的原理操作的A/D转换器。这里尤其有利的是：该类型的A/D转换器连续转换各个比特。这具有这样的优点：利用单独A/D转换器的最后一位，其实可以设置实际上指示转换终止的状态信号。以这种方式，不必使用电路复杂、且必须生成此状态信号的器件。

根据本发明的优选方法提供了这样的状态信号：在其中各自的转换为激活状态的时间段中将状态信号设置为第一逻辑电平，否则将其设置为第二逻辑电平。根据本发明的方法优选地还提供这样的状态信号：每次转换结束时，状态信号短暂改变其逻辑状态，优选地以脉冲的形状。

在根据本发明的方法的一个实施例中，接通信号至多在读入模拟输入信号的持续时间内被设置为第一逻辑电平，以激活分别分配的跟踪保持电路。其中接通信号具有第一逻辑电平的时间窗口定义了相应跟踪保持电路读入模拟输入信号的时间段，当存在从第二逻辑电平到第一逻辑电平的信号改变时，接通跟踪保持电路，并且当存在从第一逻辑电平到第二逻辑电平的信号改变时，切断跟踪保持电路。

附图说明

下面将参考附图中的示意图所给出的示例性实施例来更详细地解释本发明，其中：

图1是根据US 6,259,281 B1的时钟生成器的方框电路图(a)，并且示出了时钟信号的相应定时(b)；

图2是根据本发明、以交错定时操作的A/D转换器的方框电路图；

图3是例如图2所示的时钟生成器的门器件的第一示例性实施例的电路图(a)，并且示出了信号的相关定时(b)；以及

图4是时钟生成器的门器件的第二示例性实施例的电路图(a)，并且示出了信号的相关定时(b)和(c)。

除非另外指出，附图中相同以及功能相同的单元、特征和信号具有相同的标号。

标号列表

1 时钟信号生成器

2 时钟输入端

3 时钟输出端

4 窗口器件

5 与门

10 以交错定时操作的A/D转换器

11 模拟信号输入端

12 数字信号输出端

13a～13d 转换器路径

14a～14d 跟踪保持电路

15a～15d 单独A/D转换器

16 公共数据总线

17 逻辑器件，复用器

18a～18d 单独A/D转换器的控制输出端

20 时钟生成器

21 时钟输入端

22 用于生成具有交错定时的时钟信号的器件

23a～23d 逻辑门器件

24a～24d 控制输出端

25a～25d 输入端

26a～26d 输入端

27a～27d 输入端

28 采样器件

29a 输入端

30 与门

31 或非门

32 或非门

33 与门

34 状态信号的脉冲

35 采样时间，时钟沿

36 时钟沿

37 时钟沿

38 状态信号的高电平

39 状态信号的高电平

CLKa～CLKd 具有交错定时的时钟信号

CLKa’ 具有提前、交错定时的时钟信号

S1a～S1d 时钟信号、接通信号、接通控制信号

S2a～S2d 状态信号、控制信号

T 半时钟的持续时间，单个时钟信号的持续时间

T1 状态信号的时间段

T2 用于采样的时间段

T3 用于读入(跟踪)输入信号的时间段

T4 参考时钟信号(主时钟信号)的半时钟的时间段

CLK 公共时钟信号

CLK’ 具有交错定时的时钟信号

CLK″ 具有交错定时的时钟信号，接通信号

t1 接通时间

t2 切断时间

V1a～V1d 子采样模拟信号

V2a～V2d 数字中间信号

Va_in 模拟输入信号

Vd_out 数字输出信号

具体实施方式

图2示出了根据本发明的、以交错定时操作的A/D转换器的方框电路图。在图2中，根据本发明的、以交错定时操作的A/D转换器由标号10表示。A/D转换器10具有：输入端11，用于输入模拟输入信号Va_in；以及输出端12，可以分接出数字输出信号Vd_out。在本示例性实施例中，A/D转换器10总共具有四条转换器路径13a～13d。各个转换器路径13a～13d彼此并联布置，并且每一个都包含跟踪保持电路14a～14d以及连接在各个跟踪保持电路14a～14d下游的单独A/D转换器15a～15d。

图2所示的包含四条转换器路径13a～13d的这种A/D转换器10的设计和操作方法在开始所述的US6,259,281B1中进行了详细描述。在布置在A/D转换器10的输入端11和输出端12之间的转换器路径13a～13d方面，尤其在其中所包含的跟踪保持电路14a～14d以及单独A/D转换器15a～15d方面，将US6,259,281B1的全部内容结合在本专利申请中。

字母a～d在下面分别表示各个转换器路径以及布置在各个转换器路径中或者分配给各个转换器路径的器件和信号。

单独A/D转换器15a～15d在输出端连接到公共数据总线16，由此向公共数据总线16提供单独A/D转换器15a～15d的数字中间信号V2a～V2d。数据总线16连接到逻辑器件17，逻辑器件17例如包含复用器，在所述复用器中，组合由单独A/D转换器15a～15d生成的数字中间信号V2a～V2d。根据这些，逻辑器件17在输出端生成在输出端12处所提供的数字信号Vd_out。

各个单独A/D转换器15a～15d还被配置为生成控制信号或状态信号S2a～S2d，它们指示各个单独A/D转换器15a～15d中A/D转换的瞬时状态。在单独A/D转换器15a～15d各自的控制输出端18a～18d处提供这些状态信号S2a～S2d。

对于根据本发明的A/D转换器10的操作方法，必须以如下方式利用时钟信号相应驱动跟踪保持电路14a～14d：在每种情形中，以交错定时，将模拟信号Va_in相继提供给单独A/D转换器15a～15d之一。为此目的，A/D转换器10具有根据本发明的时钟生成器20。根据本发明的时钟生成器20被配置为在每种情形中生成时钟信号S1a～S1d，利用这些时钟信号来以交替定时、按照激活它们的方式来驱动各个单独A/D转换器15a～15d。于是，时钟生成器20具有控制器件的功能，其以时间交错时钟信号(具有彼此之间定时相互交错的时间窗口)的形式生成控制信号或接通信号S1a～S1d，用于接通跟踪保持电路14a～14d。因此，时钟生成器20充当多个跟踪保持电路14a～14d的接通和切断控制器。

时钟生成器20根据公共参考得到这些接通信号S1a～S1d，用于接通并由此激活跟踪保持电路14a～14d。为此目的，时钟生成器20具有时钟输入端21，公共时钟信号CLK通过此时钟输入端21输入到时钟生成器20中。时钟生成器20还具有窗口器件22，其在输入端连接到时钟输入端21，并且根据公共时钟信号CLK，在输出端生成具有彼此之间定时相互交错的时间窗口的多个(即，n＝4)时钟信号CLKa～CLKd，这对应于转换器路径13a～13d的数目。根据本发明的时钟生成器20还具有n＝4个逻辑门器件23a～23d，在本示例性实施例中，它们具有至少三个输入端以及控制输出端24a。下面还将详细描述根据本发明的时钟生成器20内的这些门器件23a～23d的精确结构和工作方法。

门器件23a～23d在输出端通过控制输出端24a～24d分别连接到跟踪保持电路14a～14d，并且被设计为生成分别分配的跟踪保持电路14a～14d的相应接通控制信号S1a～S1d。为此目的，门器件23a～23d每一个通过第一输入端25a～25d连接到窗口器件22的输出端。第二输入端26a～26d连接到时钟输入端21，用于输入公共时钟信号CLK。第三输入端27a～27d分别连接到单独A/D转换器15a～15d的控制输出端18a～18d，用于分别输入控制信号S2a～S2d。逻辑门器件23a～23d根据通过输入端25a～25d、26a～26d、27a～27d输入的信号CLKa～CLKd、CLK、S2a～S2d，生成接通控制信号S1a～S1d，它们被分别提供给跟踪保持电路14a～14d。

时钟生成器20和跟踪保持电路14a～14d定义了采样器件28，其在每种情形中根据模拟输入信号Va_in生成子采样模拟信号V1a～V1d，它们被分别提供给各个单独A/D转换器15a～15d。

现在将参考图3描述例如图2所示的时钟生成器的门器件的第一优选示例性实施例(a)。假设图3a中的示例涉及分配给第一转换器路径13a的门器件，这在端子和信号上用索引“a”来表示。

门器件23a总共包含三个逻辑单独门：与门30以及两个或非门31、32。与门30在输入端连接到输入端25a、26a(输入端26a对应于端子21)，用于输入时钟信号CLK和CLKa。在输出端，与门30连接到下游连接的第一或非门31的输入端。或非门31在输出端连接到逻辑门器件23a的输出端24a，并通过反馈连接到第二或非门32的第一输入端。第二或非门32的第二输入端连接到输入端27a(输入端27a对应于端子18)，以便输入控制信号S2a。在输出端，第二或非门32连接到第一或非门31的第二输入端。

下面参考图3b中的信号时间概图简要解释逻辑门器件23a的工作方法。

例如，可以根据外部时钟源生成公共时钟信号CLK。例如，根据A/D转换器的系统时钟或者主时钟形成公共时钟信号CLK。利用窗口器件22，由此生成具有交错定时的时钟信号CLKa。此窗口器件22在最简单的情形中可以形成为DLL电路22。这里，具有用于生成具有不同延迟的不同时间交错时钟信号25a～25d的传统延迟电路也是方便的。根据本发明，然后提供新的状态信号S2a，其指示相应的单独A/D转换器15a的A/D转换是否结束。如果A/D转换结束，相应的单独A/D转换器然后发送持续时间为T1的短电压脉冲34作为状态信号S2a，并且使由或非门31、32组成的RS触发器处于允许对模拟输入信号Va_in进行重新采样的状态。在时间段T3内接通信号S1a被设置为高逻辑电平(“1”，高)。在这种状态中，跟踪保持电路接通，即，处于跟踪操作模式，其中模拟输入信号Va_in被读入相应的跟踪保持电路。

在时间交错时钟信号CLKa的高状态中，然后定义当前采样时间。如果时间交错时钟信号CLKa已经形成高逻辑电路，则此当前采样时间由时钟信号CLK的正沿36形成。

作为如此操作的结果，接通信号S1a在公共时钟信号CLK的上升时钟沿36之后同时经历信号改变37，并且被设置为低逻辑电平(“0”，低)。在这种状态中，跟踪保持电路被切断，即，处于保持操作模式中。在保持模式中，刚被读入跟踪保持电路中的模拟输入信号被采样，被适当放大，并且被传送到随后的单独A/D转换器。跟踪保持电路在切断状态中保持时间段T2，与接通信号S1a具有低逻辑电平的时间一样长。

如果来自相应的单独A/D转换器15a的状态信号S2a的下一脉冲34出现，则接通信号S1a再次改变为高逻辑电平。结果，跟踪保持电路以及相应的单独A/D转换器15a在接通信号S1a具有低逻辑电平的时间段T2内保持激活。在图3a、3b中的示例性实施例中，跟踪保持电路14a以及单独A/D转换器15a被激活的时间段T2最大。

图4示出了时钟生成器的逻辑门器件的第二优选示例性实施例的电路图(a)以及信号的两个相关信号/时间概图(b)、(c)。

图4中的逻辑门器件23a构成了图3中门器件的发展。与图3中的示例性实施例相反，这里的门器件23a具有第二与门33，其连接在第二或非门32的上游，并因此布置在该或非门32的第二输入端与输入端27a之间。一方面，向第二与门33提供状态信号S2a。向与门33的第二输入端29a输入另一时间交错时钟信号CLKa’。对这两个信号CLKa’、S2a执行与逻辑运算，并且将得到的输出信号提供给布置在下游的或非门32的第二输入端。

下面参考图4b和4c中的信号时间概图简要描述逻辑门器件23的该发展的工作方法。

这里，除了状态信号CLKa之外，还引入了控制信号CLKa’。该控制信号CLKa’具有与延迟时钟信号CLKa相同的定时和相同的意义，不同之处在于其出现较早，例如在时间交错时钟信号CLKa之前两个或更多个时钟周期。此状态信号或控制信号CLKa’尤其用于或多或少不规则运行的单A/D转换器。在这种单A/D转换器中，如果其中相应跟踪保持电路被接通并因此被激活的时间窗口不太大是有利的。在这一方面，此附加控制信号CLKa’提供了限制此时间窗口的持续时间的可能设置方式。在非常快速的单独A/D转换器中，这种配置另一方面通常不是必要的，或者至少不是绝对必要的。

在转换被切断时状态信号S2a具有高逻辑电平38(“高”)的条件下，图4c示出了采样点之前的固定即定义采样时间。假设只要相应的单独A/D转换器不在执行转换，状态信号S2a就为激活状态，获得了这样的电路：如果单独A/D转换器再次准备就绪来激活此信号，则试图将相应的跟踪保持电路激活预定的时间段。图4c示出了其中此条件不适用的状态，从而一旦转换器再次准备就绪来执行转换，就激活(接通)跟踪保持电路，在此状态中，状态信号S2a因此具有高逻辑电平39。

图4b和4c中的信号/时间图中每一个示出了这样的情形：从高逻辑电平(高)到低逻辑电平(低)时(在沿37处)，设置切断跟踪保持电路并因此开始转换的接通信号S1a，并由此复位状态信号S2a。

在另一实施例中(图4中未示出)，第二与门33可以具有额外的输入端，其连接到端子26a，并且因此实际上向其输入公共时钟信号CLK。结果，针对跟踪保持电路，定义了高精度的时间窗口。

虽然在上面参考优选示例性实施例描述了本发明，但是本发明在不脱离本发明的思想的前提下并不局限于此。

因此，本发明不限于电路的具体示例，尤其不局限于或非门或与门的具体使用。具体地，在不脱离相应的工作方法并因此不脱离本发明思想的前提下，它们的实施例可以按需改变，例如，使用De Morgan关系。

虽然图2中所述的示例性实施例由四个转换器路径实现，即n＝4，并且以相应的方式提供了相同数目(即n＝4)的跟踪保持电路和单独A/D转换器，但是本发明不局限于此数目，而是当然可以提供少于四个(例如两个或三个)或者多于四个的转换器路径、跟踪保持电路和单独A/D转换器。

当然，还可以按照反转的形式提供整个电路配置，这种情形中，相应的时钟信号、状态信号和控制信号必须以相应方式来修改。不是将接通时间设置为相应信号的正沿并将切断时间设置为相应信号的负沿，而是可以构思相反的逻辑。

另外，可以想到不使用外部公共时钟信号作为参考，而是利用由A/D转换器内部生成的另一时钟信号或控制信号来产生其功能。

Claims

1.一种电路(20)，用于生成用来驱动以交错定时操作的模数转换器(10)的跟踪保持单元(14a～14d)的接通信号(S1a～S1d)，所述电路包括：

第一输入端(21)，用于输入公共参考时钟信号(CLK)，

至少一个窗口器件(22)，用于生成时钟信号(CLKa～CLKd)，所述时钟信号(CLKa～CLKd)在定时上彼此之间互相交错，并且根据公共参考时钟信号(CLK)得到所述时钟信号(CLKa～CLKd)各自的时间窗口，所述时钟信号(CLKa～CLKd)在各自的时间窗口内具有第一逻辑电平，

至少一个门器件(23a～23d)，连接在窗口器件(22)的下游，并且用于以如下方式生成将公共参考时钟信号(CLK)与具有交错定时的各个时钟信号(CLKa～CLKd)以及额外的信息项(S2a～S2d)逻辑组合的接通信号(S1a～S1d)：接通信号(S1a～S1d)的时间窗口至少长于公共参考时钟信号的时间窗口。

2.根据权利要求1所述的电路，其特征在于，所述额外的信息项(S2a～S2d)是关于分配给相应跟踪保持单元(14a～14d)的单独A/D转换器(15a～15d)的转换的瞬时状态的状态信息项(S2a～S2d)。

3.根据权利要求2所述的电路，其特征在于，提供至少一个第二输入端(18a～18d)，向所述第二输入端输入包含关于各个当前A/D转换状态的状态信息(S2a～S2d)的状态信号(S2a～S2d)，作为所述额外的信息项(S2a～S2d)。

4.根据权利要求1所述的电路，其特征在于，电路(20)被实现为时钟生成器(20)，并且具有被实现为时钟输入端(21)、用于输入公共时钟信号(CLK)的第一输入端(21)，并且具有分接出接通信号(S1a～S1d)的多个输出端(24a～24d)。

5.根据权利要求1所述的电路，其特征在于，窗口器件(22)具有DLL电路(22)。

6.根据权利要求1所述的电路，其特征在于，门器件(23a～23d)的数目对应于由窗口器件(22)生成、并且彼此之间具有交错定时的时钟信号(CLKa～CLKd)和/或接通信号(S1a～S1d)的数目。

7.根据权利要求1所述的电路，其特征在于，至少一个门器件(23a～23d)被实现为触发器(23a～23d)。

8.根据权利要求7所述的电路，其特征在于，所述触发器(23a～23d)是RS触发器(23a～23d)。

9.根据权利要求1所述的电路，其特征在于，各个门器件(23a～23d)具有多个逻辑门(30～33)，包括：

至少第一和第二或非门(31、32)，其门输出端和第一门输入端以互相交叉的方式彼此连接起来，并且第二或非门(32)的第二门输入端连接到第二输入端(18a)，

至少第一与门(30)，其在输出端连接到第一或非门(31)的第二门输入端，并且在输入端连接到窗口器件(22)以及第一输入端(21)。

10.根据权利要求9所述的电路，其特征在于，提供第三输入端(29a)，向所述第三输入端(29a)输入具有交错定时的另一时钟信号(CLKa’)，所述另一时钟信号是根据具有交错定时的时钟信号(CLKa～CLKd)得到的并且与之同步，所述另一时钟信号出现在具有交错定时的时钟信号(CLKa～CLKd)之前，门器件(23a～23d)在生成接通信号(S1a～S1d)时还考虑另一状态信号(CLKa’)，提供第二与门(33)，其在输入端连接到第二和第三输入端(18a、29a)，并且在输出端连接到第二或非门(32)的第二门输入端。

11.根据权利要求1所述的电路，其特征在于，各个门器件(23a～23d)具有组合门，其组合了多个逻辑门(30～33)的功能。

12.根据权利要求1所述的电路，其特征在于，接通信号(S1a～S1d)的时间窗口指定了将模拟输入信号读入各自的跟踪保持单元(14a～14d)的时间段(T3)，和/或公共参考时钟信号(CLK)的时间窗口指定了公共参考时钟信号(CLK)的半时钟的持续时间(T4)。

13.根据权利要求1所述的电路，其特征在于，公共参考时钟信号(CLK)指定了电路(20)或者分配给电路(20)的模数转换器(10)的主时钟或系统时钟。

14.一种以交错定时操作的模数转换器(10)，包括：

信号输入端(11)，用于输入模拟输入信号(Va_in)，

信号输出端(12)，用于分接出根据模拟输入信号(Va_in)通过A/D转换得到的数字输出信号(Vd_out)，

至少两条转换器路径(13a～13d)，它们彼此并联布置并且布置在信号输入端(11)与信号输出端(12)之间，各条转换器路径(13a～13d)的至少一个单元分别由所分配的接通信号(S1a～S1d)来驱动，并且接通信号(S1a～S1d)彼此之间具有预定的时间交错，

根据前述权利要求之一所述的电路(20)，用于生成用来驱动转换器路径(13a～13d)的接通信号(S1a～S1d)。

15.根据权利要求14所述的模数转换器，其特征在于，在每种情形中，转换器路径(13a～13d)至少具有单独A/D转换器(15a～15d)和连接在此单独A/D转换器(15a～15d)上游的跟踪保持电路(14a～14d)，所述跟踪保持电路(14a～14d)由各自的接通信号(S1a～S1d)激活，然后拾取信号输入端(11)处出现的模拟输入信号(Va_in)，并将其传送到分别分配的单独A/D转换器(15a～15d)，以便生成数字中间信号(V2a～V2d)。

16.根据权利要求15所述的模数转换器，其特征在于，提供逻辑电路(17)，将从多条转换器路径(13a～13d)获得的数字中间信号(V2a～V2d)连接在一起，以便生成数字输出信号(Vd_out)。

17.根据权利要求16所述的模数转换器，其特征在于，所述逻辑电路(17)是一个或多个复用器(17)。

18.根据权利要求14所述的模数转换器，其特征在于，各条转换器路径(13a～13d)的跟踪保持电路(14a～14d)是此转换器路径(13a～13d)的相应单独A/D转换器(15a～15d)的整体组件。

19.根据权利要求14所述的模数转换器，其特征在于，模数转换器(10)被实现为根据连续近似的原理操作的模数转换器(10)。

20.一种用于操作根据权利要求3所述的电路的方法，其特征在于，在其中各自的转换为激活状态的时间段中将状态信号(S2a～S2d)设置为第一逻辑电平，否则将其设置为第二逻辑电平。

21.根据权利要求20所述的方法，其特征在于，接通信号(S1a～S1d)至多在读入模拟输入信号(Va_in)的持续时间内改变为第一逻辑电平，以激活跟踪保持电路(14a～14d)。

22.根据权利要求21所述的方法，其特征在于，其中接通信号(S1a～S1d)具有第一逻辑电平的时间窗口定义了相应跟踪保持电路(14a～14d)读入模拟输入信号(Va_in)的时间段，当存在从第二逻辑电平到第一逻辑电平的信号改变时，接通跟踪保持电路(14a～14d)，并且当存在从第一逻辑电平到第二逻辑电平的信号改变时，切断跟踪保持电路(14a～14d)。

23.一种用于操作根据权利要求3所述的电路的方法，其特征在于，每次转换结束时，状态信号短暂改变其逻辑状态。

24.根据权利要求23所述的方法，其特征在于，状态信号按照脉冲的形状改变其逻辑状态。