CN101685666B - 状态存储电路的时钟控制 - Google Patents

Abstract

本发明涉及状态存储电路的时钟控制。所述的状态存储电路包含主从锁存器，在所述的状态存储电路的功能输入处具有三态反相器电路(2)及用于插入扫描数据的三态扫描信号插入电路(12)。三态扫描信号插入电路(12)是藉由第一时钟信号nclk及第二时钟信号bclk控制。三态反相器电路(2)是藉由第三时钟信号nfclk及第四时钟信号flck控制。时钟信号产生电路将该第三及第四时钟信号保持在固定值，这些固定值在扫描模式中使三态反相器电路(2)被置于第三态。这将扫描控制逻辑移出包含三态反相器电路的功能路径而移进该时钟控制电路。

Description

状态存储电路的时钟控制

技术领域

本发明涉及状态存储电路领域，该状态存储电路包括不同类型的锁存器、触发器、寄存器等。更具体地，本发明涉及用时钟信号控制这种状态存储电路。

背景技术

附图的图1说明使用CMOS电路建立的已知反相mux-D扫描触发器。功能数据信号d是施加至在包含三个P型门及三个N型门的堆(stack)中的P型门及N型门。此堆也包括藉由扫描使能信号se及扫描使能信号的互补nse来开关(switch)的两个门。堆内的最后两个晶体管是藉由对于所说明的时钟树的输入时钟clk的互补nclk以及自时钟nclk产生的缓冲时钟bclk来开关的。当扫描使能未被断言(not asserted)时，藉由扫描使能信号se及扫描使能信号的互补nse来控制的门导通。因此，当时钟nclk是高且时钟bclk是低时输入数据信号将通过六门堆且被反相。数据信号被断言(asserted)和输入时钟信号clk的上升边缘之间的时间是触发器的建立(setup)时间。通过该六晶体管堆的信号是在触发器的主控级(master stage)中捕捉的。三态反相器2在此捕捉期间是非导通的。一旦时钟nclk及时钟bclk转换，主控级中的数据将会保持，因为该六晶体管堆将被置于第三态(tristated)。此时，三态反相器2成为导通且在主控级内捕捉的数据转移至从动级(slave stage)。当输入时钟返回至其原始状况时，则三态反相器2成为非导通且从动级内的数据将被保持。当数据首次进入从动级时，其开始驱动输出q且这形成时钟到输出的延迟(clock to output delay)的末端点。

在图1中也示出两个P型晶体管，其栅极分别藉由扫描输入信号si及扫描使能信号的互补nse来控制；及两个N型晶体管，其栅极分别藉由扫描输入信号si及扫描使能信号se来控制。这些门是用来将扫描数据插入触发器的主控级。当扫描使能被断言时，则信号d的数据路径处于第三态(tristate)，且若时钟bclk是低及时钟nclk是高，则执行扫描数据插入的该两组两个晶体管中的一组将主控级上拉或将主控级下拉，这取决于扫描输入信号si。

图2说明类似于图1中那个的设计的非反相mux-D扫描触发器。具体地，该六门堆及扫描插入门依相同方式操作。

图1及图2中说明的状态存储电路存在一些问题存储。第一个问题在于进入至锁存器的功能数据路径是经由六门的堆(即三个P型门及三个N型门)。这使数据信号传播进入至主控级变慢。此外，定义数据建立时间(即，六门堆将处于第三态的时间)的相同时钟也用以控制时钟到输出延迟时间。因此，虽然可能期望延迟六门堆变成第三态的时间以为主控级允许更长的时间来适当地捕捉数据值，但其后果是增加了该时钟到输出的延迟。

发明内容

根据一个方面，本发明提供一种状态存储电路，其包含：

三态扫描信号插入电路，其响应于扫描输入信号、第一时钟信号、第二时钟信号及扫描使能信号，以当所述扫描使能信号被断言时在由所述第一时钟信号及所述第二时钟信号控制的扫描捕捉时间处取决于所述扫描输入信号来驱动存储信号；

三态逻辑电路，其响应于一个或多个功能输入信号、第三时钟信号及第四时钟信号，在由所述第三时钟信号及所述第四时钟信号控制的功能捕捉时间处取决于所述一个或多个功能输入信号来驱动所述存储信号；

信号存储电路，其响应于所述存储信号以取决于所述存储信号的值设定所存储的信号的值，所述所存储的信号的所述值是藉由所述信号存储电路保持的；及

时钟信号产生电路，其提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，当所述扫描使能信号被断言时，所述第三时钟信号及所述第四时钟信号保持在固定值，该值控制所述三态逻辑电路至其中所述存储信号不由所述三态逻辑电路驱动的状态。

本发明认为在扫描期间藉由保持其时钟信号为适当值，可使透过三态逻辑电路的功能路径输入依照所须而被置于第三态(tristated)。这导致三态逻辑电路不再需要包括藉由扫描使能信号开关的门。这使得三态逻辑电路更快速地工作并且增加了状态存储电路的最大速度。实际上，可将所述技术视为将对所述三态逻辑电路的三态化的控制自三态逻辑电路本身移入时钟信号产生电路。这增加了时钟信号产生电路的复杂性，但优点在于该三态逻辑电路的增加的速度多于补偿。

应理解三态逻辑电路系统可具有各种不同形式。其可响应于多数据输入信号，如其能提供诸如AND、OR等的逻辑功能。然而，本技术的简单、快速及有效的使用是当该三态逻辑电路是响应于该第三时钟信号及第四时钟信号，以驱动存储信号至功能输入信号的反相值的三态反相器电路。具有此功能的状态存储电路在集成电路中是普通的且对这些元件的速度的改进是高度有利的。

在一些具体实施例中，该三态反相器电路可包含两个P型反相器电路晶体管及两个N型反相器电路晶体管的堆，其藉由功能输入信号及第三与第四时钟信号开关。这是紧凑且有效率的配置。

三态扫描信号插入电路可包含三个P型插入电路晶体管及三个N型插入电路晶体管的堆。这些可藉由第一及第二时钟信号、扫描使能信号及其互补以及扫描输入信号开关。此六门堆可能相对较慢，但这在扫描路径中并非明显缺点，因为扫描路径典型将会比功能路径慢许多倍。

信号存储电路可具有各种不同形式。本技术很好地适于其中该信号存储电路是主从锁存器的实施例。

在这样的主从锁存器中，将提供自三态逻辑电路及三态扫描信号插入电路接收存储信号的主控级。三态反相器是用来将此存储信号传递至保持取决于该存储信号的所存储的信号的从动级。

主从锁存器内的三态反相器可藉由第一时钟信号及第二时钟信号开关。第一时钟信号及第二时钟信号不再用来使三态逻辑电路处于第三态且因此可减少时钟到输出的延迟，同时因为三态逻辑电路藉由其自己的时钟控制，所以不在同一时间不利地直接影响建立时间。

主控级中的反馈也可藉由第一时钟信号及第二时钟信号开关以便促进对被插入至主从内的信号的捕捉。

时钟产生电路可具有各种各类的不同形式。在一形式中，该时钟产生电路包含信号反相器电路链，其中不同时钟信号是沿该链自不同位置抽头(tapped)。该反相器电路链可在其中包括位于第三时钟信号及第四时钟信号的抽头位置上游的时钟禁能电路，其中该时钟禁能电路响应于扫描使能信号的断言以便对沿该链的时钟信号传播进行禁能，因而将第三时钟信号及第四时钟信号保持在使三态逻辑电路处于第三态的所需的固定值。

应了解时钟禁能电路可具有各种不同形式，其中一个适合形式是两输入NOR门，其使第二时钟信号及扫描使能信号成为其输入，其中被断言的扫描使能对应于被输入至NOR门的真信号值。

在其它实施例中，时钟禁能电路可为两输入NAND门，其使第二时钟信号及扫描使能信号成为输入，其中被断言的扫描使能对应于被输入至NAND门的假信号值。

虽然不同时钟信号间的关系是可变的并且将典型地包括一些时间滞后，但当第二时钟信号是第一时钟信号的互补且第四时钟信号是第三时钟信号的互补时这仍是有利地简单的。

根据另一个方面，本发明提供一种控制状态存储电路的方法，所述状态存储电路具有藉由一个或多个功能时钟信号控制的至状态存储电路的功能数据路径，及藉由个或多个扫描时钟信号控制的至所述状态存储电路的扫描数据路径，所述方法包含以下步骤：

响应于具有对应于所述扫描模式的值的扫描使能信号，将所述一个或多个功能时钟信号保持在阻隔所述功能数据路径的值，并且产生所述一个或多个扫描时钟信号；

响应于具有对应于所述功能模式的值的扫描使能信号，使用藉由所述扫描使能信号来开关的一个或多个门来阻隔所述扫描数据路径并且产生所述一个或多个功能时钟信号。

本发明的以上及其它目的、特征及优点将可自以下待结合附图阅读的说明性实施例的详细描述中了解。

附图说明

图1及图2概要地说明已知mux-D扫描触发器；

图3概要地说明依据本技术的实施例的非反相四时钟mux-D扫描触发器；

图4是说明在功能模式期间用以控制图3的状态存储电路的四时钟信号间的关系的信号时序图；

图5至图9说明在功能模式期间的图3的状态存储电路的操作；

图10是说明在扫描模式期间时钟信号间的关系的时序图；

图11、图12及图13概要地说明在扫描模式期间图3的状态存储电路的操作；

图14说明替代时钟产生电路；及

图15概要地说明依据本技术的另一实施例的反相四时钟mux-D扫描触发器。

具体实施方式

图3说明依照包含两个P型门4、6及两个N型门8、10的三态反相器电路2的形式的三态逻辑电路。来自此三态反相器电路2的输出驱动施加至状态存储电路的主控级的存储信号。三态扫描信号插入电路12包含三个P型门14、16、18及三个N型门20、22、24。三态扫描信号插入电路12在扫描模式期间驱动存储信号。

在功能模式中，扫描使能信号se未被断言(低)且因此门22及16被关断(switched off)且三态扫描信号插入电路12被置于第三态且不驱动存储信号。在扫描模式期间，三态扫描信号插入电路12确实驱动存储信号且在此情况中至门4与10的、分别包含第四时钟信号fclk与第三时钟信号nfclk的时钟信号保持在固定值(分别是高及低)，其使得三态反相器电路2处于第三态。

在图3的上部分中所示的是用于产生控制状态存储电路的时钟信号的时钟树。输入时钟信号clk被反相以形成第一时钟信号nclk。第一时钟信号nclk再次反相以形成第二时钟信号bclk。blck形成两输入NOR门的一个输入，其另一输入是扫描使能信号(当扫描使能被断言时为真)，NOR门产生第三时钟信号nfclk。另一反相器自第三时钟信号nfclk产生第四时钟信号fclk。两输入NOR门用作在包含反相器28、30及32的反相器链内的时钟禁能电路26。

回到状态存储电路，其是依照包括主控级及从动级的主从锁存器的形式。这些级的每一个包括反馈电路，其包括各自的三态反相器34、36(其是藉由第一及第二时钟信号开关的)。三态反相器38布置于主控级及从动级间且也藉由第一及第二时钟信号开关。

因此在一些实施例中可使用图3中虚线所示的两输入NAND门37提供扫描输出信号。此NAND门37的一个输入是扫描使能信号se而另一输入是用从动级的存储的信号。

图4是说明当使用图3中所说明的时钟树时响应于输入时钟信号clk内的转换所产生的时钟信号的相对时序的时序图。在此图中，功能模式是起作用的且扫描使能信号se设为低。这使时钟禁能电路26变为不阻隔时钟传播。如将自图4见到，输入时钟clk内的转换沿反相器链28、30、32传播，在各级处反相，且与当仅通过反相器28、30、32之一相比，当传播通过两输入NOR门(时钟禁能电路26)时具有更大的延迟。已说明各个时间A、B、C、D及E。在这些不同时间的每个处的图3的状态存储电路的行为在以下图5至图9的讨论中说明。

在图5中，三态反相器电路2是开启的(open)且数据信号传播进入至主控级。因为扫描使能信号se未被断言，三态扫描信号插入电路12在全部图5到图9期间被置于第三态。在时间A，三态反相器38是非开启的且三态反相器34是非开启的，这允许更易于在主控级中捕捉输入信号d。

在图6中，在时间B，三态反相器电路2保持开启但现在第一及第二时钟nclk与bclk已转换。第一及第二时钟中的转换导致三态反相器34与38开启。这接通(turn on)主控级内的反馈且也允许新捕捉的数据值传播至在节点q处的状态存储电路的输出。三态反相器36此时被关断，致使穿过传输的新捕捉的数据值d更易于在从动级内捕捉。

在图7中，在时间C，第三及第四时钟信号nfclk及fclk转换导致三态反相器电路2不传输且因而结束建立时间。在时间C后，在供应至三态反相器电路2中的输入信号d的改变将不传播进入至状态存储电路。

在图8中，在时间D，输入时钟clk已降低，导致第一时钟信号nclk及第二时钟信号bclk也切换。第一时钟信号nclk及第二时钟信号bclk用来关断三态反相器34及38及接通三态反相器36。这接通从动级内的反馈因而安全地捕捉数据值d。

在图9中，在时间E，第三时钟信号nfclk及第四时钟信号fclk也已转换，导致三态反相电路2不再被置于第三态且输入信号可再次流入至主控级。

图10是说明在扫描模式期间用于控制图3的电路的时钟信号的信号图。在扫描模式中，扫描使能信号被断言为高。响应于扫描使能信号se是高，时钟树内的两输入NOR门(其作为时钟禁能电路26)保持第三时钟信号nfclk为低且第四时钟信号fclk将因此被保持为高。扫描使能信号仍被断言时，第三及第四时钟信号将不自这些值改变，即，此时该系统是在扫描模式中而非在功能模式中。

图10说明三个时间X、Y及Z，在这三个时间处的图3的状态存储电路的操作将在图11、12及13中说明。

在图11中，在时间X，三态反相器电路2是利用如先前讨论的第三时钟信号nfclk及第四时钟信号fclk的静态值来保持被置于第三态。扫描信号插入电路12藉由扫描使能信号se不再被置于第三态。在此实例中，待存储进入至状态存储电路中的扫描输入si信号是值“0”，其经由门20、22、24驱动进入至主控级。应了解若待插入的扫描信号是“1”，则这将经由门14、16、18驱动进入至主控级。在时间E，三态反相器34是如三态反相器38般被关闭(closed)。因此，主控级内的反馈被关断且此协助主控级中的“0”值的捕捉。

在图12中，在时间Y，第一时钟信号nclk及第二时钟信号bclk已转换。这关断门18及20以及开启三态反相器34与38。三态反相器36被关断。因此，捕捉的值“0”自主控级经由三态反相器38传播进入至从动级。从动级内的值“0”的捕捉是藉由被关断的三态反相器36协助因而关断从动级内的反馈。

在图13中，在时间Z，输入时钟信号clk已转换，导致第一时钟信号nclk及第二时钟信号bclk的进一步转换。这关断转换门38及接通三态反相器36。因此，扫描值“0”将安全地保持在从动级内且将会自状态存储电路的输出输出。

图14说明可使用的时钟产生电路的替代实施例。在此情况下，输入时钟信号clk用作为第一时钟信号。反相器40产生第二时钟信号nclk。第二时钟信号nclk形成两输入NAND门42的一个输入。NAND门的另一输入是扫描使能信号的互补(即，当扫描使能在扫描模式中被断言时NAND门的输入是假)。来自NAND门42的输出是第三时钟信号fclk，其也供应至产生第四时钟信号nfclk的反相器44。

图15概要地说明依据如图3的电路的相同原理操作的反相四时钟mux-d扫描触发器。

虽然本文中已参考附图详述本发明的说明性实施例，但应理解本发明不受限于这些精确实施例，且在不脱离由所附权利要求限定的本发明的范畴及精神的情况下本领域技术人员可作出各种改变及修改。

Claims (18)

1.一种状态存储电路，其包含：

三态扫描信号插入电路，其响应于扫描输入信号、第一时钟信号、第二时钟信号及扫描使能信号，所述三态扫描信号插入电路包括晶体管，所述晶体管被所述扫描使能信号和所述扫描使能信号的互补所控制以控制所述三态扫描信号插入电路，以当所述扫描使能信号被断言时，在由所述第一时钟信号及所述第二时钟信号所控制的扫描捕捉时间处，取决于所述扫描输入信号来驱动存储信号；

三态逻辑电路，其响应于一个或多个功能输入信号、第三时钟信号及第四时钟信号，以在由所述第三时钟信号及所述第四时钟信号所控制的功能捕捉时间处，取决于所述一个或多个功能输入信号来驱动所述存储信号；

信号存储电路，其响应于所述存储信号以取决于所述存储信号的值来设定所存储的信号的值，所述所存储的信号的所述值是藉由所述信号存储电路保持的；及

时钟信号产生电路，其提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，当所述扫描使能信号被断言时，所述第三时钟信号及所述第四时钟信号保持在固定值，该固定值控制所述三态逻辑电路至所述存储信号不由所述三态逻辑电路驱动的状态。

2.如权利要求1所述的状态存储电路，其中所述三态逻辑电路是三态反相器电路，其响应于所述第三时钟信号及所述第四时钟信号以驱动所述存储信号至功能输入信号的反相值。

3.如权利要求2所述的状态存储电路，其中所述三态反相器电路包含两个P型反相器电路晶体管及两个N型反相器电路晶体管的堆，其布置于源电源及地电源间，其中所述存储信号是在介于所述两个P型反相器电路晶体管及所述两个N型反相器电路晶体管间的连接处被驱动，所述N型反相器电路晶体管中的第一个是藉由所述第三时钟信号来开关的，并且所述P型反相器电路晶体管中的第一个是藉由所述第四时钟信号来开关的。

4.如权利要求3所述的状态存储电路，其中所述P型反相器电路晶体管中的第二个及所述N型反相器电路晶体管中的第二个是藉由所述一个或多个功能输入信号中的一个来开关的。

5.如权利要求1所述的状态存储电路，其中所述三态扫描信号插入电路包含三个P型插入电路晶体管及三个N型插入电路晶体管的堆，其布置于源电源及地电源间，其中所述存储信号是在介于所述三个P型插入电路晶体管及所述三个N型插入电路晶体管间的连接处被驱动，所述N型插入电路晶体管的第一个是藉由所述第一时钟信号来开关的，并且所述P型插入电路晶体管的第一个是藉由所述第二时钟信号来开关的。

6.如权利要求5所述的状态存储电路，其中所述P型插入电路晶体管的第二个是藉由所述扫描使能信号的所述互补来开关的，并且所述N型插入电路晶体管的第二个是藉由所述扫描使能信号来开关的。

7.如权利要求6所述的状态存储电路，其中所述P型插入电路晶体管的第三个及所述N型插入电路晶体管的第三个是藉由所述扫描输入信号来开关的。

8.如权利要求1所述的状态存储电路，其中所述信号存储电路包含主从锁存器。

9.如权利要求8所述的状态存储电路，其中所述主从锁存器包含主控级，其接收所述存储信号且将所述存储信号穿过三态反相器传递至保持所述所存储的信号的从动级。

10.如权利要求9所述的状态存储电路，其中所述三态反相器是藉由所述第一时钟信号及所述第二时钟信号来开关的。

11.如权利要求9所述的状态存储电路，其中所述主控级包含反馈电路，其包括藉由所述第一时钟信号及所述第二时钟信号来开关的三态反相器。

12.如权利要求1所述的状态存储电路，其中所述时钟信号产生电路包含信号反相器电路链，其中所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号是沿所述链自不同抽头位置进行抽头的。

13.一种状态存储电路，其包含：

三态扫描信号插入电路，其响应于扫描输入信号、第一时钟信号、第二时钟信号及扫描使能信号，以当所述扫描使能信号被断言时，在由所述第一时钟信号及所述第二时钟信号所控制的扫描捕捉时间处，取决于所述扫描输入信号来驱动存储信号；

三态逻辑电路，其响应于一个或多个功能输入信号、第三时钟信号及第四时钟信号，以在由所述第三时钟信号及所述第四时钟信号所控制的功能捕捉时间处，取决于所述一个或多个功能输入信号来驱动所述存储信号；

信号存储电路，其响应于所述存储信号以取决于所述存储信号的值来设定所存储的信号的值，所述所存储的信号的所述值是藉由所述信号存储电路保持的；及

时钟信号产生电路，其提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，当所述扫描使能信号被断言时，所述第三时钟信号及所述第四时钟信号保持在固定值，该固定值控制所述三态逻辑电路至所述存储信号不由所述三态逻辑电路驱动的状态；

其中所述时钟信号产生电路包含信号反相器电路链，其中所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号是沿所述链自不同抽头位置进行抽头的；并且

其中所述链包括位于所述第三时钟信号及所述第四时钟信号的抽头位置上游的时钟禁能电路，所述时钟禁能电路响应于所述扫描使能信号的断言以对沿所述链通过所述时钟禁能电路的时钟信号传播进行禁能，从而将所述第三时钟信号及所述第四时钟信号保持在所述固定值。

14.如权利要求13所述的状态存储电路，其中所述时钟禁能电路是两输入NOR门，其使所述第二时钟信号及所述扫描使能信号作为输入，其中被断言的扫描使能对应于被输入至所述NOR门的真信号值。

15.如权利要求13所述的状态存储电路，其中所述时钟禁能电路是两输入NAND门，其使所述第二时钟信号及所述扫描使能信号作为输入，其中被断言的扫描使能对应于被输入至所述NAND门的假信号值。

16.如权利要求1所述的状态存储电路，其中所述第二时钟信号是所述第一时钟信号的互补。

17.如权利要求1所述的状态存储电路，其中所述第四时钟信号是所述第三时钟信号的互补。

18.一种控制状态存储电路的方法，所述状态存储电路具有藉由一个或多个功能时钟信号控制的至状态存储电路的功能数据路径，及藉由一个或多个扫描时钟信号控制的至所述状态存储电路的扫描数据路径，所述方法包含以下步骤：

响应于具有对应于扫描模式的值的扫描使能信号，将所述一个或多个功能时钟信号保持在阻隔所述功能数据路径的值，并且产生所述一个或多个扫描时钟信号；

响应于具有对应于功能模式的值的扫描使能信号，使用藉由所述扫描使能信号来开关的一个或多个门阻隔所述扫描数据路径，并且产生所述一个或多个功能时钟信号；

其中所述一个或多个扫描时钟信号包含第一时钟信号及第二时钟信号，所述一个或多个功能时钟信号包含第三时钟信号及第四时钟信号；

其中所述存储电路包括三态扫描信号插入电路，其响应于扫描输入信号、所述第一时钟信号、所述第二时钟信号及扫描使能信号，所述三态扫描信号插入电路包括晶体管，所述晶体管被所述扫描使能信号和所述扫描使能信号的互补所控制以控制所述三态扫描信号插入电路，以当所述扫描使能信号被断言时，在由所述第一时钟信号及所述第二时钟信号控制的扫描捕捉时间处，取决于所述扫描输入信号来驱动存储信号；

三态逻辑电路，其响应于一个或多个功能输入信号、所述第三时钟信号及所述第四时钟信号，在由所述第三时钟信号及所述第四时钟信号控制的功能捕捉时间处，取决于所述一个或多个功能输入信号来驱动所述存储信号；

信号存储电路，其响应于所述存储信号以取决于所述存储信号的值来设定所存储的信号的值，所述所存储的信号的所述值是藉由所述信号存储电路保持的；及

时钟信号产生电路，其提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，当所述扫描使能信号被断言时，所述第三时钟信号及所述第四时钟信号保持在固定值，该固定值控制所述三态逻辑电路至所述存储信号不藉由所述三态逻辑电路驱动的状态。