TWI473431B - 狀態儲存電路的時脈控制 - Google Patents

Description

狀態儲存電路的時脈控制

本發明係關於狀態儲存電路之領域，其包括不同類型之鎖存器、正反器、暫存器等。本發明尤其係更關於用時脈信號控制此狀態儲存電路。

附圖之第1圖說明使用CMOS電路建立之一已知反轉mux-D掃描正反器。功能資料信號d係施加至在一包含三P型閘極及三N型閘極之堆疊中的一P型閘極及一N型閘極。此堆疊亦包括藉由掃描賦能信號se及掃描賦能信號的互補nse來切換之兩閘極。堆疊內之最後兩電晶體的切換係藉由對於所說明之時脈樹的輸入時脈clk之互補nclk以及一自時脈nclk產生之緩衝時脈bclk。當未判定(not asserted)掃描賦能時，藉由掃描賦能信號se及掃描賦能信號之互補nse來控制的閘極係導電。因此，輸入資料信號將通過六閘極堆疊且當時脈nclk係高及時脈bclk係低時進行反轉。資料信號被判定(asserted)且輸入時脈信號clk之上升邊緣間的時間係正反器之設定時間。通過六電晶體堆疊之信號係能在正反器的一主控級(master stage)中擷取。三態反相器2在此擷取期間係非導電。一旦時脈nclk及時脈bclk變換，則雖然六電晶體堆疊將係呈三態，但是主控級中之資料將會保持。此時，三態反相器2成為導電且在主控級內擷取之資料係轉移至從動級(slave stage)。當輸入時脈係返回至其原始狀況時，則三態反相器2成為非導電且從動級內之資料將被保持。當資料首先進入從動級時，其開始驅動輸出q且此形成輸出延遲之時脈的端點。

亦在第1圖中所示係兩P型電晶體，其中閘極分別藉由掃描輸入信號si及掃描賦能信號之互補nse來控制；及兩N型電晶體，其中閘極分別藉由掃描輸入信號si及掃描賦能信號se來控制。此等閘極係用來將掃描資料插入正反器之主控級。當掃描賦能被判定時，則用於信號d之資料路徑係三態，且若時脈bclk係低及時脈nclk係高，則執行掃描資料插入的該組兩電晶體之一將取決於掃描輸入信號si將主控級拉高或將主控級拉低。

第2圖說明一類似於第1圖中者之一設計的非反轉mux-D掃描正反器。尤其該六閘極堆疊及掃描輸入閘極係依相同方式操作。

一些問題隨著第1及2圖中說明之狀態儲存電路產生。第一個問題在於進入至鎖存器之功能資料路徑係經由一六閘極的堆疊(即三P型閘極及三N型閘極)。此使一進入至主控級之資料信號的傳播變慢。此外，定義資料設定時間(即，六閘極堆疊將係呈三態的時間點)之相同時脈係亦用以控制輸出延遲時間的時脈。因此，雖然可能需要延遲六閘極堆疊變成被三態之時間點以允許一供主控級適當地擷取資料值的較大時間，但此具有一亦增加該輸出延遲之時脈的結果。

自一態樣檢視，本發明提供狀態儲存電路，其包含：三態掃描信號插入電路，其回應於一掃描輸入信號、一第一時脈信號、一第二時脈信號及一掃描賦能信號，以當該掃描賦能信號被判定時於藉由該第一時脈信號及該第二時脈信號控制之一掃描擷取時間點取決於該掃描輸入信號來驅動一儲存信號；三態邏輯電路，其回應於一或多數功能輸入信號、一第三時脈信號及一第四時脈信號，以於藉由該第三時脈信號及該第四時脈信號控制之一功能擷取時間點取決於該一或多數功能輸入信號來驅動該儲存信號；信號儲存電路，其回應於該儲存信號以取決於該儲存信號之一值設定一經儲存信號的一值，該經儲存信號之該值係藉由該信號儲存電路保持；及時脈信號產生電路，其提供該第一時脈信號、該第二時脈信號、該第三時脈信號及該第四時脈信號，該第三時脈信號及該第四時脈信號係保持在固定值，其控制該三態邏輯電路至一其中當該掃描賦能信號被判定時該儲存信號係未藉由該三態邏輯電路驅動之狀態。

本發明瞭解在掃描期間藉由保持其時脈信號於適當值，可使透過三態邏輯電路之功能輸入路徑依照所須而被三態。此具有三態邏輯電路不再需要包括藉由掃描賦能信號切換之閘極的三態邏輯電路之結果。此使三態邏輯電路較快速操作及增加狀態儲存電路的最大速率。實際上，可將該技術視為將該三態邏輯電路之三態化的控制自三態邏輯電路本身移動進入至時脈信號產生電路。此增加時脈信號產生電路之複雜性，但優點在於該三態邏輯電路之增加速率多於補償。

應理解三態邏輯電路系統可具有各種形式。其可回應於多資料輸入信號，如其能提供諸如AND、OR等之邏輯功能。然而，本技術之一簡單、快速及有效用法係當該三態邏輯電路係回應於該第三時脈信號及第四時脈信號，以驅動儲存信號至一功能輸入信號之一反轉值的三態反相器電路。具有此功能之狀態儲存電路係共用於積體電路中且此等元件之速率中的改進係高度有利。

在一些具體實施例中，該三態邏輯電路可包含一兩P型反相器電路電晶體及兩N型反相器電路電晶體之堆疊，其係藉由功能輸入信號及第三與第四時脈信號切換。此係一緊密及有效率之配置。

三態掃描信號插入電路可包含三P型插入電路電晶體及三N型插入電路電晶體之一堆疊，其係可藉由第一及第二時脈信號、掃描賦能信號及其互補以及掃描輸入信號切換。此一六閘極堆疊可為相對地較慢，但此在掃描路徑中並非一明顯缺點，因為掃描路徑典型將會比功能路徑更慢許多倍。

信號儲存電路可具有各種不同形式。本技術係充分適於其中該信號儲存電路係一主從鎖存器之具體實施例。

在此一主從鎖存器中，其將提供一自三態邏輯電路及三態掃描信號插入電路接收儲存信號之主控級。一三態反相器係用來將此儲存信號傳遞至一取決於其保持一儲存信號的從動級。

主從鎖存器內之三態反相器可藉由第一時脈信號及第二時脈信號切換。第一時脈信號及第二時脈信號係不再用來使三態邏輯電路三態且因此可減少輸出延遲之時脈，同時因為三態邏輯電路係藉由其自己的時脈控制，所以其之不同時直接有利地影響設定時間。

主控級中之回授亦可藉由第一時脈信號及第二時脈信號切換以致促進被插入至主從內之信號的擷取。

時脈產生電路可具有各種各類之不同形式。在一形式中，該時脈產生電路包含一信號反相器電路鏈，其中不同時脈信號係沿該鏈自不同位置分接。該反相器電路鏈可在其中包括用於第三時脈信號及第四時脈信號之位於分接位置之上游的時脈去能電路，其中此時脈去能電路係回應於掃描賦能信號之判定以對沿該鏈之時脈信號傳播進行去能，因而將第三時脈信號及第四時脈信號保持在使三態邏輯電路呈三態之所需的固定值。

應瞭解時脈去能電路可具有各種不同形式，其中一適合形式係一兩輸入NOR閘極，其使第二時脈信號及掃描賦能信號成為其輸入，其中判定掃描賦能時係對應於被輸入至NOR閘極之一真信號值。

在其他具體實施例中，時脈去能電路可為一兩輸入NAND閘極，其使第二時脈信號及一掃描賦能信號成為輸入，其中判定掃描賦能時係對應於被輸入至NAND閘極之一偽信號值。

雖然不同時脈信號間之關係可變化及將典型地包括一些時間滯後，當第二時脈信號係第一時脈信號之互補且第四時脈信號係第三時脈信號的互補時之簡單係有利。

自另一態樣檢視，本發明提供一種控制狀態儲存電路之方法，該狀態儲存電路具有一藉由一或多數功能時脈信號控制之一狀態儲存電路的功能資料路徑，及一藉由一或多數掃描時脈信號控制之該狀態儲存電路的掃描資料路徑，該方法包含以下步驟：回應於具有對應於該掃描模式的一值之掃描賦能信號，將該一或多數功能時脈信號保持在阻隔該功能資料路徑及產生該一或多數掃描時脈信號的值；回應於具有對應於該功能模式的一值之掃描賦能信號，使用藉由該掃描賦能信號來切換之一或多數閘極來阻隔該掃描資料路徑及產生該一或多數功能時脈信號。

本發明之以上及其他目的、特徵及優點將可自以下待結合附圖讀取之說明性具體實施例的實施方式瞭解。

第3圖說明依一包含兩P型閘極4、6及兩N型閘極8、10之三態反相器電路2的形式之三態邏輯電路。來自此三態反相器電路2之輸出驅動係施加至狀態儲存電路的主動級之儲存信號。三態掃描信號插入電路12包含三P型閘極14、16、18及三N型閘極20、22、24。三態掃描信號插入電路12在掃描模式期間驅動儲存信號。

在功能模式中，掃描賦能信號se係未判定(低)且因此閘極22及16係關閉且三態掃描信號插入電路12係呈三態且不驅動儲存信號。在掃描模式期間，三態掃描信號插入電路12確實驅動儲存信號且在此情況中至閘極4與10分別包含第四時脈信號fclk與第三時脈信號nfclk之時脈信號係保持在固定值(分別係高及低)，其造成三態反相器電路2三態。

在第3圖之上部分中所示的係一用於產生控制狀態儲存電路之時脈信號的時脈樹。一輸入時脈信號clk係反轉以形成一第一時脈信號nclk。第一時脈信號nclk係再次反轉以形成第二時脈信號bclk。blck形成一兩輸入NOR閘極之一輸入，其另一輸入係掃描賦能信號(當掃描賦能被判定時為真)，其中NOR閘極產生第三時脈信號nfclk。另一反相器自第三時脈信號nfclk產生第四時脈信號fclk。兩輸入NOR閘極用作為在一包含反相器28、30及32之反相器鏈內之時脈去能電路26。

回到狀態儲存電路，此係依一包括一主控級及一從動級之主從鎖存器的形式。此等級之各者包括回授電路，其包括各自的三態反相器34、36(其係藉由第一及第二時脈信號切換)。一三態反相器38係佈置於主控級及從動級間且係亦藉由第一及第二時脈信號切換。

一掃描輸出信號因此可在使用第3圖中虛線所示之兩輸入NAND閘極37的一些具體實施例中提供。此NAND閘極37之一輸入係掃描賦能信號se而另一輸入係用從動級之儲存信號。

第4圖係一說明當使用第3圖中所說明之時脈樹時回應於輸入時脈信號clk內之變換所產生的時脈信號之相對時序的時序圖。在此圖式中，功能模式係作用且掃描賦能信號se係設定低。此對於時脈去能電路26係呈現為不阻隔時脈傳播。如將自第4圖見到，輸入時脈clk內之一變換沿反相器鏈28、30、32傳播，與當僅通過反相器28、30、32之一相比，當傳播通過兩輸入NOR閘極(時脈去能電路26)時具有在各級處之反轉及具有一較大延遲。各種時間A、B、C、D及E已說明。在此等不同時間之各者的第3圖之狀態儲存電路的行為係在以下第5至9圖之討論中說明。

在第5圖中，三態反相器電路2係開路且資料信號傳播進入至主控級。因為掃描賦能信號se係未判定，三態掃描信號插入電路12在全部第5到9圖期間係呈三態。在時間點A，三態反相器38係非開路且三態反相器34係非開路，其允許更易於在主控級中擷取輸入信號d。

在時間點B之第6圖中，三態反相器電路2保持開路但現在第一及第二時脈nclk與bclk已變換。第一及第二時脈中之變換呈現三態反相器34與38開路。此開啟主控級內之回授且亦允許新擷取資料值傳播至在節點q處之狀態儲存電路的輸出。三態反相器36此時被關閉致使穿過傳輸之新擷取資料值q更易於在從動級內擷取。

在時間點C之第7圖中，第三及第四時脈信號nfclk及fclk變換呈現三態反相器電路2未傳輸且因而結束設定時間。在時間C後，在供應至三態反相器電路2中之輸入信號d中的改變將不傳播進入至狀態儲存電路。

在時間D點之第8圖中，輸入時脈clk已降低導致第一時脈信號nclk及第二時脈信號bclk亦切換。第一時脈信號nclk及第二時脈信號bclk用以關閉三態反相器34及38及開啟三態反相器36。此開啟從動級內之回授因而確定地定擷取資料值d。

在時間點E之第9圖中，第三時脈信號nfclk及第四時脈信號fclk亦已變換，其具有三態反相電路2係不再三態且輸入信號可再次流入至主控級之結果。

第10圖係一說明在掃描模式期間用於控制第3圖之電路的時脈信號之信號圖。在掃描模式中，掃描賦能信號係判定為高。回應於掃描賦能信號se係高，時脈樹(其係用作為時脈去能電路26)內之兩輸入NOR閘極保持第三時脈信號nfclk低且第四時脈信號fclk將因此被保持高。掃描賦能信號仍為判定之時，第三及第四時脈信號將不自此等值改變，即，此時該系統係在掃描模式中而非在功能模式中。

第10圖說明第3圖之狀態儲存電路的操作之三時間點X、Y及Z將在第11、12及13圖中說明。

在時間點X之第11圖中，三態反相器電路2係如先前討論藉由第三時脈信號nfclk及第四時脈信號fclk之狀態值保持被三態。掃描信號插入電路12藉由掃描賦能信號se不再被三態。在此實例中，待儲存進入至狀態儲存電路中之掃描輸入si信號係一值「0」，其係經由閘極20、22、24驅動進入至主控級。應瞭解若待插入之掃描信號係一「1」，則此將經由閘極14、16、18被驅動進入至主控級。在時間點E，三態反相器34係如三態反相器38般關閉。因此，主控級內之回授被關閉且此協助主控級中之「0」值的擷取。

在時間Y點之第12圖中，第一時脈信號nclk及第二時脈信號bclk已變換。此關閉閘極18及20以及開啟三態反相器34與38。三態反相器36係關閉。因此，「0」之擷取值自主控級經由三態反相器38傳播進入至從動級。從動級內之值「0」的擷取係藉由被關閉之三態反相器36協助因而關閉從動級內之回授。

在時間Z點之第13圖中，輸入時脈信號clk已變換，導致第一時脈信號pclk及第二時脈信號bclk中之另一變換。此關閉變換閘極38及開啟三態反相器36。因此，掃描值「0」將確定地保持在從動級內且將會自狀態儲存電路之輸出輸出。

第14圖說明一可使用之時脈產生電路的替代具體實施例。在此情況下，輸入時脈信號clk用作為第一時脈信號。一反相器40產生第二時脈信號nclk。第二時脈信號nclk形成一至一兩輸入NAND閘極42之輸入。至NAND閘極之另一輸入係掃描賦能信號的互補(即，當掃描賦能在掃描模式中被判定時至NAND閘極之輸入係偽)。來自NAND閘極42之輸出係第三時脈信號fclk，其係亦供應至一產生第四時脈信號nfclk之反相器44。

第15圖概要地說明一依據如第3圖之電路的相同原理操作之反轉四時脈mux-d掃描正反器。

雖然本文中已參考附圖詳述本發明之說明性具體實施例，但應理解本發明不受限於該等精確具體實施例，且其各種改變及修改可藉由熟習此項技術人士產生效用而不脫離由隨附申請專利範圍定義之本發明的範疇及精神。

2．．．三態反相器電路

4．．．P型閘極

6．．．P型閘極

8．．．N型閘極

10．．．N型閘極

12．．．三態掃描信號插入電路

14．．．P型閘極

16．．．P型閘極

18．．．P型閘極

20．．．N型閘極

22．．．N型閘極

24．．．N型閘極

26．．．時脈去能電路

28．．．反相器

30．．．反相器

32．．．反相器

34．．．三態反相器

36．．．三態反相器

37．．．NAND閘極

38．．．三態反相器

40．．．反相器

42．．．NAND閘極

44．．．反相器

第1及2圖概要地說明已知mux-D掃描正反器；

第3圖概要地說明一依據本技術之一具體實施例的非反轉四時脈mux-D掃描正反器；

第4圖係一說明在功能模式期間介於用以控制第3圖之狀態儲存電路的四時脈信號間之關係的信號時序圖；

第5至9圖說明在功能模式期間之第3圖的狀態儲存電路之操作；

第10圖係一說明在掃描模式期間介於時脈信號間之關係之時序圖；

第11、12及13圖概要地說明在掃描模式期間第3圖之狀態儲存電路的操作；

第14圖說明替代時脈產生電路；及

第15圖概要地說明一依據本技術之另一具體實施例的反轉四時脈mux-D掃描正反器。

2．．．三態反相器電路

4．．．P型閘極

6．．．P型閘極

8．．．N型閘極

10．．．N型閘極

12．．．三態掃描信號插入電路

14．．．P型閘極

16．．．P型閘極

18．．．P型閘極

20．．．N型閘極

22．．．N型閘極

24．．．N型閘極

26．．．時脈去能電路

28．．．反相器

30．．．反相器

32．．．反相器

34．．．三態反相器

36．．．三態反相器

37．．．NAND閘極

38．．．三態反相器

Claims (17)

1. 一種狀態儲存電路，其包含：三態掃描信號插入電路，該三態掃描信號插入電路回應於一掃描輸入信號、一第一時脈信號、一第二時脈信號及一掃描賦能信號，以當該掃描賦能信號被判定(asserted)時於一藉由該第一時脈信號及該第二時脈信號控制之掃描擷取時間點取決於該掃描輸入信號來驅動一儲存信號；三態邏輯電路，該三態邏輯電路回應於一或多數功能輸入信號、一第三時脈信號及一第四時脈信號，以於一藉由該第三時脈信號及該第四時脈信號控制之功能擷取時間點取決於該一或多數功能輸入信號來驅動該儲存信號；信號儲存電路，該信號儲存電路回應於該儲存信號以取決於該儲存信號之一值來設定一經儲存信號的一值，該經儲存信號之該值係藉由該信號儲存電路保持；及時脈信號產生電路，該時脈信號產生電路提供該第一時脈信號、該第二時脈信號、該第三時脈信號及該第四時脈信號，該第三時脈信號及該第四時脈信號係保持在固定值，該等固定值控制該三態邏輯電路至一其中當該掃描賦能信號被判定時該儲存信號係未藉由該三態邏輯電路驅動之狀態； 其中該時脈信號產生電路包含一信號反相器電路鏈，其中該第一時脈信號、該第二時脈信號、該第三時脈信號及該第四時脈信號係沿該鏈自不同分接位置進行分接。
2. 如申請專利範圍第1項所述之狀態儲存電路，其中該三態邏輯電路係三態反相器電路，該三態反相器電路回應於該第三時脈信號及該第四時脈信號以驅動該儲存信號至一功能輸入信號之一反轉值。
3. 如申請專利範圍第2項所述之狀態儲存電路，其中該三態反相器電路包含一兩P型反相器電路電晶體及兩N型反相器電路電晶體之堆疊，該堆疊係佈置於一源極電源供應及一接地電源供應間，其中該儲存信號係在一介於該兩P型反相器電路電晶體及該兩N型反相器電路電晶體間之一連接處驅動，該等N型反相器電路電晶體之一第一者及該等P型反相器電路電晶體之一第一者係藉由該第三時脈信號與該第四時脈信號之個別者來切換。
4. 如申請專利範圍第3項所述之狀態儲存電路，其中該該等P型反相器電路電晶體之一第二者及該等N型反相器電路電晶體之一第二者係藉由該一功能信號來切換。
5. 如申請專利範圍第1項所述之狀態儲存電路，其中該三態掃描信號插入電路包含三P型插入電路電晶體及三N型插入電路電晶體之一堆疊，該堆疊係佈置於一 源極電源供應及一接地電源供應間，其中該儲存信號係在一介於該三P型插入電路電晶體及該三N型插入電路電晶體間之一連接處驅動，該等N型插入電路電晶體之一第一者及該等P型插入電路電晶體之一第一者係藉由該第一時脈信號與該第二時脈信號之個別者來切換。
6. 如申請專利範圍第5項所述之狀態儲存電路，其中該等P型插入電路電晶體之一第二者及該等N型插入電路電晶體之一第二者係藉由該掃描賦能信號與該掃描賦能信號之一互補來切換。
7. 如申請專利範圍第6項所述之狀態儲存電路，其中該等P型插入電路電晶體之一第三者及該等N型插入電路電晶體之一第三者堆疊係藉由該掃描輸入信號來切換。
8. 如申請專利範圍第1項所述之狀態儲存電路，其中該信號儲存電路包含一主從鎖存器。
9. 如申請專利範圍第8項所述之狀態儲存電路，其中該主從鎖存器包含一主控級(master stage)，該主控級接收該儲存信號且將該儲存信號透過一三態反相器傳遞至一保持該經儲存信號之從動級(slave stage)。
10. 如申請專利範圍第9項所述之狀態儲存電路，其中該三態反相器係藉由該第一時脈信號及該第二時脈信號來切換。
11. 如申請專利範圍第9項所述之狀態儲存電路，其中該 主控級包含一回授電路，該回授電路包括一藉由該第一時脈信號及該第二時脈信號來切換之三態反相器。
12. 如申請專利範圍第1項所述之狀態儲存電路，其中該鏈包括用於該第三時脈信號及該第四時脈信號之位於分接位置之上游的時脈去能電路，且回應於該掃描賦能信號之判定以對沿該鏈通過該時脈去能電路之時脈信號傳播進行去能，且將該第三時脈信號及該第四時脈信號保持在該等固定值。
13. 如申請專利範圍第12項所述之狀態儲存電路，其中該時脈去能電路係一兩輸入NOR閘極，該兩輸入NOR閘極使該第二時脈信號及該掃描賦能信號成為輸入，其中判定掃描賦能時係對應於被輸入至該NOR閘極之一真信號值。
14. 如申請專利範圍第12項所述之狀態儲存電路，其中該時脈去能電路係一兩輸入NAND閘極，該兩輸入NAND閘極使該第二時脈信號及該掃描賦能信號成為輸入，其中判定判定掃描賦能時係對應於被輸入至該NAND閘極之一偽信號值。
15. 如申請專利範圍第1項所述之狀態儲存電路，其中該第二時脈信號係該第一時脈信號之一互補。
16. 如申請專利範圍第1項所述之狀態儲存電路，其中該第四時脈信號係該第三時脈信號的一互補。
17. 一種控制狀態儲存電路之方法，該狀態儲存電路具有一藉由一或多數功能時脈信號控制之一狀態儲存電路 的功能資料路徑，及一藉由一或多數掃描時脈信號控制之該狀態儲存電路的掃描資料路徑，該方法包含以下步驟：回應於具有對應於一掃描模式的一值之掃描賦能信號，將該一或多數功能時脈信號保持在阻隔該功能資料路徑的值，及產生該一或多數掃描時脈信號；回應於具有對應於一功能模式的一值之掃描賦能信號，使用藉由該掃描賦能信號來切換之一或多數閘極阻隔該掃描資料路徑，及產生該一或多數功能時脈信號，其中該一或多數掃描時脈信號包含一第一時脈信號及一第二時脈信號，及該一或多數功能時脈信號包含一第三時脈信號及一第四時脈信號，其中該狀態儲存電路包括：三態掃描信號插入電路，該三態掃描信號插入電路回應於一掃描輸入信號、該第一時脈信號、該第二時脈信號及一掃描賦能信號，以當該掃描賦能信號被判定時於藉由該第一時脈信號及該第二時脈信號控制之一掃描擷取時間點取決於該掃描輸入信號來驅動一儲存信號；三態邏輯電路，該三態邏輯電路回應於一或多數功能輸入信號、該第三時脈信號及該第四時脈信號，以於藉由該第三時脈信號及該第四時脈信號控制之功能擷取時間點取決於該一或多數功能輸入信號來驅動該儲存信號； 信號儲存電路，該信號儲存電路回應於該儲存信號以取決於該儲存信號之一值來設定一經儲存信號的一值，該經儲存信號之該值係藉由該信號儲存電路保持；及時脈信號產生電路，該時脈信號產生電路提供該第一時脈信號、該第二時脈信號、該第三時脈信號及該第四時脈信號，該第三時脈信號及該第四時脈信號係保持在固定值，該等固定值控制該三態邏輯電路至一其中當該掃描賦能信號被判定時該儲存信號係未藉由該三態邏輯電路驅動之狀態，其中該時脈信號產生電路包含一信號反相器電路鏈，其中該第一時脈信號、該第二時脈信號、該第三時脈信號及該第四時脈信號係沿該鏈自不同分接位置進行分接。