TWI486607B - 掃描測試電路 - Google Patents

Description

掃描測試電路

本發明所揭露之實施例係相關於一掃描測試電路(scan test circuit)，尤指一種使用一掃描時脈信號來輸入測試資料的掃描測試電路，其中該測試資料被輸入至該掃描測試電路之一回授節點。

隨著科技和微型化元件的發展和演進，手持電子裝置(例如智慧型手機和平版電腦)開始廣泛地被使用，而此類型電子裝置內的關鍵元件係為微處理器，微處理器會內含許多儲存元件，典型的儲存元件使用D型正反器(D type flip-flop)或栓鎖器(latch)，其中資料被輸入至該正反器，並且依據一時脈緣之變換(edge transition)來輸出該資料。

在一正反器的一測試模式下，需要輸入掃描測試(scan test)資料。傳統上的掃描測試電路有兩種。於第一種掃描測試電路中，會在每一正反器之輸入端分別使用多工器來產生一掃描鏈(scan chain)，並將一資料信號D、一測試資料信號TD以及一測試啟動信號TE輸入至每一多工器。當測試啟動信號TE未被啟動時，資料信號D會經由該多工器被輸入至一功能路徑(functional path)上的正反器，如此一來，該電路即可運作在一正常模式。當測試啟動信號TE被啟動時，測試資料信號TD會經由該多工器被輸入至該功能 路徑上的正反器，如此一來，該電路即可運作在一測試模式。此電路的缺點是當該電路運作在該正常模式下時，資料信號D必定會經過多工器，而每一個多工器都會使該功能路徑的整體延遲多增加一點，此外，亦會增加整體電路的面積。

為了克服這個問題，第二種掃描測試電路便使用一個分離的掃描鏈，其中測試資料TD被輸入至該分離的掃描鏈，接著被輸入至正反器或栓鎖器之一內部節點(通常是QBI節點)。為了使測試資料可以被正確地輸入，必須經由一長緩衝器(buffer)鏈來維持(hold)用以驅動(clock)該電路之一時脈信號維持並暫時停止提供該時脈信號給該電路，進而使得測試資料TD可被輸入。然而，這樣的做法不僅增加時脈路徑(clock path)的複雜度，當測試資料被輸入至該電路的前饋(feed forward)節點的同時，也增加了該電路中的電容值。

總而言之，兩種電路在實作上都有面臨功率消耗以及功能路徑之時序延遲的兩難(trade-off)。

有鑑於此，本發明提供一種掃描測試電路，其能夠達到時序上快速輸出資料並且同時降低電路的複雜度和功率消耗。

本發明揭示一種掃描測試電路。該掃描測試電路包含有：一功能路徑(functional path)，其包括：一D型栓鎖器，用來接收一輸入 以及產生一輸出，該D型栓鎖器包含有一回授節點，且該D型栓鎖器之時脈係由根據一系統時脈所產生之脈波(pulse)所提供；一測試路徑，其包含有：一掃描栓鎖器，用來接收一測試輸入以及產生一輸出，且該掃描栓鎖器之時脈係由一測試時脈信號所提供；以及一三態(tri-state)反相器。該測試路徑之該輸出被輸入至該D型栓鎖器之該回授節點以及該三態反相器，且當該測試啟動信號被啟用時，即停止產生該脈波。

在本發明之一第一實施例中，該D型栓鎖器包含有：一第一反相器，用來接收該輸入；一傳輸閘，耦接至該第一反相器，且以該脈波為時脈；一栓鎖三態反相器，耦接至該傳輸閘，該第一三態反相器包含有該回授節點，且以該脈波為時脈；一第二反相器，耦接至該第一三態反相器，用來產生該輸出。

在本發明之一第二實施例中，該掃描栓鎖器包含有：一第一測試反相器，用來接受該測試輸入；一第一傳輸閘，耦接至該第一測試反相器，且以該測試時脈信號為時脈；一第二測試反相器，耦接至該第一傳輸閘；一三態緩衝器，耦接至該第二測試反相器，且以該測試時脈信號為時脈；以及一第二傳輸閘，並聯耦接(coupled in parallel)至該第一傳輸閘以及耦接至該三態緩衝器，且以該測試時脈信號為時脈，用來產生該輸出至該三態反相器以及該功能路徑之該回授節點。

該掃描測試電路另包含有一時脈產生器，用來產生該測試時脈信號。該時脈產生器包含有：一反及閘(NAND gate)，具有一第一輸入耦接至該測試啟動信號以及一第二輸入耦接至該系統時脈信號，用來產生一反相測試時脈信號；以及一反相器，耦接至該反及閘，用來產生該測試時脈信號。

本發明提供一種掃描測試電路，其中測試資料被輸入至功能路徑之回授節點，相較於傳統做法將測試資料輸入至內部節點，本發明降低了內部節點之電容，並且降低了測試路徑對功能路徑的速度所造成的影響。另外，測試資料是依據現有系統時脈信號所產生之一差動測試時脈信號來輸入。簡單的時脈路徑表示在測試模式下之功率會較傳統掃描電路之功率來的低。除此之外，測試啟動信號可被用來停止脈波之產生，該脈波係用作正常模式下功能路徑之時脈，如此一來，功能路徑便不需要額外的電路。相較於傳統架構，本發明所提供之掃描測試電路在正常模式及測試模式下都具有快速資料輸出能力，且電路簡單並具有較低的功率。

請參考第1圖，其係依據本發明之第一實施例之一掃描測試電路100的架構圖。如圖所示，掃描測試電路100包含有一功能路徑，而該功能路徑包含：一第一反相器11(其係用來接收一資料輸入D)、一傳輸閘13(其耦接至一第一反相器11，且由一脈波產生器(未顯示)所產生之差動脈波CP和CPB來驅動)、一第一三態反相器 15(其包含有一回授節點位於P型金氧半導體P1之閘極，且由脈波CP和CPB來驅動)以及一第二反相器19(其耦接至第一三態反相器15，並用以產生一輸出Q)。所屬領域中具有通常知識者應可理解，第1圖所示之電路佈局係一D型栓鎖電路的範例。

掃描測試電路100亦包含有一掃描測試路徑，而該掃描測試路徑包含有：一第一測試反相器21(其係用來接收一測試資料輸入TD)、一第一傳輸閘23(其耦接至一第一測試反相器，且由差動測試時脈信號TCK和TCKB來驅動)、一第二測試反相器25(其分別耦接至第一傳輸閘23以及一三態緩衝器27，其中三態緩衝器27由測試時脈信號TCK和TCKB來驅動，且其輸出會回授至第一傳輸閘23)以及一第二傳輸閘29(其係並聯耦接至第一傳輸閘23，且也是由測試時脈信號TCK和TCKB來驅動)。所屬領域中具有通常知識者應可理解，第1圖所示之電路佈局係一掃描栓鎖電路50的範例。

本實施例中的掃描測試電路100並非如傳統上的做法將該測試資料經由QBI節點輸入至功能路徑，而是將測試資料TD經由回授節點輸入，如圖中之虛線所示，掃描栓鎖電路50之輸出被輸入至第一三態反相器15中未時脈驅動(un-clocked)之P型金氧半導體P1以及N型金氧半導體N2。此外，掃描測試電路100包含有一第二三態反相器17，其被耦接於功能路徑中之傳輸閘13以及第二反相器19之間。第二三態反相器17係以測試時脈信號TCK以及TCKB來驅動。

藉由將該測試資料經由該回授節點來輸入，QBI節點之電容值相較於傳統上將該測試資料輸入至內部節點的電路會顯著減少，因此，當利用一分離的測試路徑來達到使該功能路徑之延遲時間減少的目的時，功率消耗亦不會受影響，這樣的設計也代表在功能路徑上沒有被加上額外的電路，並且使該掃描路徑僅需採用一般的電路做法，如此一來，該功能路徑以及該測試路徑在一般的條件下僅需最低之時序限制(timing restriction)。

所屬領域中具有通常知識者應能理解，第1圖中的P型金氧半導體元件以及N型金氧半導體元件並不一定需要遵照圖中所繪示的配置方式。第6圖以及第7圖繪示了掃描測試電路100的其他電路圖。第6圖之掃描測試電路600中，P型金氧半導體元件P3和P型金氧半導體元件P4的位置互相交換，而N型金氧半導體元件N3和N型金氧半導體元件N4亦然。第7圖之掃描測試電路700中，P型金氧半導體元件P1和P型金氧半導體元件P2的位置互相交換，而N型金氧半導體元件N1和N型金氧半導體元件N2亦然。由於以上之電路及其變形均可達到掃描測試電路100的相同目的，且其中之元件亦根據同樣的原理運作，因此在此便不多作贅述。此外，第1圖中之元件於第6圖以及第7圖中係使用相同的元件編號。

請參考第2圖，其係依據第1圖所示之掃描測試電路100之一互補式金氧半導體(CMOS)層級的掃描測試電路200的電路圖。第3 圖係依據本發明之第二實施例之掃描測試電路100之一互補式金氧半導體層級的掃描測試電路300的電路圖。兩實施例中之掃描栓鎖電路50彼此相同，因此以一簡單方塊來代表。第2圖和第3圖之兩實施例的唯一差異在於堆疊(stack)處之時脈和資料輸入的位置。第3圖之第二實施例中，在功能路徑中使用資料反相器使該時脈位於該堆疊處之中間，且該資料輸入是處在外側。所屬領域中具有通常知識者應能理解，第二實施例亦屬於本發明的範圍之內，為簡明起見，進一步的說明在此便不再贅述。

以下將說明掃描測試電路100中關於輸入信號以及正常模式和測試模式的詳細運作。在正常模式下，資料被輸入至功能路徑，並由一脈波產生器(未顯示)所產生的脈波CP和CPB來驅動，該脈波產生器可以是一傳統的脈波產生器，其依據一系統時脈信號CK之正緣觸發來產生脈波。在標準系統中，當測試資料被輸入時，所產生之脈波被長緩衝器鏈保持且暫時停止被輸入至功能路徑，如此一來，造成了測試模式下的功率消耗，並同時增加了電路面積。為了克服這樣的問題，本發明使用現有的時脈電路(即系統時脈信號CK)以及一測試啟動信號TE來產生一差動測試時脈信號TCK和TCKB，測試啟動信號TE同時也被用來停止脈波之產生，如此一來，當進入測試模式時，掃描測試電路100會依據測試時脈信號TCK和TCKB來運作，因為所述之測試時脈信號可以經由簡單的電路產生出來，因此測試模式下的功率消耗會低於傳統電路的功率消耗。

請參考第4圖，其係第1圖所示之掃描測試電路100之多個操作信號的時脈圖。系統時脈信號CK之該正緣會觸發一脈波產生器(未顯示)來產生脈波CP和CPB。如該時序圖所示，脈波CP和CPB會在系統時脈信號CK的正緣之後一段時間內產生。測試啟動信號TE會在介於系統時脈信號CK的一負緣以及一正緣之間上升以確保該系統時脈信號之一完整週期可立即開始進入測試資料。一旦TE信號上升，脈波CP和CPB就會停止產生。TE信號同時也會啟動測試時脈信號TCK和TCKB的產生。由於該差動測試時脈信號係由如第5A圖和第5B圖所示之一簡單的邏輯電路所產生，因此系統時脈信號CK之正緣以及測試時脈信號TCK之正緣之間的延遲將會很小。

請參考第5A圖以及第5B圖，其分別為時脈產生器500之一方塊架構圖以及一互補金氧半導體層級的電路圖。如圖所示，反及閘511接收TE信號以及系統時脈信號CK，並產生一反相測試時脈信號TCKB，此反相測試時脈信號TCKB被耦接至一反相器513，以產生測試時脈信號TCK。此一簡單的電路表示系統時脈信號CK的正緣以及測試時脈信號TCK的正緣之間的延遲不會很大。

簡而言之，本發明提供一種掃描測試電路，其中測試資料被輸入至功能路徑之回授節點，相較於傳統做法將測試資料輸入至內部節點QBI，本發明降低了內部節點之電容，並且降低了測試路徑對功能路徑的速度所造成的影響。另外，測試資料是依據現有系統時 脈信號所產生之一差動測試時脈信號來輸入。簡單的時脈路徑表示在測試模式下之功率會較傳統掃描電路之功率來的低。除此之外，測試啟動信號可被用來停止脈波之產生，該脈波係用作正常模式下功能路徑之時脈，如此一來，功能路徑便不需要額外的電路。相較於傳統架構，本發明所提供之掃描測試電路在正常模式及測試模式下都具有快速資料輸出能力，且電路簡單並具有較低的功率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、300、600、700‧‧‧掃描測試電路

500‧‧‧時脈產生器

11‧‧‧第一反相器

13‧‧‧傳輸閘

15‧‧‧第一三態反相器

17‧‧‧第二三態反相器

19‧‧‧第二反相器

21‧‧‧第一測試反相器

23‧‧‧第一傳輸閘

25‧‧‧第二測試反相器

27‧‧‧三態緩衝器

29‧‧‧第二傳輸閘

50‧‧‧掃描栓鎖電路

511‧‧‧反及閘

513‧‧‧反相器

第1圖係依據本發明之第一實施例之一掃描測試電路的架構圖。

第2圖係依據第1圖所示之掃描測試電路之一互補式金氧半導體層級的電路圖。

第3圖係依據本發明之第二實施例之掃描測試電路之一互補式金氧半導體層級的電路圖。

第4圖係第1圖所示之掃描測試電路之多個操作信號的時脈圖。

第5A圖係時脈產生器之一方塊架構圖。

第5B圖係時脈產生器之一互補金氧半導體層級的電路圖。

第6圖係掃描測試電路的電路圖。

第7圖係掃描測試電路的電路圖。

100‧‧‧掃描測試電路

11‧‧‧第一反相器

13‧‧‧傳輸閘

15‧‧‧第一三態反相器

17‧‧‧第二三態反相器

19‧‧‧第二反相器

21‧‧‧第一測試反相器

23‧‧‧第一傳輸閘

25‧‧‧第二測試反相器

27‧‧‧三態緩衝器

29‧‧‧第二傳輸閘

50‧‧‧掃描栓鎖電路

Claims (6)

1. 一種掃描測試電路，包含有：一功能路徑，包含有：一D型栓鎖器，用來接收一輸入以及產生一輸出，該D型栓鎖器包含有一回授節點，且該D型栓鎖器係由根據一系統時脈所產生之脈波所驅動該D型栓鎖器包含有：一第一反相器，用來接收該輸入；一傳輸閘，耦接至該第一反相器，且由該脈波所驅動；一栓鎖三態反相器，耦接至該傳輸閘，該栓鎖三態反相器包含有該回授節點，且由該脈波來驅動；以及一第二反相器，耦接至該栓鎖三態反相器，用來產生該輸出；一測試路徑，包含有：一掃描栓鎖器，用來根據一測試啟動信號來接收一測試輸入，以及產生一輸出，該掃描栓鎖器係由一測試時脈信號所驅動；一第一測試反相器，用來接受該測試輸入；一第一傳輸閘，耦接至該第一測試反相器，且由該測試時脈信號來驅動；一第二測試反相器，耦接至該第一傳輸閘；一三態緩衝器，耦接至該第二測試反相器，且由該測試時脈信號來驅動；以及 一第二傳輸閘，並聯耦接至該第一傳輸閘以及耦接至該三態緩衝器，且由該測試時脈信號來驅動，用來產生該輸出至一三態反相器以及該功能路徑之該回授節點；以及該三態反相器，耦接至該測試路徑以及該功能路徑；其中該測試路徑之該輸出被輸入至該D型栓鎖器之該回授節點以及該三態反相器，且當該測試啟動信號被啟用時，停止該脈波之產生。
2. 如申請專利範圍第1項所述之掃描測試電路，其中該測試時脈信號係根據該系統時脈信號以及該測試啟動信號來產生。
3. 如申請專利範圍第2項所述之掃描測試電路，另包含有：一時脈產生器，用來產生該測試時脈信號，該時脈產生器包含有：一反及閘，具有一第一輸入以及一第二輸入，該第一輸入耦接至該測試啟動信號，該第二輸入耦接至該系統時脈信號，該反及閘用來產生一反相測試時脈信號；以及一反相器，耦接至該反及閘，用來產生該測試時脈信號。
4. 如申請專利範圍第2項所述之掃描測試電路，其中該測試時脈信號係依據該系統時脈信號之一正緣來產生。
5. 如申請專利範圍第4項所述之掃描測試電路，其中該測試啟動信 號在介於該系統時脈信號之一負緣以及一緊接其後之正緣之間被啟用，以使該測試時脈會在該系統時脈信號之該緊接其後之正緣時產生。
6. 如申請專利範圍第1項所述之掃描測試電路，其中該栓鎖三態反相器係一資料三態反相器。