TW202115420A - 正反器 - Google Patents

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向東 陳
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Abstract

本文所述的電路、系統以及方法用於增加主從式正反器的保持時間。一種正反器包含用以接收掃描輸入信號並產生延遲掃描輸入信號的電路；用以接收資料信號以及延遲掃描輸入信號的主閂鎖器；耦接主閂鎖器的從閂鎖器。主閂鎖器基於主閂鎖器接收的掃描致能信號選擇性提供資料信號或延遲掃描輸入信號之一者至從閂鎖器。

Description

正反器
本揭露是有關於一種半導體裝置設計，且特別是有關於一種掃描正反器，更特別是有關於一種用於對半導體積體電路進行掃描測試的掃描正反器。
大部分數位電路使用一或多個時脈信號決定在操作電路的功能單元時的速率。使用這樣的時脈信號的電路一般被稱為同步電路。時脈信號到達同步電路的不同點之間的時間差被稱為時脈偏斜。為了使同步電路能夠正常工作，時脈偏斜必須被維持在一個可接受的程度。
本發明實施例包含一種正反器。正反器包括電路、主閂鎖器以及從閂鎖器。電路用以接收一掃描輸入信號並且產生一延遲掃描輸入信號。主閂鎖器用以接收一資料信號以及延遲掃描輸入信號。從閂鎖器耦接主閂鎖器，主閂鎖器基於主閂鎖器接收的一掃描致能信號選擇性提供資料信號或延遲掃描輸入信號之一者至從閂鎖器。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件、材料、值、步驟、操作、材料、佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並非旨在為限制性的。可設想到其他部件、值、操作、材料、佈置等。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
在每一台電腦、智慧型電視、行動電話或其他數位電子裝置之中都包含積體電路晶片。積體電路晶片包含形成電子電路的一或多個部件。類比或數位信號流經這些電子電路並使電子電路能夠運作。電子電路的運作的一部份與這些信號抵達電路中的特定部件的時序有關，特別是某些特定種類的電路，諸如同步電路。信號的時序無效(例如，信號過早或過遲抵達電路的特定點)的時候被稱為時序違規(timing violation)。
靜態時序分析(Static timing analysis；STA)是一種協助識別時序時序違規的分析。在使用STA以評估同步電路(例如具有一或多個正反器的電路)時，要評估兩個關鍵的時間: (i)設置時間 (ii)保持時間。保持時間是正反器的輸入信號在輸入時脈信號的時脈邊緣後必須保持穩定的最小時間量。當測量到給定電路的保持時間少於預期保持時間時，給定電路具有保持時間違規。補救保持時間違規的方式包括在正反器的掃描路徑輸入端使用額外電路(例如，正反器中的緩衝器與/或或閘)。本文描述的掃描信號電路能夠增加掃描輸入信號路徑中的延遲並且因此改善保持時間。
第1圖係根據一些實施例所繪示的主從式正反器的方塊圖。正反器100包含主閂鎖器102以及從閂鎖器108。主閂鎖器102包含用以接收資料信號104的輸入節點。在一範例中，資料信號104通過時序電路的組合邏輯被傳輸至主從式正反器100。主閂鎖器102更用以接收第一時脈信號121。第一時脈信號121係由時脈電路112提供並且係基於時脈電路112接收的輸入時脈信號116。
主閂鎖器102更用以接收延遲掃描輸入信號106以及掃描致能(scan enable；SE)信號114。延遲掃描輸入信號106是掃描輸入信號120被延遲的版本。使用掃描輸入電路103能夠延遲掃描輸入信號120，掃描輸入電路103的更多細節在第2圖至第4圖中敘述。當SE信號114具有第一邏輯準位(例如當SE信號停用或在低準位時)，主閂鎖器102將資料信號104傳至主閂鎖器102的輸出節點110。反之，當SE信號114具有第二邏輯準位(例如當SE信號啟用或在高準位時)，主閂鎖器102將延遲掃描輸入信號106傳至輸出節點110。使用SE信號114及第二邏輯準位的判定以實施主從式正反器100的掃描測試模式。在掃描測試模式中，資料的一或多個測試圖案被寫入一般是排列於掃描鏈中的多個正反器，諸如第1圖的主從式正反器100，並且測試圖案接著被讀出以測試正反器的資料儲存功能。
第1圖的主從式正反器100更包含從閂鎖器108，從閂鎖器108用以接收主閂鎖器102的輸出節點110的信號。如前所述，主閂鎖器102基於主閂鎖器102接收的SE信號114，選擇性提供資料信號104或延遲掃描輸入信號106的一者至從閂鎖器108。從閂鎖器108更用以接收第二時脈信號122，第二時脈信號122係由時脈電路112提供並且係基於輸入時脈信號116。從閂鎖器108包含主從式正反器100的輸出節點118，且輸出節點118用於從主從式正反器100讀出資料。在一範例中，主從式正反器100包含提供資料儲存的儲存單元。在一些變化例中，主從式正反器100為單一位元正反器(例如，利於資料的單一位元的儲存)。在其他變化例中，主從式正反器100為多位元正反器(例如，利於資料的多位元的儲存)。
在一些變化例中，當輸入時脈信號116為低準位，主閂鎖器102為透通(transparent)(例如，準備好以取樣及儲存資料值)並且從閂鎖器108為非透通(opaque)(例如，不取樣，而儲存之前被取樣的資料值)。在這個變化例中，當輸入時脈信號116提升至高準位，主閂鎖器102變為非透通，並且從閂鎖器108變為透通以影響正緣觸發行為。另外，在另一示例的實施例中，當輸入時脈信號116為高準位，主閂鎖器102為透通並且從閂鎖器108為非透通。在這個變化例中，當輸入時脈信號116下降至低準位，主閂鎖器102變為非透通，並且從閂鎖器108變為透通以影響負緣觸發行為。因此，主從式正反器100可以是正緣觸發正反器或負緣觸發正反器。
SE信號114有助於主從式正反器100在兩種模式中的操作: 功能模式以及掃描測試模式。當SE信號114為低準位(例如，邏輯0)時，主從式正反器100在功能模式中操作。當SE信號114為高準位(例如，邏輯1)時，主從式正反器100在掃描測試模式中操作。在功能模式以及掃描測試模式兩者中，主時脈相對於從時脈延遲的結果是掃描路徑上的保持時間違反(例如，在掃描測試模式中，藉由相位重疊的時脈信號驅動主閂鎖器以及從閂鎖器導致的保持時間違反)。
在功能模式中(例如當SE信號停用或在低準位時)，掃描輸入電路103不可操作並且不傳輸延遲掃描輸入信號106至主閂鎖器102。反之，在掃描測試模式中(例如當SE信號啟用或在高準位時)，掃描輸入電路103可操作並且產生延遲掃描輸入信號106以輸入至主閂鎖器102，如在第2圖至第4圖中的詳細描述。
第2圖係根據一些實施例所繪示的主從式正反器的示例主從式閂鎖器配置的細節的電路圖。主從式正反器200包含用以接收資料信號(在第2圖中標示為D1)以及來自掃描輸入電路206的延遲掃描輸入信號106的主閂鎖器202。掃描輸入電路206接收掃描輸入信號120(標示為SI)以產生延遲掃描輸入信號106。主閂鎖器202與主閂鎖器102的操作相同。主從式正反器200更包含耦接主閂鎖器202的從閂鎖器204。類似的，從閂鎖器204與從閂鎖器108的操作相同。主閂鎖器202用以基於主閂鎖器202接收的掃描致能信號(標示為SE)，選擇性提供資料信號D1或延遲掃描輸入信號106的一者至從閂鎖器204。主閂鎖器202也接收掃描致能信號的反向版本(標示為seb)。
在第2圖的範例中主閂鎖器202包含多個N型金屬氧化半導體(NMOS)電晶體、多個P型金屬氧化半導體(PMOS)電晶體以及反向器。主閂鎖器202的電晶體以及反向器在圖式中的配置為耦接在一起以達成如第1圖所述的主閂鎖器102的功能。類似的，第2圖的從閂鎖器204包含多個NMOS電晶體、多個PMOS電晶體以及多個反向器。從閂鎖器204的電晶體以及反向器在圖式中的配置為耦接在一起以達成如第1圖所述的從閂鎖器108的功能。第2圖的主閂鎖器202及從閂鎖器204僅為範例，主閂鎖器及從閂鎖器可以由熟悉本技藝者以其他不同方式實施。
第2圖的主從式正反器200接收時脈信號(標示為clkb及clkbb)以及掃描致能信號(標示為SE)。在一些變化例中，時脈信號可以基於掃描致能信號的邏輯準位。在其他變化例中，時脈信號與掃描致能信號的邏輯準位無關。
如前所述，在掃描致能信號114啟動(例如，邏輯高準位或邏輯1)時，掃描輸入電路206可操作。在一些變化例中，如第2圖所繪示，掃描輸入電路206包含具有串聯在一起的至少四個反向器的兩個緩衝器。每個反向器可以包含一個PMOS電晶體及一個NMOS電晶體。舉例來說，第一反向器220由PMOS電晶體209及NMOS電晶體208構成。第二反向器230由PMOS電晶體211及NMOS電晶體210構成。第三反向器240由PMOS電晶體213及NMOS電晶體212構成。第四反向器250由PMOS電晶體215及NMOS電晶體214構成。第一反向器220耦接第二反向器230以形成第一緩衝器。第三反向器240耦接第四反向器250以形成第二緩衝器。掃描輸入電路206的兩個緩衝器的組合引入時間延遲至掃描輸入信號120之中以產生延遲掃描輸入信號106。雖然在掃描輸入電路206繪示了兩個緩衝器，熟悉本技藝者可以理解任數量的緩衝器都可以被使用以增加或減少掃描輸入信號120的延遲。
第3圖係根據一些實施例所繪示的示例主從式正反器的電路圖。正反器300包含主閂鎖器302以及耦接主閂鎖器302的從閂鎖器304，如先前第2圖所述。在這個變化例中，產生延遲掃描輸入信號106的掃描輸入電路306不同於掃描輸入電路206。在第3圖中，掃描輸入電路306是由PMOS電晶體309、310以及NMOS電晶體312構成的或(OR)閘。或閘320耦接反向器330。反向器330是由PMOS電晶體314以及NMOS電晶體313構成。掃描輸入信號120係提供至PMOS電晶體309的閘極。掃描致能信號的反向版本(例如，信號seb) 係提供至PMOS電晶體310的閘極。類似的，掃描輸入信號120係提供至NMOS電晶體311的閘極。掃描致能信號的反向版本(例如，信號seb) 係提供至NMOS電晶體312的閘極。或閘320的輸出信號係提供至反向器330的輸入端(例如，PMOS電晶體314及NMOS電晶體313的閘極)。延遲掃描輸入信號106是掃描輸入電路306的輸出信號(例如，第3圖中的信號Net0)。延遲掃描輸入信號106係提供至主閂鎖器302。主閂鎖器302以及從閂鎖器304的操作與如前所述的主閂鎖器102、202以及從閂鎖器108、204的操作相同。在或閘320中堆疊的PMOS電晶體309、310促進下降延遲(例如，增加保持時間)。
當掃描致能信號為低準位(例如，邏輯0)時，則延遲掃描輸入信號106(例如，第3圖中的信號Net0) 為高準位(例如，邏輯1)並且主從式正反器300作為正常的正反器操作於功能模式中。當掃描致能信號為高準位(例如，邏輯1)時，則延遲掃描輸入信號106(例如，第3圖中的信號Net0) 為低準位(例如，邏輯0)並且主從式正反器300操作於掃描測試模式中。
第4圖係根據一些實施例所繪示的示例主從式正反器的電路圖。主從式正反器400包含主閂鎖器202以及耦接主閂鎖器202的從閂鎖器204，如先前第2圖所述。在這個變化例中，提供至主閂鎖器202的延遲掃描輸入信號106係由掃描輸入電路406提供。掃描輸入電路406為第2圖所述之掃描輸入電路206以及第3圖所述之掃描輸入電路306的組合。特定而言，掃描輸入電路306耦接掃描輸入電路206，而掃描輸入電路206耦接主閂鎖器202。掃描輸入電路306的操作與第3圖所述的操作相同，除了掃描輸入電路306的輸出端(例如，信號Net0的端點)耦接至第一反向器220的輸入端。第四反向器250的輸出端提供延遲掃描輸入信號106至主閂鎖器202。掃描輸入電路306以及掃描輸入電路206的組合能夠提供額外的延遲至掃描輸入信號120以改善主從式正反器的保持時間。
在一些變化例中，主從式正反器200為單一位元正反器(例如，利於資料的單一位元的儲存)。在其他變化例中，主從式正反器200為多位元正反器(例如，利於資料的多位元的儲存)。在多位元正反器的變化例中，掃描輸入電路206、306以及406耦接至第一位元的掃描輸出端。
第5圖係根據一些實施例所繪示的使用掃描輸入電路以延遲掃描輸入信號的方法的示例流程圖500。為了便於理解，上述方法將參考本文先前敘述的結構進行敘述。但須理解，上述方法也可以應用於其他結構。在步驟502，電路(例如，主閂鎖器102、202以及302)接收掃描致能信號114、資料信號D1以及掃描輸入信號120。在步驟504，電路(例如，掃描輸入電路103、206、306以及406)藉由引發時間延遲產生延遲掃描輸入信號106。在步驟506，延遲掃描輸入信號106係提供至主閂鎖器202。主閂鎖器202基於掃描致能信號114選擇性提供資料信號D1以及延遲掃描輸入信號106之一者。
如本文所述的掃描輸入電路的使用方式能夠提供多個好處。舉例來說，單元之內的掃描輸入電路的放置省去了頂層布線資源的需求。另外，當掃描輸入電路放置於單元之內時，降額因子不會藉由STA工具應用於緩衝器延遲。
在一實施例中，正反器包括用以接收一掃描輸入信號並且產生一延遲掃描輸入信號的電路。正反器也包括用以接收一資料信號以及延遲掃描輸入信號的主閂鎖器。正反器也包括耦接主閂鎖器的從閂鎖器，主閂鎖器基於主閂鎖器接收的一掃描致能信號選擇性提供資料信號或延遲掃描輸入信號之一者至從閂鎖器。在一些實施例中，電路包含一或閘以及耦接或閘的一反向器，掃描輸入信號係提供至或閘的一輸入端並且或閘的一輸出端耦接反向器的一輸入端，延遲掃描輸入信號係從反向器的一輸出端輸出。在一些實施例中，電路包含具有一第一反向器及一第二反向器的一第一緩衝器以及具有一第三反向器及一第四反向器的一第二緩衝器，第一緩衝器與第二緩衝器串聯耦接，掃描輸入信號係提供至第一緩衝器的一輸入端，延遲掃描輸入信號係從第二緩衝器的一輸出端輸出。在一些實施例中，電路包含與一第一反向器耦接的一或閘、包含耦接一第三反向器的一第二反向器的一第一緩衝器以及包含一第四反向器及一第五反向器的一第二緩衝器，或閘、第一緩衝器以及第二緩衝器串聯耦接在一起，掃描輸入信號係提供至或閘的一輸入端，延遲掃描輸入信號係從第五反向器的一輸出端輸出。在一些實施例中，主閂鎖器與從閂鎖器形成一單一位元正反器。在一些實施例中，主閂鎖器與從閂鎖器形成一多位元正反器，以及電路耦接至多位元正反器的一第一位元。
在另一實施例中，一種提供延遲掃描輸入信號至具有一主閂鎖器以及一從閂鎖器的一正反器的方法包含藉由一電路接收一掃描致能信號、一資料信號以及一掃描輸入信號。電路藉由引發一時間延遲，產生一延遲掃描輸入信號。延遲掃描輸入信號係提供至主閂鎖器，其中主閂鎖器基於掃描致能信號選擇性提供資料信號或延遲掃描輸入信號之一者。在一些實施例中，電路包含一或閘以及耦接或閘的一反向器，掃描輸入信號係提供至或閘的一輸入端並且或閘的一輸出端耦接反向器的一輸入端，延遲掃描輸入信號係從反向器的一輸出端輸出。在一些實施例中，電路包含具有一第一反向器及一第二反向器的一第一緩衝器以及具有一第三反向器及一第四反向器的一第二緩衝器，第一緩衝器與第二緩衝器串聯耦接，掃描輸入信號係提供至第一緩衝器的一輸入端，延遲掃描輸入信號係從第二緩衝器的一輸出端輸出。在一些實施例中，電路包含與一第一反向器耦接的一或閘、包含耦接一第三反向器的一第二反向器的一第一緩衝器以及包含一第四反向器及一第五反向器的一第二緩衝器，或閘、第一緩衝器以及第二緩衝器串聯耦接在一起，掃描輸入信號係提供至或閘的一輸入端，延遲掃描輸入信號係從第五反向器的一輸出端輸出。在一些實施例中，主閂鎖器與從閂鎖器形成一單一位元正反器。在一些實施例中，主閂鎖器與從閂鎖器形成一多位元正反器，以及電路耦接至多位元正反器的一第一位元。
在另一實施例中，正反器包括用以接收一第一信號並且產生第一信號的一延遲版本的電路。正反器也包括用以接收第一信號的延遲版本以及一第二信號並且選擇性輸出第一信號的延遲版本的閂鎖器。在一些實施例中，電路包含一第一邏輯閘以及耦接第一邏輯閘的一第二邏輯閘，第一信號係提供至第一邏輯閘的一輸入端並且第一邏輯閘的一輸出端耦接第二邏輯閘的一輸入端，第二信號係從第二邏輯閘的一輸出端輸出。在一些實施例中，第一邏輯閘以及第二邏輯閘包含一或閘以及一反向器的至少一者。在一些實施例中，電路包含具有至少二邏輯部件的一第一邏輯閘以及具有至少二邏輯部件的一第二邏輯閘，第一邏輯閘串聯耦接第二邏輯閘，第一信號係提供至第一邏輯閘的一輸入端，第二信號係從第二邏輯閘的一輸出端輸出。在一些實施例中，第一邏輯閘及第二邏輯閘為緩衝器並且至少二邏輯部件包含一反向器。在一些實施例中，電路包含耦接一第二邏輯閘的一第一邏輯閘、一第三邏輯閘以及一第四邏輯閘，第一邏輯閘、第二邏輯閘、第三邏輯閘以及第四邏輯閘串聯耦接在一起，第一信號係提供至第一邏輯閘的一輸入端，第二信號係從第第四邏輯閘的一輸出端輸出。在一些實施例中，閂鎖器形成一單一位元正反器。在一些實施例中，閂鎖器形成形成一多位元正反器，以及電路耦接至多位元正反器的一第一位元。
上文概述若干實施例的特徵或實例，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
100、200、300、400:正反器 120:掃描輸入信號 103:掃描輸入電路 104:資料信號 121:第一時脈信號 122:第二時脈信號 106:延遲掃描輸入信號 102:主閂鎖器 110:輸出節點 108:從閂鎖器 114:掃描致能(SE)信號 112:時脈電路 116:輸入時脈信號 118:輸出節點 206:掃描輸入電路 209、211、213、215:PMOS電晶體 208、210、212、214:NMOS電晶體 220、230、240、250:反向器 202:主閂鎖器 204:從閂鎖器 306:掃描輸入電路 309、310、314:PMOS電晶體 311、312、313:NMOS電晶體 320:或閘 330:反向器 302:主閂鎖器 304:從閂鎖器 406:掃描輸入電路 500:流程圖 502、504、506:步驟
本揭露內容的各方面搭配隨附的圖式的參閱，可以對以下的詳細說明有更佳的理解。 第1圖係根據一些實施例所繪示的主從式正反器的方塊圖。 第2圖係根據一些實施例所繪示的主從式正反器的示例主從式閂鎖器配置的細節的電路圖。 第3圖係根據一些實施例所繪示的示例主從式正反器的電路圖。 第4圖係根據一些實施例所繪示的示例主從式正反器的電路圖。 第5圖係根據一些實施例所繪示的使用掃描輸入電路以延遲掃描輸入信號的過程的示例流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:正反器
120:掃描輸入信號
103:掃描輸入電路
104:資料信號
121:第一時脈信號
122:第二時脈信號
106:延遲掃描輸入信號
102:主閂鎖器
110:輸出節點
108:從閂鎖器
114:掃描致能(SE)信號
112:時脈電路
116:輸入時脈信號
118:輸出節點

Claims (1)

  1. 一種正反器，包括： 一電路，用以接收一掃描輸入信號並且產生一延遲掃描輸入信號； 一主閂鎖器，用以接收一資料信號以及該延遲掃描輸入信號；以及 一從閂鎖器，耦接該主閂鎖器，該主閂鎖器基於該主閂鎖器接收的一掃描致能信號選擇性提供該資料信號或該延遲掃描輸入信號之一者至該從閂鎖器。
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