JPWO2003081781A1 - 半導体集積回路 - Google Patents
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Abstract
複数のＡＤＣをインターリーブ動作させて並列化し、又は、複数の回路素子を順次切り換えて用いる画像用ＡＤＣを含み、いかなる仕様の画像信号が入力されても、画像用ＡＤＣの出力信号を平均化して画面上のムラが改善される半導体集積回路。この半導体集積回路は、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換回路（１１）と、複数のアナログ／ディジタル変換回路（１１）を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路（１２）と、複数のアナログ／ディジタル変換回路（１１）を動作させる周期又は順序を変更するように多相クロック信号生成回路（１２）を制御する制御回路（２０）とを含む。
Description
技術分野
本発明は、一般に半導体集積回路に関し、特に、アナログ画像信号をディジタル画像信号に変換する画像用ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログ／ディジタル変換回路）を含む半導体集積回路に関する。
背景技術
近年においては、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）、又は、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：プラズマ・ディスプレイ・パネル）等のディジタル画像表示装置の解像度が年々向上している。それに伴い、アナログ画像信号をディジタル画像信号に変換するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）の動作速度も高速になって来ている。通常、ＬＳＩを高速で動作させるためには、浮遊容量が小さく電流駆動力の高い、より微細なトランジスタを用いて回路を設計する。また、容易に高速化することができない部分に関しては、同一機能を有する複数の回路を並列に動作させて実質的に高速化させるといった手法が用いられる。
ディジタル画像表示装置にディジタル画像信号を供給する画像用ＡＤＣにおいても同様に、より進んだプロセステクノロジーを用いての広帯域化や、インターリーブ動作による並列化が行われている。しかしながら、微細加工技術の限界から、並列動作を行う複数のＡＤＣにおいて特性のばらつきが存在し、微分直線性誤差や積分直線性誤差といった特性を劣化させてしまう。
図１２に、従来の画像用ＡＤＣの構成例を示す。この画像用ＡＤＣ１１０は、並列動作を行う第１〜第ＮのＡＤＣ１１１と、これらのＡＤＣ１１１に多相クロック信号を供給する多相クロック信号生成回路１１２と、これらのＡＤＣ１１１の出力信号の内から１つの出力信号を選択する選択回路１１３とを有している。第１〜第ＮのＡＤＣ１１１は、多相クロック信号生成回路１１２から供給される多相クロック信号に同期して、順次、アナログ信号をディジタル信号に変換する。ここで、Ｎは、ＡＤＣの並列度を示している。
一般に、画像信号においては、図１３に示すように、画面左上から水平方向に１ライン分の画素（ピクセル）情報が連続し、次に、垂直方向に１画素分下がって再び画面左から水平方向に１ライン分の画素情報が連続する。これを繰り返すことにより、１フレーム分の画像信号が構成される。１ライン中の画素数と１フレーム中のライン数との積から、１フレーム中の画素数、即ち、１フレーム中のサンプリング回数Ｍを求めることができる。
ところで、１フレーム中のサンプリング回数ＭがＡＤＣの並列度Ｎで割り切れる場合には、フレーム（Ｉ）において、第１のＡＤＣがＰ（Ｉ，１）を、第２のＡＤＣがＰ（Ｉ，２）を、第ＮのＡＤＣがＰ（Ｉ，Ｎ）をサンプリングしたとすると、フレーム（Ｉ＋１）においても同様に、第１のＡＤＣがＰ（Ｉ＋１，１）を、第２のＡＤＣがＰ（Ｉ＋１，２）を、第ＮのＡＤＣがＰ（Ｉ＋１，Ｎ）をサンプリングすることになる。ここで、Ｐ（Ｉ，Ｊ）はＩ番目のフレームにおけるＪ番目の画素を示す。このような場合において、第１〜第ＮのＡＤＣの特性がばらついていると、等しいアナログ信号を入力しても出力ディジタル信号に一定パターンの誤差を生じるので、画面上にムラが現れてしまう。
また、１つのＡＤＣを用いてアナログ画像信号をディジタル画像信号に変換する際に、アナログ／ディジタル変換特性に影響を与える抵抗やコンデンサ等の回路素子のばらつきの影響を抑えるために、複数の回路素子を順次切り換えること（スワッピング）によって出力結果を平均化することも行われている。そのような場合においても、連続する複数のフレーム間の画素について、このＡＤＣが複数の回路素子を同一の周期又は同一の順序で配列すると、画面上にムラが現れてしまう。
そうしたばらつきによる画面上のムラを抑えるために、画像用ＡＤＣの出力信号をディジタル的に補正することも考えられる。しかしながら、ディジタル的な補正を行うためには、複雑な回路と処理が必要になってしまう。
発明の開示
そこで、上記の点に鑑み、本発明の目的は、複数のＡＤＣをインターリーブ動作させて並列化し、又は、複数の回路素子を順次切り換えて用いる画像用ＡＤＣを含む半導体集積回路において、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することである。
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換回路と、複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路と、複数のアナログ／ディジタル変換回路を動作させる周期又は順序を変更するように多相クロック信号生成回路を制御する制御回路とを具備する。
また、本発明の第２の観点に係る半導体集積回路は、複数の回路素子を順次切り換えて用いてアナログ画像信号をディジタル画像信号に変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路が複数の回路素子を周期的にある順序で配列するようにアナログ／ディジタル変換回路を制御する第１の制御回路と、アナログ／ディジタル変換回路が複数の回路素子を配列する周期又は順序を変更するように第１の制御回路を制御する第２の制御回路とを具備する。
上記のように構成した本発明によれば、複数のアナログ／ディジタル変換回路を並列動作させる場合に、これらのアナログ／ディジタル変換回路を動作させる周期又は順序を変更したり、１つのアナログ／ディジタル変換回路において複数の回路素子を順次切り換えて用いる場合に、これらの回路素子を配列する周期又は順序を変更することにより、いかなる仕様の画像信号が入力されても、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することができる。
発明を実施するための最良の形態
まず、本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、画像用ＡＤＣ１０と、サンプリング制御信号生成回路２０とを含んでいる。画像用ＡＤＣ１０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路１２と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。
サンプリング制御信号生成回路２０は、マスタークロック信号に基づいて、サンプリング制御信号を出力する。画像用ＡＤＣ１０において、多相クロック信号生成回路１２は、マスタークロック信号と、サンプリング制御信号生成回路２０から供給されるサンプリング制御信号とに基づいて多相クロック信号を生成し、これらの多相クロック信号をそれぞれのＡＤＣ１１に供給する。第１〜第ＮのＡＤＣ１１は、多相クロック信号生成回路１２が生成した多相クロック信号に同期して、入力されたアナログ信号をディジタル信号に変換して出力する。選択回路１３は、これらのＡＤＣ１１が出力するディジタル信号の内から、多相クロック信号に従って１つのディジタル信号を選択して出力する。
図２は、図１に示す画像用ＡＤＣ１０においてＮ＝３とした場合における各部の信号波形を示すタイミングチャートである。多相クロック信号生成回路１２は、マスタークロック信号及びサンプリング制御信号に基づいて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるために用いる多相クロック信号φ１、φ２、φ３を生成する。
ここで、１フレーム中のサンプリング回数Ｍ＝（１ライン中の画素数）×（１フレーム中のライン数）が３の倍数であるならば、各ＡＤＣは、複数のフレーム間において画面上の同一の画素をサンプリングすることになり、各ＡＤＣのばらつきに対応するムラが画面上に現れることになる。これを防止するため、本実施形態においては、例えば画像信号のブランキング期間において複数のＡＤＣによるサンプリングのタイミングをずらすことにより、いかなる仕様の画像信号が入力されても画面上のムラを解消できるようにしている。
図１に示すように、本実施形態に係る半導体集積回路は、所定の状態においてサンプリングのタイミングをずらすために用いるサンプリング制御信号を生成するサンプリング制御信号生成回路２０を含んでいる。多相クロック信号生成回路１２は、このサンプリング制御信号に基づいて、生成する多相クロック信号の位相をずらす。
多相クロック信号生成回路１２は、図２に示すように、サンプリング制御信号がハイレベルになると、生成する多相クロック信号の位相を少なくともマスタークロック信号ＣＫの１パルス分ずらす。その結果、各ＡＤＣは、少なくともマスタークロック信号ＣＫの１パルス分ずれたタイミングで動作することになり、連続する２つのフレーム間において、同一のＡＤＣが画面上の同一の画素をサンプリングすることがなくなる。
図３は、図１に示す画像用ＡＤＣ１０においてＮ＝３とした場合におけるサンプリング周期可変時の各部の信号波形を示すタイミングチャートである。多相クロック信号生成回路１２は、マスタークロック信号及びサンプリング制御信号に基づいて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるために用いる多相クロック信号φ１、φ２、φ３を生成する。第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回させる周期は、サンプリング制御信号によって制御される。
ここで、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回させる周期をフレーム毎に変化させることにより、全ての画素が常に同一のＡＤＣでサンプリングされることがなくなり、画面上のムラが時間的に平均化されるので、視覚的に認識されなくなる。
以下に、本実施形態において用いるサンプリング制御方法について説明する。以下の説明においては、１フレーム中のサンプリング回数、即ち、（１ライン中の画素数）×（１フレーム中のライン数）をＭとし、ＡＤＣの並列度、即ち、並列動作するＡＤＣの数をＮとする（Ｍ、Ｎは２以上の整数）。また、ＭをＮで割った余りをＫとする（Ｋ＝Ｍ ｍｏｄ Ｎ）。
まず、第１のサンプリング制御方法について説明する。Ｋ＝０となる場合に、（Ｍ＋Ｌ）をＮで割った余りが０とならないＬを求め、１フレーム中でマスタークロック信号のＬ個のパルス分だけサンプリングのタイミングをずらす。このようにすることで、少なくとも連続する２つのフレーム間で同一の並列ＡＤＣが同位置の画素をサンプリングすることはなくなるため、並列動作するＡＤＣが２個以上の場合において、少なくとも２個のＡＤＣによる平均化の効果が得られる。
次に、第２のサンプリング制御方法について説明する。Ｋ＝０となる場合、又は、Ｋ≠１かつＮがＫで割り切れる（Ｎ ｍｏｄ Ｋ＝０）場合に、（Ｍ＋Ｌ）をＮで割ったときの余りをＪとして（Ｊ＝（Ｍ＋Ｌ）ｍｏｄ Ｎ）、Ｊ≠０でかつＮとＪが互いに素となるＬを求め、１フレーム中でマスタークロック信号のＬ個のパルス分だけサンプリングのタイミングをずらす。例えば、Ｍ＝１６８８、Ｎ＝８のときに、この条件を満たすＬは、１、３、５、７の４つである。このようにすることで、並列動作するＡＤＣがＮ個の場合において、Ｎ個のＡＤＣによる平均化の効果が得られる。
次に、第３のサンプリング制御方法について説明する。０〜（Ｎ−１）までの整数を生成する擬似乱数生成回路を用意する。第ｉ番目のフレームにおける擬似乱数生成回路の出力をＬ（ｉ）とすると、このフレーム中でマスタークロック信号のＬ（ｉ）個のパルスの分だけサンプリングのタイミングをずらす。次の第（ｉ＋１）番目のフレームにおける擬似乱数生成回路の出力をＬ（ｉ＋１）とすると、このフレーム中でマスタークロック信号のＬ（ｉ＋１）個のパルスの分だけサンプリングのタイミングをずらす。
このようにすれば、同一画素をサンプリングする並列ＡＤＣのサンプリング順序を、少なくとも擬似乱数の周期の範囲内において時間的に不規則にすることができるため、先に述べた第１及び第２のサンプリング制御方法とは異なり、ほぼ規則的でない平均化の効果が得られる。
次に、本実施形態に係る半導体集積回路の第１の変形例について、図４及び図５を参照しながら説明する。
図４に示すように、この半導体集積回路は、画像用ＡＤＣ３０と、サンプリング制御信号生成回路４０とを含んでいる。画像用ＡＤＣ３０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１がサンプリングを行うタイミングを規定する多相クロック信号を生成する多相クロック信号生成回路３１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。多相クロック信号生成回路３１は、内部にカウンタ３２を含み、マスタークロック信号、位相制御数、サンプリング制御信号に基づいて、多相クロック信号を生成する。
サンプリング制御信号生成回路４０は、制御フラグと、垂直同期信号ＶＳＹＮＣとに基づいて、サンプリング制御信号を生成する。即ち、サンプリング制御信号生成回路４０は、制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジを基準としてサンプリング制御信号を生成し、そのサンプリング制御信号を画像用ＡＤＣ３０に供給する。なお、垂直同期信号ＶＳＹＮＣ以外に、水平同期信号ＨＳＹＮＣ、又は、垂直同期信号ＶＳＹＮＣ若しくは水平同期信号ＨＳＹＮＣに同期する他の信号を用いるようにしても良い。
画像用ＡＤＣ３０において、多相クロック信号生成回路３１内のカウンタ３２は、マスタークロック信号をカウントすると共に、多相クロック信号を生成するための状態をカウンタ値として記憶している。カウンタ３２は、サンプリング制御信号に応答して、位相制御数に設定されている数だけカウンタ値を変化させる。これにより、多相クロック信号生成回路３１は、多相クロック信号の位相を変化させる。
図５は、図４に示す画像用ＡＤＣ３０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。サンプリング制御信号生成回路４０は、垂直ブランキング期間等において制御フラグが立っている場合に垂直同期信号ＶＳＹＮＣのエッジが遷移すると、サンプリング制御信号をハイレベルにする。画像用ＡＤＣ３０において、多相クロック信号生成回路３１内のカウンタ３２は、マスタークロック信号ＣＫをカウントすると共に、サンプリング制御信号がハイレベルになると、位相制御数に設定されている数だけカウンタ値を変化させる。その結果、多相クロック信号φ１、φ２、φ３の位相が、図５に示すように変化する。なお、図５においては、位相制御数を「１」としている。
この例によれば、トータルのサンプリング回数は変化しないので、タイミング的に余裕があれば、ブランキング期間以外においてもサンプリング制御を行うことが可能である。
次に、本実施形態に係る半導体集積回路の第２の変形例について、図６及び図７を参照しながら説明する。
図６に示すように、この半導体集積回路は、画像用ＡＤＣ５０と、カウンタ６０とを含んでいる。画像用ＡＤＣ５０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１がサンプリングを行うタイミングを規定する多相クロック信号を生成する多相クロック信号生成回路５１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。多相クロック信号生成回路５１は、内部にカウンタ５２を含み、マスタークロック信号、位相制御数、サンプリング制御信号に基づいて、多相クロック信号を生成する。
カウンタ６０は、マスタークロック信号と、制御フラグとに基づいて、サンプリング制御信号を生成する。即ち、カウンタ６０は、制御フラグが立っている場合にマスタークロック信号の数をカウントし、所定の周期ごとにサンプリング制御信号を生成して画像用ＡＤＣ５０に供給する。
画像用ＡＤＣ５０において、多相クロック信号生成回路５１内のカウンタ５２は、マスタークロック信号をカウントすると共に、多相クロック信号を生成するための状態をカウンタ値として記憶している。カウンタ５２は、サンプリング制御信号に応答して、位相制御数に設定されている数だけカウンタ値を変化させる。これにより、多相クロック信号生成回路５１は、多相クロック信号の位相を変化させる。
図７は、図６に示す画像用ＡＤＣ５０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。カウンタ６０は、制御フラグが立っている場合に、マスタークロック信号ＣＫをカウントして、所定の周期ごとにサンプリング制御信号をハイレベルにする。画像用ＡＤＣ５０において、多相クロック信号生成回路５１内のカウンタ５２は、サンプリング制御信号がハイレベルになると、位相制御数に設定されている数だけカウンタ値を変化させる。その結果、多相クロック信号φ１、φ２、φ３の位相が、図７に示すように変化する。なお、図７においては、位相制御数を「１」としている。
次に、本発明の第２の実施形態について説明する。
図８は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。図８に示すように、この半導体集積回路は、画像用ＡＤＣ７０と、クロック信号制御回路８０とを含んでいる。画像用ＡＤＣ７０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路７１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。
クロック信号制御回路８０は、マスタークロック信号、制御フラグ、位相制御数、垂直同期信号ＶＳＹＮＣに基づいて、多相クロック信号生成回路７１にクロック信号を供給する。ここで、クロック信号制御回路８０は、制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジを基準として、位相制御数で設定された数だけパルスを抑制した信号をマスタークロック信号から作り出し、その信号をクロック信号として多相クロック信号生成回路７１に供給する。なお、垂直同期信号ＶＳＹＮＣ以外に、水平同期信号ＨＳＹＮＣ、又は、垂直同期信号ＶＳＹＮＣ若しくは水平同期信号ＨＳＹＮＣに同期する他の信号を用いるようにしても良い。
画像用ＡＤＣ７０において、多相クロック信号生成回路７１は、クロック信号制御回路８０から供給されるクロック信号に基づいて、第１〜第ＮのＡＤＣ１１を順に動作させるための多相クロック信号を生成し、これらのＡＤＣ１１に供給する。
図９は、図８に示す画像用ＡＤＣ７０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。クロック信号制御回路８０は、垂直ブランキング期間において制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジから位相制御数によって設定された数だけマスタークロック信号ＣＫのパルスを抑制した信号を生成し、その信号をクロック信号として、画像用ＡＤＣ７０の多相クロック信号生成回路７１に供給する。多相クロック信号生成回路７１はそのクロック信号を受けて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるための多相クロック信号φ１、φ２、φ３を生成する。なお、図９においては、位相制御数を「１」としている。
このようにすることで、並列動作する複数のＡＤＣによる平均化の効果により、画面上のムラを低減することができる。しかしながら、トータルのサンプリング数が減少するので、画面に影響を与えないブランキング期間にこの動作を行う必要がある。
以上に述べた手法は、複数のＡＤＣをインターリーブ動作により並列化して使用する場合だけでなく、１つのＡＤＣを用いてアナログ画像信号をディジタル画像信号に変換する際に、アナログ／ディジタル変換特性に影響を与える抵抗やコンデンサ等の回路素子（複数の回路素子が回路ブロックを構成する場合も含む）のばらつきの影響を抑えるために、複数の回路素子を順次切り換えること（スワッピング）によって出力結果を平均化するような場合にも有効である。ここで、回路ブロックとしては、差動アンプやオペアンプ等の増幅回路を用いることが可能である。また、パイプライン型ＡＤＣのように複数のステップでＡＤ変換を行う回路構成の場合には、サブＡＤＣやサブＤＡＣが回路ブロックとなる。
次に、このようなＡＤＣを用いた本発明の第３の実施形態について説明する。ここで、図１０に示すように、抵抗値が等しくなるように設計した抵抗Ｒ１とＲ２を用いて電源電位ＶＤＤを分圧して、電源電位ＶＤＤの中点電位ＶＭを生成する場合を考える。ただし、素子生成のばらつきによって、実際にはＲ１＝Ｒ２＋ΔＲとなっているものとする。図１０の左側に示すように抵抗Ｒ１とＲ２が接続されている状態の中点電位ＶＭ１は、式（１）で表される。
一方、図１０の右側に示すように、スイッチを切り換えて抵抗Ｒ１とＲ２の位置を逆にして接続した状態の中点電位ＶＭ２は、式（２）で表される。
従って、２つの状態を交互に切り換えて平均すれば、中点電位ＶＭとして正確にＶＤＤ／２を作り出すことが可能である。
図１１は、本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
図１１に示すように、この半導体集積回路は、画像用ＡＤＣ９０と、スイッチング制御信号生成回路１００とを含んでいる。画像用ＡＤＣ９０は、複数の回路素子を順次切り換えて用いてアナログ画像信号をディジタル画像信号に変換する。図１１においては、第１〜第Ｎの素子９１と、これらの素子９１を切り換えて第１〜第Ｎのノードに接続するスイッチ９２とを含むＡＤＣ部を示す。
また、画像用ＡＤＣ９０には、マスタークロック信号と、スイッチング制御信号生成回路１００から供給されるスイッチング制御信号とに基づいて、第１〜第Ｎの素子９１を周期的にある順序で配列するようにＡＤＣ部を制御するために用いる多相制御信号を生成する多相制御信号生成回路９３が設けられている。
このような画像用ＡＤＣにおいては、第１〜第Ｎの素子９１と第１〜第Ｎのノードとの接続をスイッチ９２で切り換えることにより、これらの素子のばらつきの影響を平均化することができる。しかしながら、画像用のＡＤＣにおいてこの手法を用いる場合には、画像信号の周期性により、複数のフレーム間において同一画素をＡＤ変換する際に使用される素子の組合せが同じになってしまうことがある。そのような場合には、平均化の効果が得られないため、画面上にムラが現れることになる。そこで、本発明の第１及び第２の実施形態において述べたのと同様の手法を用いて多相制御信号生成回路９３を制御することにより、いかなる仕様の画像信号が入力されても、複数の素子のばらつきの影響を平均化して画面上のムラを改善することができる。
このため、スイッチング制御信号生成回路１００は、ＡＤＣ部が複数の回路素子を配列する周期又は順序を変更するように、多相制御信号生成回路９３を制御するために用いるスイッチング制御信号を生成する。多相制御信号生成回路９３は、マスタークロック信号と、スイッチング制御信号生成回路１００から供給されるスイッチング制御信号とに基づいて、多相制御信号の位相を変更する。スイッチ９２は、多相制御信号に従って、第１〜第Ｎの素子９１と第１〜第Ｎのノードとの接続を変更する。これにより、第１〜第Ｎの素子９１のばらつきがランダムに平均化されて、画面上のムラを改善することができる。
ここで、具体的な制御手法としては、本発明の第１の実施形態において述べたのと同様の手法を用いることができる。あるいは、本発明の第２の実施形態において述べたように、位相制御数で設定された数だけパルスを抑制した信号をマスタークロック信号から作り出し、その信号をクロック信号として多相制御信号生成回路９３に供給するようにしても良い。
以上述べたように、本発明によれば、複数のＡＤＣをインターリーブ動作させて並列化し、又は、複数の回路素子を順次切り換えて用いる画像用ＡＤＣを含む半導体集積回路において、いかなる仕様の画像信号が入力されても、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することができる。即ち、複数のＡＤＣの出力がばらついていても、画像表示装置上では１秒間に数十回の速度で表示し直すため、画面上のムラは時間的に平均化されて人間の目にはきれいに見える。
その結果、従来と同程度のばらつきのＬＳＩを用いても、わずかな回路の追加のみで、画像用ＡＤＣの画質を改善することができる。また、回路素子のばらつきの影響を小さくできるため、同程度の画質を出力することができる従来の画像用ＡＤＣに比べて回路素子の面積を小さくすることができ、これにより浮遊容量が低減して、より高速に動作させることが可能となる。
産業上の利用可能性
本発明は、画像データ及び音声データを伝送する画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
図２は、図１に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図３は、図１に示す画像用ＡＤＣの各部の信号波形を示すもう１つのタイミングチャートである。
図４は、本発明の第１の実施形態に係る半導体集積回路の第１の変形例の構成を示すブロック図である。
図５は、図４に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図６は、本発明の第１の実施形態に係る半導体集積回路の第２の変形例の構成を示すブロック図である。
図７は、図６に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図８は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
図９は、図８に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図１０は、本発明の第３の実施形態に係る半導体集積回路の原理を示す回路図である。
図１１は、本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
図１２は、従来の画像用ＡＤＣの構成を示すブロック図である。
図１３は、フレーム上の画素の配置を示す図である。
本発明は、一般に半導体集積回路に関し、特に、アナログ画像信号をディジタル画像信号に変換する画像用ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログ／ディジタル変換回路）を含む半導体集積回路に関する。
背景技術
近年においては、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）、又は、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：プラズマ・ディスプレイ・パネル）等のディジタル画像表示装置の解像度が年々向上している。それに伴い、アナログ画像信号をディジタル画像信号に変換するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）の動作速度も高速になって来ている。通常、ＬＳＩを高速で動作させるためには、浮遊容量が小さく電流駆動力の高い、より微細なトランジスタを用いて回路を設計する。また、容易に高速化することができない部分に関しては、同一機能を有する複数の回路を並列に動作させて実質的に高速化させるといった手法が用いられる。
ディジタル画像表示装置にディジタル画像信号を供給する画像用ＡＤＣにおいても同様に、より進んだプロセステクノロジーを用いての広帯域化や、インターリーブ動作による並列化が行われている。しかしながら、微細加工技術の限界から、並列動作を行う複数のＡＤＣにおいて特性のばらつきが存在し、微分直線性誤差や積分直線性誤差といった特性を劣化させてしまう。
図１２に、従来の画像用ＡＤＣの構成例を示す。この画像用ＡＤＣ１１０は、並列動作を行う第１〜第ＮのＡＤＣ１１１と、これらのＡＤＣ１１１に多相クロック信号を供給する多相クロック信号生成回路１１２と、これらのＡＤＣ１１１の出力信号の内から１つの出力信号を選択する選択回路１１３とを有している。第１〜第ＮのＡＤＣ１１１は、多相クロック信号生成回路１１２から供給される多相クロック信号に同期して、順次、アナログ信号をディジタル信号に変換する。ここで、Ｎは、ＡＤＣの並列度を示している。
一般に、画像信号においては、図１３に示すように、画面左上から水平方向に１ライン分の画素（ピクセル）情報が連続し、次に、垂直方向に１画素分下がって再び画面左から水平方向に１ライン分の画素情報が連続する。これを繰り返すことにより、１フレーム分の画像信号が構成される。１ライン中の画素数と１フレーム中のライン数との積から、１フレーム中の画素数、即ち、１フレーム中のサンプリング回数Ｍを求めることができる。
ところで、１フレーム中のサンプリング回数ＭがＡＤＣの並列度Ｎで割り切れる場合には、フレーム（Ｉ）において、第１のＡＤＣがＰ（Ｉ，１）を、第２のＡＤＣがＰ（Ｉ，２）を、第ＮのＡＤＣがＰ（Ｉ，Ｎ）をサンプリングしたとすると、フレーム（Ｉ＋１）においても同様に、第１のＡＤＣがＰ（Ｉ＋１，１）を、第２のＡＤＣがＰ（Ｉ＋１，２）を、第ＮのＡＤＣがＰ（Ｉ＋１，Ｎ）をサンプリングすることになる。ここで、Ｐ（Ｉ，Ｊ）はＩ番目のフレームにおけるＪ番目の画素を示す。このような場合において、第１〜第ＮのＡＤＣの特性がばらついていると、等しいアナログ信号を入力しても出力ディジタル信号に一定パターンの誤差を生じるので、画面上にムラが現れてしまう。
また、１つのＡＤＣを用いてアナログ画像信号をディジタル画像信号に変換する際に、アナログ／ディジタル変換特性に影響を与える抵抗やコンデンサ等の回路素子のばらつきの影響を抑えるために、複数の回路素子を順次切り換えること（スワッピング）によって出力結果を平均化することも行われている。そのような場合においても、連続する複数のフレーム間の画素について、このＡＤＣが複数の回路素子を同一の周期又は同一の順序で配列すると、画面上にムラが現れてしまう。
そうしたばらつきによる画面上のムラを抑えるために、画像用ＡＤＣの出力信号をディジタル的に補正することも考えられる。しかしながら、ディジタル的な補正を行うためには、複雑な回路と処理が必要になってしまう。
発明の開示
そこで、上記の点に鑑み、本発明の目的は、複数のＡＤＣをインターリーブ動作させて並列化し、又は、複数の回路素子を順次切り換えて用いる画像用ＡＤＣを含む半導体集積回路において、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することである。
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換回路と、複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路と、複数のアナログ／ディジタル変換回路を動作させる周期又は順序を変更するように多相クロック信号生成回路を制御する制御回路とを具備する。
また、本発明の第２の観点に係る半導体集積回路は、複数の回路素子を順次切り換えて用いてアナログ画像信号をディジタル画像信号に変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路が複数の回路素子を周期的にある順序で配列するようにアナログ／ディジタル変換回路を制御する第１の制御回路と、アナログ／ディジタル変換回路が複数の回路素子を配列する周期又は順序を変更するように第１の制御回路を制御する第２の制御回路とを具備する。
上記のように構成した本発明によれば、複数のアナログ／ディジタル変換回路を並列動作させる場合に、これらのアナログ／ディジタル変換回路を動作させる周期又は順序を変更したり、１つのアナログ／ディジタル変換回路において複数の回路素子を順次切り換えて用いる場合に、これらの回路素子を配列する周期又は順序を変更することにより、いかなる仕様の画像信号が入力されても、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することができる。
発明を実施するための最良の形態
まず、本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、画像用ＡＤＣ１０と、サンプリング制御信号生成回路２０とを含んでいる。画像用ＡＤＣ１０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路１２と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。
サンプリング制御信号生成回路２０は、マスタークロック信号に基づいて、サンプリング制御信号を出力する。画像用ＡＤＣ１０において、多相クロック信号生成回路１２は、マスタークロック信号と、サンプリング制御信号生成回路２０から供給されるサンプリング制御信号とに基づいて多相クロック信号を生成し、これらの多相クロック信号をそれぞれのＡＤＣ１１に供給する。第１〜第ＮのＡＤＣ１１は、多相クロック信号生成回路１２が生成した多相クロック信号に同期して、入力されたアナログ信号をディジタル信号に変換して出力する。選択回路１３は、これらのＡＤＣ１１が出力するディジタル信号の内から、多相クロック信号に従って１つのディジタル信号を選択して出力する。
図２は、図１に示す画像用ＡＤＣ１０においてＮ＝３とした場合における各部の信号波形を示すタイミングチャートである。多相クロック信号生成回路１２は、マスタークロック信号及びサンプリング制御信号に基づいて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるために用いる多相クロック信号φ１、φ２、φ３を生成する。
ここで、１フレーム中のサンプリング回数Ｍ＝（１ライン中の画素数）×（１フレーム中のライン数）が３の倍数であるならば、各ＡＤＣは、複数のフレーム間において画面上の同一の画素をサンプリングすることになり、各ＡＤＣのばらつきに対応するムラが画面上に現れることになる。これを防止するため、本実施形態においては、例えば画像信号のブランキング期間において複数のＡＤＣによるサンプリングのタイミングをずらすことにより、いかなる仕様の画像信号が入力されても画面上のムラを解消できるようにしている。
図１に示すように、本実施形態に係る半導体集積回路は、所定の状態においてサンプリングのタイミングをずらすために用いるサンプリング制御信号を生成するサンプリング制御信号生成回路２０を含んでいる。多相クロック信号生成回路１２は、このサンプリング制御信号に基づいて、生成する多相クロック信号の位相をずらす。
多相クロック信号生成回路１２は、図２に示すように、サンプリング制御信号がハイレベルになると、生成する多相クロック信号の位相を少なくともマスタークロック信号ＣＫの１パルス分ずらす。その結果、各ＡＤＣは、少なくともマスタークロック信号ＣＫの１パルス分ずれたタイミングで動作することになり、連続する２つのフレーム間において、同一のＡＤＣが画面上の同一の画素をサンプリングすることがなくなる。
図３は、図１に示す画像用ＡＤＣ１０においてＮ＝３とした場合におけるサンプリング周期可変時の各部の信号波形を示すタイミングチャートである。多相クロック信号生成回路１２は、マスタークロック信号及びサンプリング制御信号に基づいて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるために用いる多相クロック信号φ１、φ２、φ３を生成する。第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回させる周期は、サンプリング制御信号によって制御される。
ここで、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回させる周期をフレーム毎に変化させることにより、全ての画素が常に同一のＡＤＣでサンプリングされることがなくなり、画面上のムラが時間的に平均化されるので、視覚的に認識されなくなる。
以下に、本実施形態において用いるサンプリング制御方法について説明する。以下の説明においては、１フレーム中のサンプリング回数、即ち、（１ライン中の画素数）×（１フレーム中のライン数）をＭとし、ＡＤＣの並列度、即ち、並列動作するＡＤＣの数をＮとする（Ｍ、Ｎは２以上の整数）。また、ＭをＮで割った余りをＫとする（Ｋ＝Ｍ ｍｏｄ Ｎ）。
まず、第１のサンプリング制御方法について説明する。Ｋ＝０となる場合に、（Ｍ＋Ｌ）をＮで割った余りが０とならないＬを求め、１フレーム中でマスタークロック信号のＬ個のパルス分だけサンプリングのタイミングをずらす。このようにすることで、少なくとも連続する２つのフレーム間で同一の並列ＡＤＣが同位置の画素をサンプリングすることはなくなるため、並列動作するＡＤＣが２個以上の場合において、少なくとも２個のＡＤＣによる平均化の効果が得られる。
次に、第２のサンプリング制御方法について説明する。Ｋ＝０となる場合、又は、Ｋ≠１かつＮがＫで割り切れる（Ｎ ｍｏｄ Ｋ＝０）場合に、（Ｍ＋Ｌ）をＮで割ったときの余りをＪとして（Ｊ＝（Ｍ＋Ｌ）ｍｏｄ Ｎ）、Ｊ≠０でかつＮとＪが互いに素となるＬを求め、１フレーム中でマスタークロック信号のＬ個のパルス分だけサンプリングのタイミングをずらす。例えば、Ｍ＝１６８８、Ｎ＝８のときに、この条件を満たすＬは、１、３、５、７の４つである。このようにすることで、並列動作するＡＤＣがＮ個の場合において、Ｎ個のＡＤＣによる平均化の効果が得られる。
次に、第３のサンプリング制御方法について説明する。０〜（Ｎ−１）までの整数を生成する擬似乱数生成回路を用意する。第ｉ番目のフレームにおける擬似乱数生成回路の出力をＬ（ｉ）とすると、このフレーム中でマスタークロック信号のＬ（ｉ）個のパルスの分だけサンプリングのタイミングをずらす。次の第（ｉ＋１）番目のフレームにおける擬似乱数生成回路の出力をＬ（ｉ＋１）とすると、このフレーム中でマスタークロック信号のＬ（ｉ＋１）個のパルスの分だけサンプリングのタイミングをずらす。
このようにすれば、同一画素をサンプリングする並列ＡＤＣのサンプリング順序を、少なくとも擬似乱数の周期の範囲内において時間的に不規則にすることができるため、先に述べた第１及び第２のサンプリング制御方法とは異なり、ほぼ規則的でない平均化の効果が得られる。
次に、本実施形態に係る半導体集積回路の第１の変形例について、図４及び図５を参照しながら説明する。
図４に示すように、この半導体集積回路は、画像用ＡＤＣ３０と、サンプリング制御信号生成回路４０とを含んでいる。画像用ＡＤＣ３０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１がサンプリングを行うタイミングを規定する多相クロック信号を生成する多相クロック信号生成回路３１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。多相クロック信号生成回路３１は、内部にカウンタ３２を含み、マスタークロック信号、位相制御数、サンプリング制御信号に基づいて、多相クロック信号を生成する。
サンプリング制御信号生成回路４０は、制御フラグと、垂直同期信号ＶＳＹＮＣとに基づいて、サンプリング制御信号を生成する。即ち、サンプリング制御信号生成回路４０は、制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジを基準としてサンプリング制御信号を生成し、そのサンプリング制御信号を画像用ＡＤＣ３０に供給する。なお、垂直同期信号ＶＳＹＮＣ以外に、水平同期信号ＨＳＹＮＣ、又は、垂直同期信号ＶＳＹＮＣ若しくは水平同期信号ＨＳＹＮＣに同期する他の信号を用いるようにしても良い。
画像用ＡＤＣ３０において、多相クロック信号生成回路３１内のカウンタ３２は、マスタークロック信号をカウントすると共に、多相クロック信号を生成するための状態をカウンタ値として記憶している。カウンタ３２は、サンプリング制御信号に応答して、位相制御数に設定されている数だけカウンタ値を変化させる。これにより、多相クロック信号生成回路３１は、多相クロック信号の位相を変化させる。
図５は、図４に示す画像用ＡＤＣ３０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。サンプリング制御信号生成回路４０は、垂直ブランキング期間等において制御フラグが立っている場合に垂直同期信号ＶＳＹＮＣのエッジが遷移すると、サンプリング制御信号をハイレベルにする。画像用ＡＤＣ３０において、多相クロック信号生成回路３１内のカウンタ３２は、マスタークロック信号ＣＫをカウントすると共に、サンプリング制御信号がハイレベルになると、位相制御数に設定されている数だけカウンタ値を変化させる。その結果、多相クロック信号φ１、φ２、φ３の位相が、図５に示すように変化する。なお、図５においては、位相制御数を「１」としている。
この例によれば、トータルのサンプリング回数は変化しないので、タイミング的に余裕があれば、ブランキング期間以外においてもサンプリング制御を行うことが可能である。
次に、本実施形態に係る半導体集積回路の第２の変形例について、図６及び図７を参照しながら説明する。
図６に示すように、この半導体集積回路は、画像用ＡＤＣ５０と、カウンタ６０とを含んでいる。画像用ＡＤＣ５０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１がサンプリングを行うタイミングを規定する多相クロック信号を生成する多相クロック信号生成回路５１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。多相クロック信号生成回路５１は、内部にカウンタ５２を含み、マスタークロック信号、位相制御数、サンプリング制御信号に基づいて、多相クロック信号を生成する。
カウンタ６０は、マスタークロック信号と、制御フラグとに基づいて、サンプリング制御信号を生成する。即ち、カウンタ６０は、制御フラグが立っている場合にマスタークロック信号の数をカウントし、所定の周期ごとにサンプリング制御信号を生成して画像用ＡＤＣ５０に供給する。
画像用ＡＤＣ５０において、多相クロック信号生成回路５１内のカウンタ５２は、マスタークロック信号をカウントすると共に、多相クロック信号を生成するための状態をカウンタ値として記憶している。カウンタ５２は、サンプリング制御信号に応答して、位相制御数に設定されている数だけカウンタ値を変化させる。これにより、多相クロック信号生成回路５１は、多相クロック信号の位相を変化させる。
図７は、図６に示す画像用ＡＤＣ５０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。カウンタ６０は、制御フラグが立っている場合に、マスタークロック信号ＣＫをカウントして、所定の周期ごとにサンプリング制御信号をハイレベルにする。画像用ＡＤＣ５０において、多相クロック信号生成回路５１内のカウンタ５２は、サンプリング制御信号がハイレベルになると、位相制御数に設定されている数だけカウンタ値を変化させる。その結果、多相クロック信号φ１、φ２、φ３の位相が、図７に示すように変化する。なお、図７においては、位相制御数を「１」としている。
次に、本発明の第２の実施形態について説明する。
図８は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。図８に示すように、この半導体集積回路は、画像用ＡＤＣ７０と、クロック信号制御回路８０とを含んでいる。画像用ＡＤＣ７０は、並列動作する第１〜第ＮのＡＤＣ１１と、これらのＡＤＣ１１を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路７１と、これらのＡＤＣ１１の出力信号の内から１つの出力信号を選択する選択回路１３とを有している。
クロック信号制御回路８０は、マスタークロック信号、制御フラグ、位相制御数、垂直同期信号ＶＳＹＮＣに基づいて、多相クロック信号生成回路７１にクロック信号を供給する。ここで、クロック信号制御回路８０は、制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジを基準として、位相制御数で設定された数だけパルスを抑制した信号をマスタークロック信号から作り出し、その信号をクロック信号として多相クロック信号生成回路７１に供給する。なお、垂直同期信号ＶＳＹＮＣ以外に、水平同期信号ＨＳＹＮＣ、又は、垂直同期信号ＶＳＹＮＣ若しくは水平同期信号ＨＳＹＮＣに同期する他の信号を用いるようにしても良い。
画像用ＡＤＣ７０において、多相クロック信号生成回路７１は、クロック信号制御回路８０から供給されるクロック信号に基づいて、第１〜第ＮのＡＤＣ１１を順に動作させるための多相クロック信号を生成し、これらのＡＤＣ１１に供給する。
図９は、図８に示す画像用ＡＤＣ７０においてＮ＝３とした場合における、各部の信号波形を示すタイミングチャートである。クロック信号制御回路８０は、垂直ブランキング期間において制御フラグが立っている場合に、垂直同期信号ＶＳＹＮＣの遷移エッジから位相制御数によって設定された数だけマスタークロック信号ＣＫのパルスを抑制した信号を生成し、その信号をクロック信号として、画像用ＡＤＣ７０の多相クロック信号生成回路７１に供給する。多相クロック信号生成回路７１はそのクロック信号を受けて、第１のＡＤＣ、第２のＡＤＣ、第３のＡＤＣを巡回的に動作させるための多相クロック信号φ１、φ２、φ３を生成する。なお、図９においては、位相制御数を「１」としている。
このようにすることで、並列動作する複数のＡＤＣによる平均化の効果により、画面上のムラを低減することができる。しかしながら、トータルのサンプリング数が減少するので、画面に影響を与えないブランキング期間にこの動作を行う必要がある。
以上に述べた手法は、複数のＡＤＣをインターリーブ動作により並列化して使用する場合だけでなく、１つのＡＤＣを用いてアナログ画像信号をディジタル画像信号に変換する際に、アナログ／ディジタル変換特性に影響を与える抵抗やコンデンサ等の回路素子（複数の回路素子が回路ブロックを構成する場合も含む）のばらつきの影響を抑えるために、複数の回路素子を順次切り換えること（スワッピング）によって出力結果を平均化するような場合にも有効である。ここで、回路ブロックとしては、差動アンプやオペアンプ等の増幅回路を用いることが可能である。また、パイプライン型ＡＤＣのように複数のステップでＡＤ変換を行う回路構成の場合には、サブＡＤＣやサブＤＡＣが回路ブロックとなる。
次に、このようなＡＤＣを用いた本発明の第３の実施形態について説明する。ここで、図１０に示すように、抵抗値が等しくなるように設計した抵抗Ｒ１とＲ２を用いて電源電位ＶＤＤを分圧して、電源電位ＶＤＤの中点電位ＶＭを生成する場合を考える。ただし、素子生成のばらつきによって、実際にはＲ１＝Ｒ２＋ΔＲとなっているものとする。図１０の左側に示すように抵抗Ｒ１とＲ２が接続されている状態の中点電位ＶＭ１は、式（１）で表される。
図１１は、本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
図１１に示すように、この半導体集積回路は、画像用ＡＤＣ９０と、スイッチング制御信号生成回路１００とを含んでいる。画像用ＡＤＣ９０は、複数の回路素子を順次切り換えて用いてアナログ画像信号をディジタル画像信号に変換する。図１１においては、第１〜第Ｎの素子９１と、これらの素子９１を切り換えて第１〜第Ｎのノードに接続するスイッチ９２とを含むＡＤＣ部を示す。
また、画像用ＡＤＣ９０には、マスタークロック信号と、スイッチング制御信号生成回路１００から供給されるスイッチング制御信号とに基づいて、第１〜第Ｎの素子９１を周期的にある順序で配列するようにＡＤＣ部を制御するために用いる多相制御信号を生成する多相制御信号生成回路９３が設けられている。
このような画像用ＡＤＣにおいては、第１〜第Ｎの素子９１と第１〜第Ｎのノードとの接続をスイッチ９２で切り換えることにより、これらの素子のばらつきの影響を平均化することができる。しかしながら、画像用のＡＤＣにおいてこの手法を用いる場合には、画像信号の周期性により、複数のフレーム間において同一画素をＡＤ変換する際に使用される素子の組合せが同じになってしまうことがある。そのような場合には、平均化の効果が得られないため、画面上にムラが現れることになる。そこで、本発明の第１及び第２の実施形態において述べたのと同様の手法を用いて多相制御信号生成回路９３を制御することにより、いかなる仕様の画像信号が入力されても、複数の素子のばらつきの影響を平均化して画面上のムラを改善することができる。
このため、スイッチング制御信号生成回路１００は、ＡＤＣ部が複数の回路素子を配列する周期又は順序を変更するように、多相制御信号生成回路９３を制御するために用いるスイッチング制御信号を生成する。多相制御信号生成回路９３は、マスタークロック信号と、スイッチング制御信号生成回路１００から供給されるスイッチング制御信号とに基づいて、多相制御信号の位相を変更する。スイッチ９２は、多相制御信号に従って、第１〜第Ｎの素子９１と第１〜第Ｎのノードとの接続を変更する。これにより、第１〜第Ｎの素子９１のばらつきがランダムに平均化されて、画面上のムラを改善することができる。
ここで、具体的な制御手法としては、本発明の第１の実施形態において述べたのと同様の手法を用いることができる。あるいは、本発明の第２の実施形態において述べたように、位相制御数で設定された数だけパルスを抑制した信号をマスタークロック信号から作り出し、その信号をクロック信号として多相制御信号生成回路９３に供給するようにしても良い。
以上述べたように、本発明によれば、複数のＡＤＣをインターリーブ動作させて並列化し、又は、複数の回路素子を順次切り換えて用いる画像用ＡＤＣを含む半導体集積回路において、いかなる仕様の画像信号が入力されても、画像用ＡＤＣの出力信号を平均化して画面上のムラを改善することができる。即ち、複数のＡＤＣの出力がばらついていても、画像表示装置上では１秒間に数十回の速度で表示し直すため、画面上のムラは時間的に平均化されて人間の目にはきれいに見える。
その結果、従来と同程度のばらつきのＬＳＩを用いても、わずかな回路の追加のみで、画像用ＡＤＣの画質を改善することができる。また、回路素子のばらつきの影響を小さくできるため、同程度の画質を出力することができる従来の画像用ＡＤＣに比べて回路素子の面積を小さくすることができ、これにより浮遊容量が低減して、より高速に動作させることが可能となる。
産業上の利用可能性
本発明は、画像データ及び音声データを伝送する画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
図２は、図１に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図３は、図１に示す画像用ＡＤＣの各部の信号波形を示すもう１つのタイミングチャートである。
図４は、本発明の第１の実施形態に係る半導体集積回路の第１の変形例の構成を示すブロック図である。
図５は、図４に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図６は、本発明の第１の実施形態に係る半導体集積回路の第２の変形例の構成を示すブロック図である。
図７は、図６に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図８は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
図９は、図８に示す画像用ＡＤＣの各部の信号波形を示すタイミングチャートである。
図１０は、本発明の第３の実施形態に係る半導体集積回路の原理を示す回路図である。
図１１は、本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
図１２は、従来の画像用ＡＤＣの構成を示すブロック図である。
図１３は、フレーム上の画素の配置を示す図である。
Claims (15)
- アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換回路（１１）と、
前記複数のアナログ／ディジタル変換回路（１１）を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路（１２）と、
前記複数のアナログ／ディジタル変換回路（１１）を動作させる周期又は順序を変更するように前記多相クロック信号生成回路（１２）を制御する制御回路（２０）と、
を具備する半導体集積回路。 - 前記制御回路（２０）が、ディジタル画像信号の１フレーム中の画素数と前記アナログ／ディジタル変換回路の数とに基づいて、少なくとも連続する２フレーム間の画素について、前記複数のアナログ／ディジタル変換回路（１１）が同一の周期又は同一の順序で変換することが無いように前記多相クロック信号生成回路（１２）を制御する、請求項１記載の半導体集積回路。
- 前記アナログ／ディジタル変換回路の数をＮとするときに、前記制御回路（２０）が、ディジタル画像信号の１フレーム中の画素数と前記アナログ／ディジタル変換回路の数とに基づいて、連続するＮフレーム間の画素について、前記複数のアナログ／ディジタル変換回路（１１）が同一の周期又は同一の順序で変換することが無いように前記多相クロック信号生成回路（１２）を制御する、請求項２記載の半導体集積回路。
- 前記アナログ／ディジタル変換回路の数をＮとするときに、前記制御回路（２０）が、少なくともＮ個の整数を発生する擬似乱数生成回路の出力に基づいて、前記複数のアナログ／ディジタル変換回路（１１）のサンプリング動作のタイミングをずらすように前記多相クロック信号生成回路（１２）を制御する、請求項１記載の半導体集積回路。
- 前記多相クロック信号生成回路（１２）が、マスタークロック信号をカウントすると共に、多相クロック信号を生成するためのカウント値を記憶し、
前記制御回路（２０）が、前記多相クロック信号生成回路に記憶されているカウント値を所定の時期に変更することにより前記多相クロック信号生成回路（１２）を制御する、請求項１記載の半導体集積回路。 - 前記多相クロック信号生成回路（１２）が、マスタークロック信号をカウントすると共に、多相クロック信号を生成するためのカウント値を記憶し、
前記制御回路（２０）が、マスタークロック信号をカウントして得られたカウント値に基づいて、前記多相クロック信号生成回路に記憶されているカウント値を所定の周期で変更することにより前記多相クロック信号生成回路（１２）を制御する、請求項１記載の半導体集積回路。 - 前記制御回路（２０）が、マスタークロック信号に含まれる所定数のパルスを抑制したクロック信号を出力し、
前記多相クロック信号生成回路（１２）が、前記制御回路（２０）が出力するクロック信号をカウントして得られたカウント値に基づいて、前記多相クロック信号を生成する、請求項１記載の半導体集積回路。 - 前記制御回路（２０）が、ディジタル画像信号のブランキング期間において、マスタークロック信号に含まれる所定数のパルスを抑制したクロック信号を出力する、請求項７記載の半導体集積回路。
- 複数の回路素子を順次切り換えて用いてアナログ画像信号をディジタル画像信号に変換するアナログ／ディジタル変換回路（１１）と、
前記アナログ／ディジタル変換回路が前記複数の回路素子を周期的にある順序で配列するように前記アナログ／ディジタル変換回路（１１）を制御する第１の制御回路（３１、７１）と、
前記アナログ／ディジタル変換回路が前記複数の回路素子を配列する周期又は順序を変更するように前記第１の制御回路（３１、７１）を制御する第２の制御回路（４０、８０）と、
を具備する半導体集積回路。 - 前記第２の制御回路（４０、８０）が、ディジタル画像信号の１フレーム中の画素数と前記回路素子の数とに基づいて、少なくとも連続する２フレーム間の画素について、前記アナログ／ディジタル変換回路が前記複数の回路素子を同一の周期又は同一の順序で配列することが無いように前記第１の制御回路（３１、７１）を制御する、請求項９記載の半導体集積回路。
- 前記回路素子の数をＮとするときに、前記第２の制御回路（４０、８０）が、ディジタル画像信号の１フレーム中の画素数と前記回路素子の数とに基づいて、連続するＮフレーム間の画素について、前記アナログ／ディジタル変換回路が前記複数の回路素子を同一の周期又は同一の順序で配列することが無いように前記第１の制御回路（３１、７１）を制御する、請求項１０記載の半導体集積回路。
- 前記第１の制御回路（３１）が、マスタークロック信号をカウントすると共に、前記アナログ／ディジタル変換回路を制御するために用いる多相の制御信号を生成するためのカウント値を記憶し、
前記第２の制御回路（４０）が、前記第１の制御回路に記憶されているカウント値を所定の時期に変更することにより前記第１の制御回路を制御する、請求項９記載の半導体集積回路。 - 前記第１の制御回路（３１）が、マスタークロック信号をカウントすると共に、前記アナログ／ディジタル変換回路（１１）を制御するために用いる多相の制御信号を生成するためのカウント値を記憶し、
前記第２の制御回路（４０）が、マスタークロック信号をカウントして得られたカウント値に基づいて、前記第１の制御回路に記憶されているカウント値を所定の周期で変更することにより前記第１の制御回路（３１）を制御する、請求項９記載の半導体集積回路。 - 前記第２の制御回路（８０）が、マスタークロック信号に含まれる所定数のパルスを抑制したクロック信号を出力し、
前記第１の制御回路（７１）が、前記第２の制御回路（８０）が出力するクロック信号をカウントして得られたカウント値に基づいて、前記アナログ／ディジタル変換回路（１１）を制御するために用いる多相の制御信号を生成する、請求項９記載の半導体集積回路。 - 前記第２の制御回路（８０）が、ディジタル画像信号のブランキング期間において、マスタークロック信号に含まれる所定数のパルスを抑制したクロック信号を出力する、請求項１４記載の半導体集積回路。
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