CN112740556A - 模数转换 - Google Patents

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CN112740556A CN201880094922.XA CN201880094922A CN112740556A CN 112740556 A CN112740556 A CN 112740556A CN 201880094922 A CN201880094922 A CN 201880094922A CN 112740556 A CN112740556 A CN 112740556A
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Abstract

一种电路具有：模数转换器(ADC)的阵列；采样顺序选择器，其被配置为选择ADC的采样顺序并输出对应的采样顺序控制字；采样脉冲发生器，其耦合在采样顺序选择器和相应的ADC之间，并被配置为基于相应的采样顺序控制字来输出相应的采样脉冲，其中，ADC被配置为响应于采样脉冲而对模拟数据进行采样并将模拟数据转换为数字数据；以及单个时钟发生器，其被配置为将延迟匹配的时钟并行分配给每个ADC，将延迟匹配的时钟并行分配给每个采样脉冲发生器，并将延迟匹配的时钟分配给采样顺序选择器。

Description

模数转换
背景技术
模数转换器(ADC)阵列被配置为将模拟数据转换为数字数据。常规的ADC阵列将多个均匀分布的时钟相位路由到各个ADC，从而发起时间交错的采样和转换。各个ADC的采样时钟是利用延迟链或中央延迟锁相环(DLL)生成的，而各个采样时钟相位被分配给各个ADC。这些常规的ADC阵列遭受了延迟缓冲器失配、时钟路由失配，大量延迟匹配时钟线的高路由以及加扰困难。
附图说明
图1示出了根据本公开的各方面的电路。
图2示出了根据本公开的各方面的示例性时序图。
图3示出了根据本公开的各方面的另一示例性时序图。
图4示出了根据本公开的各方面的方法的流程图。
具体实施方式
本公开针对一种电路，该电路包括模数转换器(ADC)阵列，该ADC阵列具有并行分配给所有ADC的单个时钟，以使得以数字方式在ADC本地执行针对采样的时钟相位生成。采样相位可针对每个ADC动态地单独编程，从而实现对ADC的加扰。
图1示出了根据本公开的各方面的电路100。
电路100包括模数转换器(ADC)110的阵列，采样顺序选择器120，采样脉冲发生器(SPG)130，单个时钟发生器140，以及数字数据输出总线150。
在此示例中，ADC的阵列具有32个ADC(ADC 00…ADC 31)110，每个ADC具有N位。应当理解，本公开不限于各自具有N位的32个ADC 110的阵列。该阵列可具有M个相同的ADC110，M是整数，每个ADC 110具有N位，N是整数。
采样顺序选择器120被配置为选择ADC 110的采样顺序，并输出对应的采样顺序控制字。采样顺序选择器120被配置为：针对每个ADC阵列转换周期，选择阵列中的ADC 110用于转换，并输出针对各个选择的ADC 110的各个采样顺序控制字。未被选择的ADC 110对于ADC阵列转换周期是冗余的。
采样顺序选择器120被配置为随机地或动态地选择采样顺序。采样顺序选择器120可以选择ADC 110中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个未被选择的冗余ADC 110。采样顺序选择器120还可被配置为从选择中排除多个ADC中的一个或多个。未被选择的ADC 110不是因为它们不能正常工作而是冗余的(即，不活动、空闲、或备用)。而是，对于每个ADC转换周期，ADC 110中的一些被选择为冗余的，并且所选择的ADC 110的顺序被改变以便使噪声平均并减少通过保持采样和转换顺序而将发生的杂散。
SPG 130耦合在采样顺序选择器120与相应的ADC 110之间，并且被配置为基于相应的采样顺序控制字来输出相应的采样脉冲。存在与每个ADC 110(ADC 00…ADC 31)相对应的SPG 130(SPG 00…SPG 31)。SPG 130中的每一个可以是计数器(未示出)或者可包括计数器，该计数器被配置为在预定义计数器值(即，与相应的采样顺序控制字相对应)的上溢或下溢或相等时发送相应的采样脉冲，该预定义计数器值由采样顺序选择器120选择并输出，以发起相应ADC 110的采样和转换开始。
ADC 110被配置为响应于接收到有关的采样脉冲而对模拟数据进行采样并将其转换为数字数据。ADC 110包括与数字数据输出总线150耦合的相应数字输出。
数字数据输出总线150可包括单个总线线路。可替代地，数字数据输出总线150可包括K个并行的总线线路，其中每个ADC 110耦合到每个并行总线线路，K是整数。在K个并行总线线路的情况下，ADC 110中的K个ADC被配置为依次对模拟数据进行采样并将其转换为数字数据，并按与采样顺序控制字相对应的顺序将数字数据同时输出到K个总线线路，以使得总线线路上的数字数据顺序与采样和转换顺序相对应。这是一种形式的解复用。每个ADC110选择性地将特定的转换结果发送到总线线路中的仅一个总线线路。另外，数字数据可以与ADC 110的对应索引一起输出到数字数据输出总线150。
在转换之后的一定数量的时钟周期，数字数据被ADC 110输出到数字数据总线150。数字数据被输出至的数字数据总线150的总线线路和时钟周期的数量取决于控制字/计数器值，并被定义为使得连续采样的K个ADC 110同时在数字数据输出总线150上输出数字数据，从而产生fCLK/K的输出速率。从数据输出总线150，数字输出数据可以并行地从总线线路写入到存储器或数字前端，以进行进一步处理。
单个时钟发生器140被配置为将延迟匹配的时钟fCLK并行分配给每个ADC 110，将其并行分配给每个采样脉冲发生器130，并将其分配给采样顺序选择器120。该高频采样/转换时钟fCLK可以通过匹配的时钟树耦合到ADC 110、SPG 130和采样顺序选择器120。
时间交错的ADC转换器阵列包括多个相同的ADC 110，以实现比单个ADC 110的采样率更高的采样率。下面是一个详细示例，其中，变量被定义为：fCLK＝时钟；fSADC＝单个ADC110的采样率；fSP＝P个并行ADC 110的采样率；fS＝ADC阵列的采样率；N＝ADC位宽，以及每个数据输出总线的位宽；M＝ADC 110的数量；P＝活动的并行ADC 110的数量；C＝每个ADC100执行一次转换所需的fCLK周期的数量；K＝数据输出总线线路的数量；并且S＝冗余(即，非活动、空闲或备用的)ADC110的数量。
对于以时钟频率fCLK运行并花费C个时钟周期进行完全转换的ADC110，最大采样率是fSADC＝fCLK/C。通过使多个ADC(P)110时间交错，可以将采样速率增加到fSP＝P*fCLK/C。如果并行时间交错ADC(P)110的数量被选择为C，则采样率变为fSP＝fCLK。
本文公开的转换器阵列包括M个并行ADC 110，每个ADC 110都需要C个周期进行一次转换，其中M>C。交错的时间间隔是1/fCLK。因此，如果C个ADC 110被交错并且并行工作，则fS＝fCLK的采样率被实现。阵列的其余“S＝M-C”个ADC 110是冗余的并且可以用于加扰。因此，例如，当有“M＝32”个ADC 110(每个ADC 110需要“C＝24”个时钟周期进行一次转换)时，有八个可以用于加扰的冗余ADC 110。
如果计数器是用时钟fCLK计时的递减计数器，则通过计数器在计数器值变为0时将触发脉冲输出到相应的ADC 110来触发新的采样和转换。在每次转换的末尾，用来自采样顺序选择器120的重载寄存器的新值来重载计数器。采样顺序选择器120以C个ADC 110并行运行并以连续方式发起转换的方式生成计数器的重载值。采样顺序选择器120用来对ADC 110进行加扰的算法不受限制。另外，例如，可以完全排除个体ADC 110，以进行背景校准。另外，阵列的操作可以被限制为M个ADC 110中的仅C个。
如果期望比时钟fCLK更低的采样率，则并行工作的ADC 110的数量可以减少到P＝C/n，只要由此得到的数量是用于实现ADC 110的等距采样间隔的整数即可，其中n和P中的每一个都是整数。例如，如果有24个ADC 110以全时钟速率fCLK连续转换，则n＝1并且P＝24/1＝24。如果期望采样率为fCLK/2，则应当有12个ADC 110，它们仅每隔一个时钟周期连续地开始采样和转换，并且在该示例中，n＝2。另一方面，如果期望采样率为fCLK/3，则应当有8个ADC 110，它们仅每隔三个时钟周期连续地开始采样和转换，并且在该示例中，n＝3。因此，针对“C＝24”的所有可能整数n是1、2、3、4、6、8、12、24，P的整数是24、12、8、6、4、3、2、1。
在简单的实现中，从阵列的所有ADC 110输出的数字数据可以耦合到数字信号处理器(DSP)，以经由并行数字数据输出总线线路进行进一步处理，以产生具有M*N个线路的宽数据总线。对于每个时钟周期fCLK，一个ADC 110开始转换，而另一个ADC 110输出转换后的数字数据。如果有32个并行的总线线路，则有可能等待32个时钟周期以使所有32个输出总线线路都具有数字数据并同时捕获所有这些数字数据，或者针对每个时钟周期fCLK从单个输出总线线路中读取数字数据以使得在时钟周期fCLK中读取的数字数据更少，或者之间的某个变量。
为了减少数字输出信号的数量，数据输出总线150可包括K个并行的数字输出总线150，每个数字输出总线150具有N个总线线路。这将数字输出信号的数量减少到K*N，由此得到的数据速率是fCLK/K。在用于增加数据速率的并行数据输出总线线路的数量与路由所有数据输出总线线路所需的面积之间存在权衡。
图2示出了根据本公开的各方面的示例性时序图200。
时序图200针对32个ADC的阵列和具有八个并行总线线路(对照图1中的四个总线线路)的数据输出总线。在阵列中的32个ADC中，24个ADC是活动的，并且八个ADC是冗余的(即，非活动、空闲或备用的)。“ADC[00]”至“ADC[23]”表示24个活动的ADC。阵列转换周期因此是24个时钟周期，其中“CLK8G_P”表示时钟周期。每八个时钟周期fCLK在八个总线线路上可获得八个ADC的转换结果。数据输出总线上的得到的数据速率因此是fCLK/8。
“SCR[0]&D[0]”至“SCR[7]&D[7]”表示数据输出总线线路，其中SCR[#]表示采样索引(即，采样顺序控制字或计数器值)并且D[#]表示对应的数据。在该示例中，有八个并行的数据输出总线线路(K＝8)。如果有23个具有10位数据输出的ADC的ADC阵列，并且每个ADC的索引需要5位，那么数据输出总线的每个总线线路需要5+10＝15位。
图3示出了根据本公开的各方面的另一示例性时序图300。
时序图300针对64个ADC的阵列和具有16个并行总线线路(对照图1中的四个总线线路)的数据输出总线。在阵列中的64个ADC中，48个ADC是活动的，并且16个ADC是冗余的(即，非活动、空闲或备用的)。“ADC[00]”至“ADC[47]”表示48个活动的ADC。“CLK8G_P”表示时钟周期。每八个时钟周期fCLK在八个总线线路上可获得八个ADC的转换结果。数据输出总线上的得到的数据速率因此是fCLK/8。
“SCR[0]&D[0]”至“SCR[15]&D[15]”表示数据输出总线线路，其中SCR[#]表示采样索引并且D[#]表示对应的数据。在该示例中，有16个并行的数据输出总线线路(K＝16)。或者，可以具有八个总线线路，然后使数据速率从fCLK/8翻倍到fCLK/4，因此数据在时序图中每四个周期更新一次，而不是如图所示每八个周期更新一次。
该64-ADC阵列示例由两个32-ADC子阵列组成。两个32-ADC子阵列(ADC[00]…ADC[31])之一在正时钟CLK8G_P的上升沿上计时，并且另一个32-ADC子阵列(ADC[32]…ADC[63])在反相时钟CLK8G_N的上升沿上计时。垂直虚线示出了与时钟边缘的对齐。认识到的是，本公开不限于一个子阵列在上升沿上计时并且另一子阵列在下降沿上计时。例如，两个子阵列可以在同一边沿上以2*fCLK频率计时。
图4示出了根据本公开的各方面的方法的流程图400。
在步骤410，采样顺序选择器120选择ADC阵列的模数转换器(ADC)110的采样顺序。
在步骤420，采样顺序选择器120输出对应的采样顺序控制字。
在步骤430，耦合在采样顺序选择器120和相应的ADC 110之间的采样脉冲发生器130基于相应的采样顺序控制字来输出相应的采样脉冲。
在步骤440，ADC 110响应于采样脉冲而对模拟数据进行采样并将其转换为数字数据。
在步骤450，单个时钟发生器140分配延迟匹配的时钟，该单个时钟发生器140并行耦合到每个ADC 110，并行耦合到每个采样脉冲发生器130，并且耦合到采样顺序选择器120。
本文描述的主题在许多方面优于先前的解决方案。将仅一个延迟匹配的高速时钟分配给所有ADC 110，所以不需要时钟相位的生成/分配。ADC 110可被容易地加扰以便按随机顺序进行采样和转换。还有在具有可选择的数据输出总线宽度和数据速率的ADC输出处的高速数据解复用。
以下示例涉及其他方面。
示例1是一种电路，其包括：模数转换器(ADC)的阵列；采样顺序选择器，其被配置为选择ADC的采样顺序并输出对应的采样顺序控制字；采样脉冲发生器，其耦合在采样顺序选择器和相应的ADC之间，并被配置为基于相应的采样顺序控制字来输出相应的采样脉冲，其中，ADC被配置为响应于采样脉冲而对模拟数据进行采样并将其转换为数字数据；以及单个时钟发生器，其被配置为将延迟匹配的时钟并行分配给每个ADC，将延迟匹配的时钟并行分配给每个采样脉冲发生器，并将延迟匹配的时钟分配给采样顺序选择器。
在示例2中，示例1的主题，其中，每个采样脉冲发生器包括计数器，该计数器被配置为在与相应的采样顺序控制字相对应的预定义计数器值的上溢或下溢或相等时发送相应的采样脉冲。
在示例3中，示例1的主题，其中，采样顺序选择器被配置为：对于每个ADC阵列转换周期，选择ADC的阵列中的ADC用于转换，其中未被选中的ADC是冗余的；以及为相应选中的ADC输出相应的采样顺序控制字。
在示例4中，示例3的主题，其中，采样顺序选择器被配置为随机地选择ADC和选中的ADC的采样顺序。
在示例5中，示例1的主题，其中，采样顺序选择器被配置为随机地选择采样顺序。
在示例6中，示例1的主题，其中，采样顺序选择器被配置为动态地选择采样顺序。
在示例7中，示例1的主题，其中，ADC包括与数字数据输出总线耦合的相应数字输出。
在示例8中，示例7的主题，其中，数字数据输出总线包括单个总线线路。
在示例9中，示例7的主题，其中，数字数据输出总线包括K个并行的总线线路，其中，每个ADC耦合到每个并行总线线路，K是整数。
在示例10中，示例9的主题，其中，ADC中的K个被配置为连续地采样模拟数据并将其转换为数字数据，并且按与采样顺序控制字相对应的顺序将数字数据同时输出到K个总线线路，以使得总线线路上的数字数据顺序与采样和转换顺序相对应。
在示例11中，示例7的主题，其中，ADC被配置为连续地采样模拟数据并将其转换为数字数据，并且将数字数据和ADC的对应索引输出到数字数据输出总线。
在示例12中，示例1的主题，其中，采样顺序选择器被配置为选择ADC中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个冗余ADC。
在示例13中，示例1的主题，其中，采样顺序选择器被配置为从选择中排除多个ADC中的一个或多个。
示例14是一种方法，其包括：由采样顺序选择器选择模数转换器(ADC)阵列的ADC的采样顺序；由采样顺序选择器输出对应的采样顺序控制字；由耦合在采样顺序选择器和相应ADC之间的采样脉冲发生器基于相应的采样顺序控制字来输出相应的采样脉冲；由ADC响应于采样脉冲而对模拟数据进行采样并将其转换为数字数据；以及由单个时钟发生器分配延迟匹配的时钟，其中该单个时钟发生器并行耦合到每个ADC，并行耦合到每个采样脉冲发生器，并耦合到采样顺序选择器。
在示例15中，示例14的主题，其中，采样顺序选择器的采样包括：对于每个ADC阵列转换周期，选择ADC阵列中的ADC用于转换，其中未被选中的ADC是冗余的；以及为相应选中的ADC输出相应的采样顺序控制字。
在示例16中，示例15的主题，其中，采样顺序选择器的采样包括：随机地选择ADC和选中的ADC的采样顺序。
在示例17中，示例14的主题，其中，采样顺序选择器的采样包括：随机地选择采样顺序。
在示例18中，示例14的主题，其中，采样顺序选择器的采样包括：动态地选择采样顺序。
在示例19中，示例14的主题，其中：ADC包括与包括K个并行的总线线路的数字数据输出总线耦合的相应数字输出，并且每个ADC耦合到每个并行总线线路，并且K是整数，并且该方法还包括：由ADC中的K个ADC连续地对模拟数据进行采样并将其转换为数字数据，以及按与采样顺序控制字相对应的顺序将数字数据同时输出到K个总线线路，以使得总线线路上的数字数据顺序与采样和转换顺序相对应。
在示例20中，示例19的主题，其中：ADC包括与数字数据输出总线耦合的相应数字输出；该方法还包括：连续地对模拟数据进行采样并将其转换为数字数据，以及将数字数据和ADC的对应索引输出到数字数据输出总线。
示例21是一种电路，其包括：模数转换器(ADC)的阵列；采样顺序选择装置，用于选择ADC的采样顺序并输出对应的采样顺序控制字；采样脉冲发生装置，其耦合在采样顺序选择装置和相应的ADC之间，用于基于相应的采样顺序控制字来输出相应的采样脉冲，其中，ADC用于响应于采样脉冲而对模拟数据进行采样并将其转换为数字数据；以及单个时钟发生装置，用于将延迟匹配的时钟并行分配给每个ADC，将延迟匹配的时钟并行分配给每个采样脉冲发生器，并将延迟匹配的时钟分配给采样顺序选择器。
在示例22中，示例21的主题，其中，采样顺序选择装置用于：对于每个ADC阵列转换周期，选择ADC阵列中的ADC用于转换，其中未被选中的ADC是冗余的；并且用于为相应选中的ADC输出相应的采样顺序控制字。
在示例23中，示例21的主题，其中，采样顺序选择装置用于选择ADC中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个冗余ADC。
尽管已经结合示例性方面描述了前述内容，但是应当理解，术语“示例性”的意思仅是示例，而不是最佳或最优的。相应地，本公开旨在覆盖可以包括在本公开的范围内的替代、修改和等价物。
尽管在本文中已经示出和描述了特定方面，但是本领域普通技术人员将认识到，在不脱离本申请的范围的情况下，各种替代实现和/或等效实现可以替代所示出和描述的特定方面。本申请旨在覆盖本文讨论的特定方面的任何改编或变体。

Claims (23)

1.一种电路，包括：
模数转换器(ADC)的阵列；
采样顺序选择器，其被配置为选择所述ADC的采样顺序并输出对应的采样顺序控制字；
采样脉冲发生器，其耦合在所述采样顺序选择器和相应的ADC之间，并被配置为基于相应的采样顺序控制字来输出相应的采样脉冲，
其中，所述ADC被配置为响应于所述采样脉冲而对模拟数据进行采样并将其转换为数字数据；和
单个时钟发生器，其被配置为将延迟匹配的时钟并行分配给每个所述ADC，将延迟匹配的时钟并行分配给每个所述采样脉冲发生器，并将延迟匹配的时钟分配给所述采样顺序选择器。
2.如权利要求1所述的电路，其中，每个所述采样脉冲发生器包括计数器，所述计数器被配置为在与相应的采样顺序控制字相对应的预定义计数器值的上溢或下溢或相等时发送所述相应的采样脉冲。
3.如权利要求1所述的电路，其中，所述采样顺序选择器被配置为：对于每个ADC阵列转换周期，选择所述ADC的阵列中的ADC用于转换，其中未被选中的ADC是冗余的；以及为相应选中的ADC输出相应的采样顺序控制字。
4.如权利要求3所述的电路，其中，所述采样顺序选择器被配置为随机地选择所述ADC和选中的ADC的采样顺序。
5.如权利要求1所述的电路，其中，所述采样顺序选择器被配置为随机地选择所述采样顺序。
6.如权利要求1所述的电路，其中，所述采样顺序选择器被配置为动态地选择所述采样顺序。
7.如权利要求1所述的电路，其中，所述ADC包括与数字数据输出总线耦合的相应数字输出。
8.如权利要求7所述的电路，其中，所述数字数据输出总线包括单个总线线路。
9.如权利要求7所述的电路，其中，所述数字数据输出总线包括K个并行总线线路，其中，每个所述ADC耦合到每个所述并行总线线路，K是整数。
10.如权利要求9所述的电路，其中，所述ADC中的K个ADC被配置为连续地采样模拟数据并将其转换为数字数据，并且按与所述采样顺序控制字相对应的顺序将所述数字数据同时输出到所述K个总线线路，以使得所述总线线路上的数字数据顺序与采样和转换顺序相对应。
11.如权利要求7所述的电路，其中，所述ADC被配置为连续地采样模拟数据并将其转换为数字数据，并且将所述数字数据和所述ADC的对应索引输出到所述数字数据输出总线。
12.如权利要求1所述的电路，其中，所述采样顺序选择器被配置为选择所述ADC中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个冗余ADC。
13.如权利要求1所述的电路，其中，所述采样顺序选择器被配置为从所述选择中排除所述多个ADC中的一个或多个。
14.一种方法，包括：
由采样顺序选择器选择模数转换器(ADC)阵列的ADC的采样顺序；
由所述采样顺序选择器输出对应的采样顺序控制字；
由耦合在所述采样顺序选择器和相应ADC之间的采样脉冲发生器，基于相应的采样顺序控制字来输出相应的采样脉冲；
由ADC响应于所述采样脉冲而对模拟数据进行采样并将其转换为数字数据；和
由单个时钟发生器分配延迟匹配的时钟，其中所述单个时钟发生器并行耦合到每个所述ADC，并行耦合到每个所述采样脉冲发生器，并耦合到所述采样顺序选择器。
15.如权利要求14所述的方法，其中，所述采样顺序选择器的采样包括：
对于每个ADC阵列转换周期，选择所述ADC阵列中的ADC用于转换，其中未被选中的ADC是冗余的；和
为相应选中的ADC输出相应的采样顺序控制字。
16.如权利要求15所述的方法，其中，所述采样顺序选择器的采样包括：
随机地选择所述ADC和选中的ADC的采样顺序。
17.如权利要求14所述的方法，其中，所述采样顺序选择器的采样包括：
随机地选择所述采样顺序。
18.如权利要求14所述的方法，其中，所述采样顺序选择器的采样包括：
动态地选择所述采样顺序。
19.如权利要求14所述的方法，其中：
所述ADC包括与包括K个并行总线线路的数字数据输出总线耦合的相应数字输出，并且每个所述ADC耦合到每个所述并行总线线路，并且K是整数，并且
该方法还包括：
由所述ADC中的K个ADC连续地对模拟数据进行采样并将其转换为数字数据，以及
按与所述采样顺序控制字相对应的顺序将数字数据同时输出到所述K个总线线路，以使得所述总线线路上的数字数据顺序与采样和转换顺序相对应。
20.如权利要求19所述的电路，其中：
所述ADC包括与数字数据输出总线耦合的相应数字输出；
该方法还包括：
连续地对模拟数据进行采样并将其转换为数字数据，以及
将所述数字数据和所述ADC的对应索引输出到所述数字数据输出总线。
21.一种电路，包括：
模数转换器(ADC)的阵列；
采样顺序选择装置，用于选择所述ADC的采样顺序并输出对应的采样顺序控制字；
采样脉冲发生装置，其耦合在所述采样顺序选择装置和相应的ADC之间，用于基于相应的采样顺序控制字来输出相应的采样脉冲，
其中，所述ADC用于响应于所述采样脉冲而对模拟数据进行采样并将其转换为数字数据；和
单个时钟发生装置，用于将延迟匹配的时钟并行分配给每个所述ADC，将延迟匹配的时钟并行分配给每个采样脉冲发生器，并将延迟匹配的时钟分配给采样顺序选择器。
22.如权利要求21所述的电路，其中，所述采样顺序选择装置用于：对于每个ADC阵列转换周期，选择所述ADC阵列中的ADC用于转换，其中未被选中的ADC是冗余的；并且用于为相应选中的ADC输出相应的采样顺序控制字。
23.如权利要求21所述的方法，其中，所述采样顺序选择装置用于选择所述ADC中的一个或多个作为冗余，并且针对每个ADC阵列转换周期改变所选择的一个或多个冗余ADC。
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