JP4387371B2 - メモリ装置、その使用、および、データワードの同期方法 - Google Patents
メモリ装置、その使用、および、データワードの同期方法 Download PDFInfo
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Description
2 第1クロック入力部
3 状態入力部
4 第2クロック入力部
5 パルス入力部
6 制御入力部
8 記憶装置
9 スイッチ、多重化装置
20 レジスタ素子
21 データ入力部
60 制御回路
61 フリップフロップ
62 スイッチング機器
63 クロックゲート
64 論理ANDゲート
65 フリップフロップ
66 同期装置
70 パルス発生器
80、85 シフトレジスタ
81 インバータ
82 フリップフロップ
83 論理ANDゲート
84、86 クロックゲート
91 信号出力部
92 制御入力部
93,94 データ入力部
622、623 信号入力部
621 信号出力部
801、851 データ出力部
802、852 データ入力部
EN 起動入力部
CLK クロック入力部
Q、Q´ データ出力部
D データ入力部
TWB_DATA シリアルデータワード
TWB_CLK 第1クロック信号
TWB_DATA_EN_N 状態信号
SYS_CLK 第2クロック信号
EN_STB_SYNC 同期したクロックパルス
SYNC_MODE 制御信号
DATA_EN_SYNC_N 同期した状態信号
Claims (19)
- メモリ装置において、
第1クロック信号(TWB_CLK)を供給するための第1クロック入力部(2)と、
第2クロック信号(SYS_CLK)を供給するための第2クロック入力部(4)と、
シリアルデータワード(TWB_DATA)を供給するためのデータ入力部(1)と、
データワード(TWB_DATA)がデータ線に送信されているかどうかを示す状態信号(TWB_DATA_EN_N)を供給するための状態入力部(3)と、
データ入力部(21)およびクロック信号入力部(CLK)を有し、前記クロック信号入力部(CLK)のクロック信号(CLK_REC)に基づいて、データ入力部(21)においてデータワードを受け取るように設計されている、レジスタ素子(20)と、
制御入力部(92)と、第1データ入力部(93)と、第2データ入力部(94)と、レジスタ素子(20)のデータ入力部(21)に連結されたデータ出力部(91)とを有し、制御入力部(92)の信号に基づいて、データ入力部(93・94)のうちのいずれかをデータ出力部(91)に連結するように設計されている、マルチプレクサユニット(9)と、
上記マルチプレクサユニット(9)の各データ入力部(93・94)に接続された第1データ出力部(801)および第2データ出力部(851)を有し、上記第1クロック信号(TWB_CLK)および上記状態信号(TWB_DATA_EN_N)に基づいて、上記データ入力部(1)のシリアルデータワードを受け取るように、および、パラレルデータワードを上記2つのデータ出力部(851・801)のうちの1つに出力するように設計されている、バッファ記憶装置(8)と、
上記マルチプレクサユニット(9)の上記制御入力部(92)に接続された制御出力部と、上記レジスタ素子(20)の上記クロック信号入力部(CLK)に接続されたクロック信号出力部(621・621a)とを有し、上記第2クロック入力部(4)および上記状態入力部(3)に入力部が接続されており、ある時間(A、B)において、上記状態信号(TWB_DATA_EN_N)のクロックエッジの発生と、上記第2クロック信号(SYS_CLK)が、存在するかどうかと、に基づく上記クロック信号を生成し、前記クロック信号を上記クロック信号出力部(621・621a)に出力するように設計されている、同期回路(55)とを含むメモリ装置。 - 上記同期回路(55)が制御入力部(6)を有するスイッチ(62)を含み、前記スイッチの出力部がクロック信号出力部(61)を構成し、前記スイッチの第1入力部(623)が上記状態入力部(3)に接続されており、前記スイッチの第2入力部(622)がクロック発振器(70)に接続されており、前記スイッチは、同期信号(SYNC_MODE)に基づいて、前記スイッチの入力部(623・622)のうちの1つを前記スイッチの出力部に選択的に連結するように設計されている、請求項1に記載のメモリ装置。
- 上記同期回路(55)が、直列接続された2つのフリップフロップを備えて、上記同期信号(SYNC_MODE)を出力するための同期装置(66)を含み、上記フリップフロップのクロック信号入力部は、上記第2クロック信号入力部(4)に接続されており、上記第1フリップフロップのデータ入力部は、上記状態入力部(3)に連結されており、同期装置(66)の出力部は、同期回路(55)における上記スイッチ(62)の制御入力部(6)に連結されている、請求項2に記載のメモリ装置。
- 上記同期回路(55)のクロック発振器(70)が、上記第2クロック入力部(4)の上記信号(SYS_CLK)と、上記状態信号(TWB_DATA_EN_N)のエッジから生じたパルス(EN_STB_SYNC)とに基づくクロックパルスを出力するように設計されたクロックゲート(63)を含んでいる、請求項2または3に記載のメモリ装置。
- 上記同期回路(55)の制御出力部が、フィードバックフリップフロップ回路(61)のデータ出力部(Q)に接続されており、前記フィードバックフリップフロップ回路のクロック入力部が上記クロック信号出力部(621・621a)に連結されている、請求項1〜4のいずれか1項に記載のメモリ装置。
- 上記バッファ記憶装置(8)が、第1シフトレジスタ(80)および第2シフトレジスタ(85)を含み、前記第1シフトレジスタと第2シフトレジスタとの入力部が、上記データ入力部(1)に接続されており、前記第1シフトレジスタと第2シフトレジスタとの出力部が、上記バッファ記憶装置(8)の上記第1データ出力部(801)および上記第2データ出力部(851)を構成している、請求項1〜5のいずれか1項に記載のメモリ装置。
- 上記バッファ記憶装置(8)が、上記シリアルデータワード(TWB_DATA)を格納するために、上記第1シフトレジスタ(80)および上記第2シフトレジスタ(85)を交互に作動するための作動回路(83、84、86)を含んでおり、前記作動回路が、上記第1クロック入力部(2)と上記状態入力部(3)とに連結されている、請求項6に記載のメモリ装置。
- 上記バッファ記憶装置(8)が、起動入力部(EN)を有する第1クロックゲート(86)と、起動入力部(EN)を有する第2クロックゲート(84)とを含み、上記第1クロックゲート(86)は、上記第1シフトレジスタ(80)を作動するために、上記第1シフトレジスタ(80)に接続されており、上記第2クロックゲート(84)は、上記第2シフトレジスタを作動するために、上記第2シフトレジスタに接続されている、請求項6または7に記載のメモリ装置。
- 上記レジスタ素子(20)が、複数のレジスタ(R1、R2、R3)およびアドレスユニット(ADR)を備え、前記アドレスユニットが、上記データワードに基づいて、上記レジスタ(R1、R2、R3)のうちの1つに上記データ入力部(21)の上記データワードの少なくとも一部を格納するように設計されている、請求項1〜8のいずれか1項に記載のメモリ装置。
- データが3線式バスを介して上記メモリ装置に供給される、無線チップにおける請求項1〜9のいずれか1項に記載のメモリ装置の使用。
- 2つの出力部を有し、データ入力部においてデータワードを受け取り、前記データワードをパラレルデータワードとして2つの出力部のうちの1つに出力するように設計されている、直列並列変換器(8)と、
上記直列並列変換器(8)の上記出力部に連結されているレジスタ(20)と、
ある時間(A、B)において、データワード(TWB_DATA)がデータ線に送信されているかどうかを示す、状態入力部(3)の信号のクロックエッジの発生と、クロック信号(SYS_CLK)が、存在するかどうかと、に応じて、上記直列並列変換器(8)によって出力された上記パラレルデータワードを受け取る上記レジスタを作動するように設計されている、同期回路(55)とを含む、メモリ装置。 - 上記直列並列変換器(8)が2つのレジスタブロック(80・85)を含み、前記2つのレジスタブロックの入力部が上記データ入力部に接続され、前記2つのレジスタブロックが、状態入力部(3)の信号から生じるスイッチングクロック信号によって交互に作動される、請求項11に記載のメモリ装置。
- 上記同期回路(55)の上記出力部が、上記レジスタ(20)を作動するために、上記レジスタのクロック信号入力部に連結されている、請求項11または12に記載のメモリ装置。
- 上記直列並列変換器(8)の上記2つの出力部と、上記レジスタ(20)との間に、制御可能なマルチプレクサユニット(9)が備えられており、前記マルチプレクサユニット(9)の制御入力部(92)に、上記同期回路(55)の上記出力信号から生じた信号が供給される、請求項11〜13のいずれか1項に記載のメモリ装置。
- 上記同期回路(55)が、上記状態入力部(3)の上記信号と上記クロック信号(SYS_CLK)から生じた信号とのいずれかを連結するために、上記レジスタ(20)のクロック信号入力部に連結されている、請求項11〜14のいずれか1項に記載のメモリ装置。
- データワードの同期方法であって、
第1クロック信号(TWB_CLK)と、データワード(TWB_DATA)がデータ線に送信されているかどうかを示す状態信号(TWB_DATA_EN_N)と、シリアルデータワード(TWB_DATA)とを供給する工程と、
パラレルデータワードを格納するためのレジスタ素子(20)を備える工程と、
上記第1クロック信号(TWB_CLK)を用いて、上記シリアルデータワードをバッファに格納する工程と、
第2クロック信号(SYS_CLK)が存在するかどうかを決定するための検査を行う工程と、
上記第2クロック信号(SYS_CLK)が存在する場合、上記シリアルデータワード(TWB_DATA)がバッファに格納された後で、前記第2クロック信号に同期したクロックパルス(DATA_EN_SYNC_N)を上記状態信号(TWB_DATA_EN_N)から生成する工程と、
上記同期したクロックパルス(DATA_EN_SYNC_N)に基づいて、上記バッファに格納されたデータワードを上記レジスタ素子(20)に転送し、または、上記状態信号(TWB_DATA_EN_N)にクロックエッジが発生すると、上記バッファに格納されたデータワードを上記レジスタ素子(20)に転送する工程を含む方法。 - 上記同期したクロックパルス(DATA_EN_SYNC_N)を生成する工程が、
上記状態信号(TWB_DATA_EN_N)のクロックエッジが生じると、パルス(TWB_EN_STB)を生成する工程と、
上記パルス(TWB_EN_STB)を上記第2クロック信号(SYS_CLK)と同期させる工程と、
上記同期したパルス(EN_STB_SYNC)と、上記状態信号(TWB_DATA_EN_N)のクロックエッジの発生からの時間的なシフトとに基づいて、上記クロックパルスを生成する工程とを含む、請求項16に記載の方法。 - 上記の供給する工程が、
第1状態および第2状態を有する状態信号(TWB_DATA_EN_N)を供給する工程と、
上記第1クロック信号(TWB_CLK)と、複数のデータビットを有する上記シリアルデータワードとを供給し、前記シリアルデータワード(TWB_DATA)の各データビットが、上記第1クロック信号(TWB_CLK)を用いて供給される工程とを含む、請求項16または17に記載の方法。 - 上記状態信号(TWB_DATA_EN_N)にクロックエッジが発生すると、上記バッファに格納されたデータワードを転送する工程が、
上記バッファに格納されたデータワードをパラレルデータワードに変換する工程と、
上記状態信号(TWB_DATA_EN_N)にクロックエッジが発生すると、上記パラレルデータワードを上記レジスタ素子(20)に転送する工程とを含む、請求項16〜18のいずれか1項に記載の方法。
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