DE3219379A1

DE3219379A1 - Halbleitervorrichtung

Info

Publication number: DE3219379A1
Application number: DE19823219379
Authority: DE
Inventors: Masamichi Musashino Tokyo Asano; Hiroshi Yokohama Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-05-26
Filing date: 1982-05-24
Publication date: 1982-12-23
Also published as: DE3219379C2; US4556961A

Description

Q _

36 924

TOKYO SHIBAURA DENKI KABÜSHIKI KAISHA Kawasaki-shi / JAPAN
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Halbleitervorrichtung

Die Erfindung betrifft eine Halbleitervorrichtung für eine Vielzahl von Ausgangsbits, welche insbesondere einen verminderten Ausgangsspitzenstrom haben soll.

Allgemein ist bei Mikrocomputern die Datenverarbeitungsgeschwindigkeit einer der wichtigen Faktoren, wenngleich dies von der Anwendung abhängt. In neuerer Zeit wird für den Betrieb von Zentralprozessoren (CPU) und Speichern eine Geschwindigkeitserhöhung gefordert.

In Mikrocomputersystemen ist der Ausgang des Halbleiterspeichers mit der Datensammelleitung verbunden. Eine in der Datensammelleitung auftretende Kapazität ist sehr groß und erreicht im Halbleiterspeicher etwa 150 pF. Bei der Bemessung und-Auslegung der Halbleiterspeicher ist die zwischen Adresseneingabe und Datenausgabe auftretende Zeit dadurch bestimmt, daß die Kapazität der Datensanimelleitung berücksichtigt werden muß. Die Zeit wird kürzer gewählt, wenn die Arbeitsgeschwindigkeit des Halbleiterspeichers höher ist. Die derzeit überwiegend verwendeten Mikrocomputer gehören zur 8-Bit-Type. Es wird deshalb bei dor anschließenden Beschreibung ein Halbleiterspeicher mit einem 8-Bit-Ausgang verwendet. Wenn man annimmt, daß die Ausgangssignale von 8 Bits vom Speicher gleichzeitig ihren Logikzustand von "0"

auf "1" ändern, und wenn ferner das Speicherausgangssignal von 0 V auf 3 V in 20 ms ansteigt, und weiter jedes Bit eine Kapazität von 150 pP darstellt, so haben 8 Bits zusammen 1200 pF, was bedeutet, daß ein Treiberstrom für eine große Kapazität erforderlich ist. Der erforderliche Treiberstrom dieser großen Kapazität ist gegeben durch

I = CV/t = 8 χ 150 χ 10"¹²x 3/20 χ 10~⁹ = 180 mA. Bei diesem Beispiel fließen augenblicklich 180 mA. Der gewöhnliche Arbeitsstrom eines Halbleiterspeichers liegt bei etwa 100 mA bis 150 mA. Wenn ein derart großer Strom von 180 mA plötzlich fließt, bedeutet dies also, daß in die Speisung und die Masseleitung ein Störimpuls induziert wird, was zu einer Verschlechterung des stabilen Betriebs des Speichers führt. Bei einem.RAM (Direktzugriffsspeicher) besteht die Gefahr, daß durch den Störimpuls Daten zerstört werden. Ausserdem müssen Störeinwirkungen des induzierten Störimpulses auf angeschlossene integrierte Schaltungen in Betracht gezogen werden. Wenn also ein Speicher oben beschriebener Art verwendet wird, müssen für die Auslegung der Mikrocomputer zusätzliche Betrachtungen angestellt werden.

Der oben erwähnte erforderliche Strom soll nun mit Bezug aif den in Fig. 1 gezeigten Halbleiterspeicher erläutert werden. Der Halbleiterspeicher besteht aus einem Zeilendecodierer 10, einer Vielzahl von Speicherzellenanordnungen 14. - 14 , die über eine Zeilenleitung 1.2 mit dem Zeilendecodierer 10 verbunden sind, einer Vielzahl von Spaltenauswahlkreisen 18. - 18 , die über eine Spaltenleitung 16 mit den Speicherzellenanordnungen 14. - 14 verbunden sind, einem Spaltendecodierer 20, der mit den Spaltenauswahlschaltungen 1S₁ 18 verbunden ist, einer Vielzahl von Ansprechverstärkern 22. - 22 , die entsprechend mit den Spaltenauswahlschaltungen 18. - 18 verbunden sind, und einer Vielzahl von Ausgangspufferkreisen 24₁ - 24 , die entsprechend mit den Ansprechverstärkern 22.. - 22 verbunden sind. Die Ausgangs-

klemmen der Ausgangspufferkreise 24.. - 24 sind mit Ausgangsklemmen verbunden.

In jeder Speicherzellenanordnung 14 - 14 sind an Kreuzungspunkten der Zeilenleitungen 12 mit den Spaltenleitungen 16 Speicherzellen angeordnet. Eine beliebige Speicherzelle an den Kreuzungspunkten wird durch eine der Zeilenleitungen, die aufgrund eines Zeilenadresseneingangssignals durch den Zeilendecodierer 10 angesprochen wird, und eine Spaltcnleitung, die entsprechend durch die Spaltenauswahlscha] tungen 18.. - 18 ausgewählt ist, angesprochen durch den Spaltendecodierer 20 aufgrund eines Spaltenadresseneingangssignals, gekennzeichnet. Durch die anschließenden Speicherzellenkennzeichnungsvorgänge werden Bit für Bit Daten aus den Speicherzellenanordnungen 14. - 14 ausgelesen. Auf diese Weise werden den äußeren Ausgangsklemmen Daten von 8 Bits zugeführt.

Im Halbleiterspeicher.sind, um die Chipgröße herabzusetzen, die Zeilenleitungen unter Verwendung von Polysilicium und die Ausgangsleitungen des Spaltendecodierers 20 unter Verwendung von Aluminium ausgeführt. Da Polysilicium normalerweise 30 bis 50 Ω/μ,² hat, weist eine Spannung auf einer vom Zoilendecodierer 10 entfernt liegenden Zeilenleitung gegenüber derjenigen auf einer dem Zeilendecodierer 10 nahegelegenen Leitung eine Zeitverzögerung auf. Wenn eine Speicherzelle in jeder Speicherzellenanordnung ausgewählt ist, abhängig von einer Änderung der Zeilenadresse, wird die Speicherzelle nahe dem Zeilendecodierer schneller angewählt als eine entfernt liegende. Folglich sind die Zeitpunkte der von den angewählten Speichex~n abgegebenen Daten/abhängig von der Plazierung der vom Zeilendecodierer 10 angewählten Speicherzellen, unterschiedlich. Es werden also die Daten der 8 Bits nicht gleichzeitig von den Ausgangspuffern 24. - 24 abgegeben, so daß es nicht zu dem oben angegebenen Strom von 180 jiiA kommt.

Es soll der Fall betrachtet werden, daß nur die Spaltenadresse geändert wird. Die Ausgangsleitungen vom Spaltendecodierer 20 bestehen, wie oben erwähnt, aufgrund der bei ihrer Fabrikation verwendeten Mustergestaltung aus Aluminium. Der Widerstand ist dabei .etwa 0 Ω. Bei der Auswahl der Spaltenleitungen durch die Spaltenauswahlschaltung wählt jede Spaltenauswahlschaltung eine einzige Zeilenleitung. Die Spaltenleitungsauswahlvorgänge durch die Auswahlschaltungen erfolgen gleichzeitig. Deshalb werden 8-Bit-Daten von den angewählten Speicherzellen gleichzeitig abgegeben. Es fließt dann in diesem Zeitpunkt augenblicklich der 180 mA-Strom, der möglicherweise Fehloperationen nach sich ziehen kann. Wenn also die Spaltenadressen geändert werden, um Daten hervorzubringen, besteht am ehesten die Wahrscheinlich- · keit, daß in die Speisungsquelle und die Masseleitung Störimpulse induziert werden.

Im Falle der Fig. 2, die die Ausgangspuffer des CPU darstellt, bringen die Ausgangspuffor 28 - 28 , die mit einer inneren Sammelleitung 26 verbunden sind, Daten an eine äußere Sammelleitung 30 unter Steuerung eines Steuersignals S hervor. Wenn das Steuersignal S in die Ausgangspuffer 2S₁ - 28 gleichzeitig eingegeben wird und die Puffer arbeiten, fließt augenblicklich ein großer Strom, der in der Halbleitervorrichtung zu einem Störimpuls führen kann.

Fig. 3 zeigt eine weitere herkömmliche Halbleitervorrichtung für eine Vielzahl von Bits. Die Spaltenleitungen der Speicherte] 3 enanordnungen 14.. - 14 werden durch eine Spaütenleitungs-Vorladeschaltung 32 vorgeladen synchron mit einem Vorladesignal PC. Der Inhalt der durch den Zeilendecodierer 10 ausgewählten Speicherzelle erscheint auf dem Spaltenleiterpaar Q₁ und Q₁ bis Q und Q . Ein Spaltendecodierer 20 treibt die Spaltenauswahlschaltungen 1S₁ - 18 . Daten auf den Spaltenleitungen, die durch die Spaltenauswahlschal-

tungon 1B₁ - 18 decodiert sind, werden durch die Ansprechverstärker 22₁ - 22 festgestellt. Die festgestellten Werte werden an Ausgangsklemmen über Ausgangpuffer 24₁ - 24 abgegeben.
5

Fig. 4 zeigt eine weitere herkömmliche Halbleiterspeichervorrichtung mit einer Vielzahl von Ausgangsbits. Die Spaltenleitungen der Speicherzellenanordnungen 14.. - 14 werden gleichzeitig durch Spaltenleitungsvorladeschaltungen 32. 32 synchron mit einem Vorladesignal PC vorgeladen. Die Daten der durch den Zeilendecodierer 10 ausgewählten Speicherzellen treten auf den Spaltenleitungen Q₁₁-Q auf. Die Daten werden durch zugehörige Ansprechverstärkerschaltungen 22.. - 22 festgestellt. Die Ausgangs Signa Iß· von den Ansprechverstärkern 22.. - 22 werden durch Spaltenauswahlschaltungen 1S₁ - 18 ausgewählt und an Ausgangsklemmen 24. - 24 abgegeben.

Bei den in den Figuren 3 und 4 dargestellten, zum Stand der Technik gehörenden Halbleiterspeichern ist die Impulsbreite des Vorladesignals PC dadurch bestimmt, daß festgestellt wird, daß das Ausgangssignal vom Zeilendecodierer 10 die Klemme B der Spaltenleitung 12 (Fig. 3) erreicht. Da die Zeilenleitungen 12 normalerweise aus Polysilicium bestehen, haben sie etwa 30 Ω/q . Die Zeilenleitung 12 besitzt eine relativ große Lastkapazität, da diese mit den Gates der Spoicherzellentransistoren verbunden sind. Aus diesem Grund besteht ein Unterschied in der Anstiegszeit der Daten an einem Knotenpunkt· E nahe dem Zeilendecodierer 10 und einem Knotenpunkt E , der vom Zeilendecodierer 10 entfernt liegt. Um mit diesem Problem fertig zu werden, werden die Spaltenleitungen bei den bisherigen Einrichtungen solange vorgeladen, bis die Daten auf den Zeilenleitungen E erreichen und alle Zeilenleitungen 12 den Wert "1" haben. In dem Augenblick, da der Signalpegel auf den Zeilenleitungen 12

den Wert "1" annimmt, wird das Vorladesignal PC abgebrochen.

Fig. 5 zeigt ein Ausführungsbeispiel der Vorladeschaltung, Im oben erwähnten Halbleiterspeicher beginnen in dem Augenblick, da die Vorladung abgebrochen wird, die Ansprechverstärker 22. - 22 zu arbeiten. Die Ausgangsdaten der Ansprechverstärker werden zu den Ausgangspufferschaltungen 24 _Λ - 24 der Dateneingabe/ausgabe-Schaltung übertragen. Auf diese Weise erfolgt der Arbeitsbeginn der jeweiligen Ansprechverstärker und die Abgabe der Daten einer Vielzahl von Bits gleichzeitig. Daraus ergibt sich , daß der augenblickliche Spitzenstrom sehr groß ist. Dies führt zu einem Störimpuls in der Speisungsquelle wie beim Beispiel der Fig. 1. Außerdem engt der Störimpuls die Operationsgrenze der Schaltung in jedem Speicher ein. Da eine große Kapazität von etwa 150 pF in der äußeren Schaltung enthalten ist, wie oben erwähnt, ist der augenblickliche Strom aufgrund des Lade/Entladevorgangs des Kondensators erheblich.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Halbleitervorrichtung zu schaffen, bei der vermieden wird, daß eine Vielzahl von Daten gleichzeitig abgegeben wird, so daß dadurch der Augenblicksspitzenstrom verkleinert wird.

Um dies zu erreichen, weist die erfindungsgemäße Halbleitervorrichtung eine Vielzahl von Schaltkreisen zum Zuführen von Daten, eine Vielzahl von Ausgangsschaltkreisen, die Eingangswerte von entsprechenden Datenzuführkreisen aufnehmen, um Daten hervorzubringen, und eine Verzögerung.·?- schaltung auf, um Daten zu verzögern, die von entsprechenden Ausgangskreisen übertragen werden.

Mit einer derartigen Anordnung wird verhindert, daß von einer Vielzahl von Ausgangskreisen Daten gleichzeitig her-

vorgebracht werden, so daß der augenblicklich auftretende Spitzenstrom nunmehr klein ist und das Auftreten von Störirapulsen unterbunden wird.

5 Anhand der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung wird die Erfindung im einzelnen näher erläutert. Es zeigen:

das Blockschaltbild einer herkömmlichen Halbleiterspeichervorrichtung;

das Blockschaltbild eines Ausgabeabschnitts einer herkömmlichen Zentralprozessoreinheit ;

Blockschaltbilder herkömmlicher HalbIeiterspeichervorrichtungen mit Vorladeschaltkreisen für die Spaltenleitungen;

das Schaltbild eines Vorladeschaltkreises;

25 Fig. 6 das Blockschaltbild einer ersten

Ausführungsform der erfindungsgemäßen Halbleitervorrichtung;

Fig. 7 ein zweites Ausführungsbeispiel

30 der erfindungsgemäßen Halbleiter

vorrichtung als Blockschaltbild;

Fig. 8A bis 8E einige Verzögerungseinrichtungen,

die in den Schaltungen der Figu-35 ren 6 und 7 einsetzbar sind;

	Fxg.	1
10
	Fig.	2
15
	Ficj .	3 und. 4
20
	Fig.	5

Pig. 9 das Schaltbild eines dritten Aus

führungsbeispiels der erfindungsgemäßen Halbleitervorrichtung;

Fig. 10 ein viertes Ausführungsbeispiel

der Halbleitervorrichtung nach der Erfindung;

Fig. 11. das Schaltbild einer Ausgangspuffer-

schaltung zur Verwendung in der

Halbleitervorrichtung nach Fig. 10;

Fig. 12 Zeitabläufe zur Erläuterung der

Arbeitsweise der Ausgangspuffer^w schaltung aus Fig. 11;

Fig. 13 das Blockschaltbild eines fünften

Ausführungsbeispiels der Erfindung;

Fig. 14 Potentialänderungen an einzelnen

Knotenpunkten der Scheinadressenleitung/ die in der Schaltung nach Fig. 13 verwendet wird;

Fig. 15 eine Gruppe von Wellen von Vorla

designalen, die in der Schaltung der Fig. T3 auftreten;

die Schaltung eines Adressenpufferkreises zur Verwendung in der Schaltung der Fig. 13;

das Schaltbild einer Adressenänderungsdetektorschaltung zur Verwendung in der Schaltung der Fig. 13;

	Fig.	16
30
	Fig.	17
35

r_: ;. 9379

Fig. 18 das Schaltbild einer Verzögerungs

schaltung zur Verwendung in der Schaltung der Fig. 13;

Fig. 19 . eine Vorladesignalerzeugungsschal-

tung zur Verwendung in der Schaltung der Fig. 13;

Fig. 20 Signal-Zeit-Diagramme zur Erläute-

rung der Arbeitsweise der Halblei

tervorrichtung der Fig. 13, wenn das Chip-Freigabesignal "1" ist;

das Schaltbild einer Scheinadressenpufferschaltung zur Verwendung · in der Schaltung nach Fig. 13;

eine Schaltung zur Gewinnung eines VerzögerungschipbetätigungssignaIs zur Verwendung in der Schaltung der Fig. 13;

das Schaltbild eines Zeilendecodie rers in der Schaltung der Fig. 13;

ig. 24 das Schaltbild eines Scheinzeilen-

decodierers zur Verwendung in der Schaltung der Fig. 13;

Fig. 25 das Schaltbild einer Scheinzeilen

leitung zur Verwendung in der Schaltung der Fig. 13;

	Fig.	21
15
	Fig.	22
20
	Fig.	23
25

Fig. 26 Impuls-Zeit-Diagramme zur Erläuterung der Arbeitsweise der Schaltung aus Fig. 13, wenn das Chipfr eigabe signal in Betriebszustand übergeht;

Fig. 27 das Blockschaltbild eines sechsten

Ausführungsbeispiels der erfindungsgemäßen Halbleitervorrichtung;und 10

Fig. 28 ein Schaltbild, das einen Ansprechverstärker und eine Ansprechverstärkertreiberschaltung zum Einsatz in der Schaltung der Fig. 27 enthält. 15

Ein erstes Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung wird nun in Verbindung mit FIg. 6 beschrieben. Die Halbleiterspeichervorrichtung weist einen Zeilendecodierer 10, eine Vielzahl von Speicherzellenarordnungen 14.. -14, die über Zeilenleiter mit dem Zeilendecodierer verbunden sind, eine Vielzahl von Spaltenauswahlschaltungen 1S₁ - 18 , die über Spaltenleiter mit den Speicherzellenanodnungen verbunden sind, einen Spaltendecodierer 20, der mit den Spaltenauswahl schaltungen 18.. - 18 verbunden ist, Ansprechverstärker 22₁ - 22 , die entsprechend mit den Spaltenauswahlschaltungen 18.. - 18 verbunden sind, Ausgangspufferkreise 24 - 24 , die entsprechend mit den Ansprechverstärkern 22 - 22 verbunden sind, und MOS-Transistoren der Verarmungstype 36, die mit den Ausgangsleitungen des Spaltendecodierers 20 zwischen benachbarten Spaltenauswahlschaltungen 1S₁ und 18„ verbunden sind, auf. Den Gates der MOS-Transistoren 36 wird eine Spannung Vc zugeführt.

Im Betrieb erscheinen bei Betätigung des Spaltendecodierers

20 Spannungen auf seinen Ausgangsleitungen, die durch die Verarmungs-MQS-Transistoren 36 der Reihe nach verzögert werden, und die verzögerten Spannungen werden auf den Ausgangsleitungen übertragen. Folglich werden die Spaltenauswahlschaltungen 18. - 18 mit bestimmten Zeitverzögerungen getrieben, so daß Spaltenleiter der Speicherzellenanordnungen H₁ - 14 , und zwar einer je Anordnung, niemals gleichzeitig ausgewählt werden.

Die Zeitpunkte, zu denen die von den Speicherzellenanordnungen abgehenden Bitdaten zu den zugehörigen äußeren Ausgangsklemmen geleitet werden, unterscheiden sich also. Aus diesem Grund werden die Speicherausgangssignale nicht gleichzeitig umgeändert, so daß niemals ein großer Strom fließt.

Der Unterschied dor Treiberzeitpunkte der Spaltenauswahlschaltungen ist im Vergleich mit der Operationszeit des Speichersystems klein und vernachlässigbar. Die Ausgangsleiter des Spaltendecodierers haben eine Lastkapazität, die kleiner als die. der Zeilenleiter ist. Da die Spaltenleiter normalerweise aus Aluminium hergestellt sind, ist die Dauer von dem Augenblick an, in dem das Adresseneingangssignal sich ändert, bis das Potential auf den Ausgangsleitungen des Spaltendecodierers sich ändert, kurzer als

die Dauer von dem Augenblick, da das Adresseneingangssignal sich ändert, bis das Potential auf den Zeilenleitern sich ändert. Es ergeben sich keine Schwierigkeiten aufgrund der Verlangsamung des Datenauslesevorgangs. 30

Eine zweite Ausführungsform der erfindungsgemäßen Halbleitervorrichtung wird nun in Verbindung mit Fig. 7 beschrieben. Die Halbleitervorrichtung besteht aus zwei Speicherzellenanordnungen, zwei Spaltenauswahlschaltungen und zwei Ansprechverstärkern je Ausgangspuffer. Feraier ist ein erster Spa]tendecodjerer 2O₁ und ein zweiter Spaltendecodierer 2O2

vorgesehen- Der erste Spaltendecodierer 20- treibt die Spaltenauswahlschaltungen 18,- und 18.₂ ki^s 18 .. und 18 ₂· Der zweite Spaltendecodierer 20- treibt die Ansprechverstärker 22.. und 22.„ bis 22 . und 22 ». Verarnmngs-MOS-Transisto-

11 12 m γι*.

ren 3G₁ sind mit den Spaltendecodiererausgangsleitern zwischen einem Paar der Spaltenauswahl schaltungen 18.... und 18.« und eine Paar der Spaltenauswahl schaltungen 18-|₂ und 18_OO verbunden. Auf diese Art sind die Verarmungs-MOS-Transistoren 36„ mit den Zeilendecodiererausgangsleitern jeweils zweier Ansprechverstärker verbunden.

Mit einem derartigen Anschluß wird erreicht, daß die Treiberstartzeitpunkte der Spaltenauswahlschaltungen durch den ersten■Spaltendecodierer 20. sich unterscheiden. Die Treiberstartzeitpunkte der Spaltenauswahlschaltungen aufgrund der zweiten Spaltendecodierer 20„ werden auf dieselbe Weise unterschiedlich gemacht. Somit werden die Ausgangspuffer 24 - 24 nicht gleichzeitig geändert, wenn die Spaltenadresse geändert wird.

Wenn zwei Ansprechverstärker geschaltet werden, kann der zweite Spaltendecodierer 2O₀ so eingerichtet sein, daß er • Adressendaten A und invertierte Daten A abgibt. Mit anderen Worten, der zweite Spaltendecodierer 20„ kann eine Adres-senpufferschaltung sein.

Die MOS-Transistoren 36. in Fig. 7, die dazu verwendet werden, die Treiberstartzeitpunkte voneinander zu unterscheiden,können weggelassen werden, wenn die Schaltung so aufgebaut ist, daß synchron mit den Änderungen der Spältenadressen Impulse erzeugt v/erden, die zweiten Spaltendecodierer 2O₂ und die paarweise zusammengeschalteten Ansprechverstärker 22.. und 22» bis 22 und 22 _ dynamisch getrieben sind und das Ausgangssignal vom zweiten Spaltendecodierer 2O₂ auf das Ausgangssignal vom ersten Spaltende-

codierer 2(K folgend erzeugt wird.

Die Figuren 8Λ bis 8E zeigen einige Beispiele für die Verwendung der Verarmungs-MOS-Transistoren 36, 36.. und 36~ in dem vorstehend beschriebenen'Ausführungsbeispiel. Dabei sind in den Figuren 8A und 8B die Verarmungs-MOS-Transistoren so geschaltet, daß das Transistor-Gate in der Schaltung entweder mit der Spaltendecodiererseite oder der entgegengesetzten Seite verbunden ist. Die Transistoren der Figuren 8C und 8D sind Kombinationen von MOS-Transistoren der Figuren 8A und 8B. Fig. 8E zeigt eine Schaltung, in der zwei Inverter in Reihe geschaltet sind.

Es iat. möglich, die Treiberstartzoitpunkte der Spaltenauswahlschaltungen oder der Ansprechverstärker mit Hilfe der Spaltendecodierer unterschiedlich zu machen. Dadurch wird der augenblickliche Stromwert, der auftritt, wenn die Kapazität der Ausgangsklemmen getrieben wird, herabgesetzt.

Ein drittes Ausführungsbeispiel einer Halbleitervorrichtung wird nun in Verbindung zu Fig. 9 beschrieben. Diese zeigt eine Ausgangspufferschaltung eines Zentralprozessors. Die Ausgangspuffer 28. bis 28 zwischen der äußeren Sammelleitung und der inneren Sammelleitung werden durch das Steuersignal S gesteuert. Wenn das Steuersignal S den Logikwert "0" hat, erzeugt der Ausgangspuffer Daten. In diesem Fall sind Verzögerungseinrichtungen vorgesehen, die verhindern, daß die Ausgangspuffer 28.. bis 28 gleichzeitig eingeschaltet werden. Dio Verzögerungseinrichtungen bestehen aus den Verarmungs-MOS-Transistoren 36, deren Gate-Elektrode mit der Eingangsseite der Steuerleitung 38, der das Steuersignal S zugeführt wird, verbunden ist. Die Wirkung des MOS-Transis- ' tors 36 ist die, daß eine Ubertragungsverzögerungszeit des Steuersignals S dann, wenn das Signal S von "1" auf "0" wechselt, größer als beim Wechseln von "0" auf "1" ist.

Da das Gate des Transistors 36 mit der Steuersignaleingangsseite der Steuerleitung verbunden ist, besteht ein Zeitunterschied zwischen dem Fall, daß das Gate des Tranr sistors 36 Η-Pegel erhält, gegenüber dem Fall des Zugangs eines L-Pegels. Somit bringen die Ausgangspuffer 28. - 28 zeitlich nicht übereinstimmende Daten hervor. Der Spitzenstrom ist deshalb nicht vergrößert. Der Grund dafür, daß die Ubertragungszeiten sich für die Pegeländerungsfälle unterscheiden, liegt darin, daß, wenn die Ausgangspuffer Ausgangssignale an die äußere Sammelleitung abgeben, die Signalerzeugungszeitpunkte sich unterscheiden müssen und daß alle Ausgangspuffer so schnell wie möglich in Zustand hoher Impedanz versetzt werden müssen, wenn das Steuersignal S Η-Wert annimmt, d.h., wenn kein Signal erzeugt wird, da die Signale von den anderen Vorrichtungen ebenfalls an die äußere Sammelleitung abgegeben werden.

Ein viertes Ausführungsbeispiel der Halbleitervorrichtung nach der Erfindung wird nun in Verbindung mit den Figuren 10 bis 12 erläutert. Hierbei werden die Ausgangspuffer 2B₁ - 28 durch paarweise auftretende Steuersignale A und B gesteuert. Um zu verhindern, daß die Äusgangspuffer 28.

- 28 gleichzeitig umschalten, sind Verzögerungseinrichn

tungen 26 ähnlich denen beim dritten Ausführungsbeispiel auf der Steuerleitung 38. für das Steuersignal A vorgesehen. Ein nicht verzögertes Signal a₁ wird dem Ausgangspuffer 28. und ein verzögertes Signal a~ dem Ausgangspuffer 28„ zügeführt. Gleichermaßen erhält der Ausgangspuffer 28 das am stärksten verzögerte Signal a ·
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Fig. 11 zeigt eine praktisch ausgeführte Anordnung für die Ausgangspuffer 28.. - 28 in Fig. 10. Der Ausgangspuffer enthält Transistoren Q₁ - Q₁₈· Die Anreicherungs-MOS-Transistoren Q., die mit ihrem Gate mit der inneren Sammelleitung verbunden sind, und die Verarmungs-MOS-Transistören Q„ bilden

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- 22 -

einen Inverter I₁₁· Das Ausgangssignal vom Inverter I₁₁ wird einem Inverter I-~ zugeführt, der aus einem Anreicherungs-MOS-Transistor Q₃ und einem Verarmungs-MOS-Transistor Q, besteht. Das Ausgangssignal vom Inverter I₁₁ wird den Gates des Verarmungs-MOS-Transistors Q_ß und des Anreichungs-MOS-Transistors Q₇ zugeleitet. Das Ausgangssignal des Inverters I₅₅ wird den Gates des Anreicherungs-MOS-Transistors Q₁- und des Verarmungs-MOS-Transistors Q_g zugeleitet. Ein Knotenpunkt zwischen den Transistoren Qc und Q, ist mit dem Gate des Anreicherungs-MOS-Transistors Q_g verbunden. Der zwischen den Transistoren Q₇ und Q₈ liegende Knotenpunkt ist mit dem Gate des Anreicherungs-MOS-Transistors Q-] q verbunden. Schließlich ist der Knotenpunkt zwischen den Transistoren Qq und Q_1n mit der äußeren Sammelleitung verbunden.

Die Ausgangsleitung des Inverters I₁₁/ d.h. der Knotenpunkt zwischen den Transistoren Q₁ und Q~, ist über den Anreicherungs-MOS-Transistor Q₁₁, dessen Gate das Steuersignal A erhalt, und den Anreicherungs-MOS-Transistor Q₁„, dessen Gate das Steuersignal B erhält, geerdet. Die Ausgangsleitung des Inverters Ip₂' d.h. der Knotenpunkt zwischen den Transistoren Q₃ und Q. ist über den Anreicherungs-MOS-Transistor Q₁₃, der an seinem Gate das Steuersignal A erhält, und den Anreicherungs-MOS-Transistor Q₁4/ dem am Gate das Steuersignal B zugeführt wird, geerdet. Der Knotenpunkt N1 zwischen den Transistoren Q₁- und Q, ist über den Anreicho-

3 D

rungs-MOS-Transistor Q₁C/ dessen Gate das Steuersignal A zugeführt wird, und den Anreicherungs-MOS-Transistor Q₁₆/ der an seinem Gate das Steuersignal B erhält, geerdet. Der 0 Knotenpunkt N2 zwischen den Transistoren Q₇ und Qg ist über den Anreicherungs-MOS-Transistor Q₁₇/ der an seinem Gate das Steuersignal A erhält, und den Anreicherungs-MOS-Transistor Q₁₀/ der ^an seinem Gate das Steuersignal B erhält, I ο

geerdet.
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Die Arbeitsweise des Ausgangspuffers 2S₁ bis 28 wird nun in Verbindung mit der Fig. 12 beschrieben. Wenn die Steuersignale A und B logisch H sind, ist das Potential an den
Knotenpunkten N1 und N2 L. In diesem Fall arbeitet keiner der Pufferkreise. Wenn das Steuersignal A im Zeitpunkt T1 von H nach L wechselt, wird dem Ausgangpuffer 28. das nicht verzögerte Signal a.. zugeführt. Das Steuersignal B ändert sich synchron mit dem Steuersignal A. Folglich befinden
sichdie Transistoren Q₁- ~ Qir *~^m Sperrzustand, so daß
auf der inneren Sammelleitung befindliche Daten an die
äußere Sammelleitung abgegeben werden.

Die verzögerten Steuersignale a~ bis a werden den Ausgangspuffern 28„ bis 28 in Folge zugeführt. Wenn das Steuersignal a im Zeitpunkt T2 von H nach L wechselt, gibt der Ausgangspuffer 2S₁ Daten ab.

Wenn die Steuersignale A und B im Zeitpunkt·T3 von L nach H wechseln, und gleichzeitig, das Steuersignal a. und das
Steuersignal B dem Ausgangspuffer 2S₁ zugeführt werden, besitzt der Ausgangspuffer 28₂ hohe Impedanz. In diesem Fall wird das Steuersignal B den Ausgangspuffern 28₂ - 28 zugeführt. Dadurch sind die Knotenpunkte N1 und N2 der Ausgang spuff er 28- bis 28 geerdet. Als Folge davon befinden

/C Xl

2b sich die Ausgangspuff er 28~ ~ 28 ebenfalls im 'Zustand hoher Impedanz. Es befinden sich dann sämtliche Ausgangspuffer 28- bis -28 im Zeitpunkt T3 im Zustand hoher Impedanz.

Die Vorstehend beschriebene Halbleitervorrichtung kann mit einer Vielzahl von Ausgangspuffern bei der Datenausgabe mit unterschiedlichen Zeitverzögerungen arbeiten. Im nicht
arbeitenden Zustand kann die Vielzahl der Ausgangspuffer
gleichzeitig gestoppt werden. Somit kann der Augenblicksspitzenstrom herabgesetzt werden.
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Ein fünftes Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung wird nun anhand der Fig. 13 beschrieben. Sie weist einen Zeilendecodierer 10, eine Vielzahl von Speicher zellenanordnungen 14.. - 14 , die über die Zeilenleitung 12 mit dem Zeilendecodierer .10 verbunden sind, eine Vielzahl von Zeilenauswahlkreisen 18. - 18 , die mit den Speicherzellenanordnungen 14.. - 14 über Spalterileiter 16 verbunden sind, einen Spaltendecodierer 20, der mit den Zeilenauswahlkreisen 18.. - 18 verbunden ist, Ansprechverstärker 22.. - 22 , die mit ensprechenden Spaltenauswahlkreisen 1S₁ 18 verbunden sind, Ausgangspufferschaltungen 24₁ - 24 , die mit entsprechenden Ansprechverstärkern 22₁ - 22 verbunden sind, Vorladeschaltungen 32. - 32 ,- die mit den. Zeilenleitungen der Speicherzellenanorndungen 14.. - 14 verbunden sind, und einen Vorladezeiteinstellkreis 40 für das Einstellen von Vorladezeiten der Vorladekreise 32, - 32 auf.

1 η

Die Vorladezeiteinstellschaltung 40 bestimmt die Vorladestar taugenblicke und die Vorladestoppaugenblicke, basierend auf dem Abstand vom Zeilendecodierer 10 zu den Speicherzellenanordnungen 14.. - 14_n·

Die Vorladezeiteinstellschaltung 40 besteht aus einer Scheinzeilenleitung 42, einer Verzögerungsschaltung 44, einer Adressenpufferschaltung .46, einer Adressendatendektorschaltung 48, einem Schaltkreis 50 zu Gewinnung eines verzögerten Chip-Freigabesignals, einer Scheinadressenpuffersschaltung 52, einem Scheinzeilendecodierer 54 und Vorladungsignaler zeugungskreisen 56.. - 56 . Die Spaltenleitungsvorladungsschaltungen 32 - 32_n für das Vorladen der Spaltenlei Lungen 16 der Speicherzellenanordnungen 14. - 14 worden durch die Vorladungssignale PC₁ - PC_n gesteuert.

Der Beginn der Vorladung ist durch die Adressenpufferschaltung 46, die Adressendatendetektorschaltung 48, die Verzöge-

gerungsschaltung 44 und die Vorladesignalerzeugerkreise 56. - 56 bestimmt. Der Endzeitpunkt der Vorladung ist durch die Adressenpufferschaltung 46, die Scheinadreosonpufferschaltung 52, den Scheinzeilendecodierer 54, die Schein-Zeilenleitung 52 und. die Vorladcer zeuger schaltungen 56.. 56 bestimmt.

Die Scheinzeilenleitung 42 besitzt denselben Widerstand und dieselbe Kapazität wie die Zeilenleitung 12 und ist für samtliehe Speicherzellenanordnungen 14.. - 14 vorgesehen.

Jedes der Vorladesignale PC₁ - PC wird entsprechend jedes Mal dann erzeugt, wenn die Adressensignale Ao.bis Am in der Adressenpufferschaltung 46 erzeugt werden. Änderungen der Adressensignale Ao bis Am werden durch die Adressendatendetektorschaltung 48 festgestellt. Ein Signal PCS¹ von der Adressendatendetektorschaltung 48 wird in die Verzögerungsschaltung 44 eingegeben. Die'Ausgangssignale PCS₁ - PC von der Verzögerungsschaltung 44 werden den Vorladesignalerzeugerschaltungen 5O₁ - 56 zugeführt. Das entsprechend den Speicherzellenanordnungen 14.. - 14 verzögerte Vorlndoisignal PC₁ - PC_n steigt daraufhin an.- Die Vorladesignale PC- - PC_n fallen aufgrund der Änderung des Potentials an den Knotenpunkten F₁-F auf der Scheinzeilenleitung 42 in Entsprechung zu den Speicherzellenanordnungen 14. - 14 .

Der Scheinzeilendecodierer 54 und die Scheinadressenpufferschal tung 52 sind so vorgesehen, daß die Scheinzeilenleitung 42 im selben Zeitpunkt ausgewählt werden kann, wenn die Zeilenleitung 12 gemäß den Adressensignalen Ao bis Am ausgewählt wird.

Die Vorladesignalerzeugorschaltungen 5O₁ - 56 stellen Potentialänderungen DS₁ - DS an den Knotenpunkten F₁ - F auf der Scheinzelenleitung 42 und die Ausgangssignale PCS.

- PCS von den Verzögerungsschaltungen 44 fest und erzeugen Vorladesignale PC₁ - P^c _n·

Ältere Halbleitervorrichtungen ermitteln die Vorladezeit· in Abhängigkeit von einem Potential am Knotenpunkt E in der Zeilenleitung der Fig. 3. Die erf indurigsgemäße Halbleitervorrichtung überprüft den Anstieg des Potentials an den Knotenpunkten F₁-F auf der Scheinzeilenleitung und erzeugt ein Vorladesignal PC₁ am Knotenpunkt F₁, ein Vorladesignal PC- am Knotenpunkt F~ usw. und ein Vorladesignal PC am Knotenpunkt F . Die Vorladezeitpunkte der Speichcrzellenanordnungen 14.. - 14 sind durch die Signale PC₁ - PC bestimmt. Die Übertragungszeiten von Daten von den Speicherzellen zu den Ausgangspuffern 24₁ - 24 sind umso kürzer, je näher die Speicherzellen am Zeilendecodierer 10 liegen. Daraus ergibt sich, daß die Ansprechverstärker 22₁ - 2 2 und die Ausgangspuffer 24₁ - 24 nicht gleichzeitig arbeiten, was zu einer beträchtlichen Herabsetzung des Stromscheitelwertes führt. Bei der älteren Halbleitervorrichtung

2Q werden Daten in dem Augenblick abgegeben, da der Knotenpunkt R (s. Fig. 3) den Logikwert "1" annimmt. In dieser Hinsicht ist die gesamte Dauer, bis die Daten abgegeben sind, nicht langer als bei der älteren Vorrichtung.

Die Scheinzeilenleitung 42 ändert ihr Potential von "0" nach "1" wie die ausgewählte Zeilenleitung 12, wenn· das Adresseneingangssignal sich ändert, wie in Fig. 14 gezeigt. Der Knotenpunkt F₁, der dem Zeilendecodierer 10 am nächsten liegt, geht als erster auf den höheren Pegel über, der dem Zeilendecodierer 10 am entferntesten Knotenpunkt als letzter. Durch Feststellen eines Potentialwechsels auf der Scheinz,eilenleitung 42 wird von .jedem der Vorladungssignal-e PC₁ PC eine Impulsbreite bestimmt, was in Fig. 15 gezeigt ist, die vom Potentialanstieg an den Knotenpunkten F₁ - F abhängt. Wenn, genauer gesagt, das Potential am Knotenpunkt

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Scheinzellenleitung 12 ansteigt, fällt Signal PC., um die Vorladung zu stoppen. Wenn das Potential am Knotenpunkt F₂ ansteigt, fällt Signal PC₂ und stoppt die Vorladung. Gleiches gilt, wenn is Potential am Knotenpunkt F ■ ansteigt, wobei dann das Signal PC_n fällt und die Vorladung beendet. Wie in Fig. 15 gezeigt, entspricht d^ιs Vorladosignal PC dem Vorladesignal PC der älteren HaIbIeiLnrvorrichtung (s. Fig. 3 und 4). Diese Signale PC. - PC werden "1" synchron mit einem Wechsel des Adressensignals. Bei der Auslegung werden die Vorladestartzeitpunkte der Signale PC. - PC unterschiedlich gewählt, was eine Verminderung des Aügenblicksspitzenstroms erlaubt.

Eine Anordnung der Vorladezeiteinstellschaltung 40 wird nun beschrieben. Fig. 16 zeigt die Adressenpufferschaltung 46 für die übertragung von Adresseneingabedaten Ai (i = 0, *.., m) zum Zeilendecodierer 10 und zum Spaltendecodier.er 20. In der Schaltung liegen zwischen den Spannungsquollen Vc und Vs ein Anreicherungs-MOS-Transistor T1, der an seinem Gate ein Chip-Freigabesignal CE erhält, ein Verarmungs-MOS-Transistor T2, dessen Gate und Sourceelektrode miteinander verbunden sind, und ein Anreicherungs-MOS-Transistor T3, dessen Gate die Adressendaten Ai zugeführt werden. Die Transistoren T2 und T3 bilden einen ersten Inverter I₁ . Ein Transistor T4, dessen Gate das invertierte Signal CE des Signals CE zugeleitet wird, liegt zwischen der Ausgangsklemme des Inverters I₁ und der Spannungsquelle Vs. Gleichermaßen sind Transistoren T5 - T7 /.wischen die Sp£innungsquellen Vc und Vs geschaltet. Das Ausgangssignal vom ersten Inverter I₁ wird auf das Gate des Transistors T7 geleitet.

Die Transistoren T6 und T7 bilden einen zweiten Inverter I₂-Ein Transistor T8 erhält an seinem Gate das invertierte Signal CE des Signals CE und ist zwischen die Ausgangsklemme des zweiten Inverters I~ und die Spannungsquelle Vs eingefügt. Ein Transistor T9 und ein Transistor TI 2 sind in glei-

eher Weise angeordnet. Der erste Puffer B1 besteht aus Transistoren T13 und T14, ein zweiter Puffer B2 aus Transistoren T15 und T16. Transistoren T17 und T18 erhalten an ihren Gates das invertierte Signal CE und liegen an den Ausgangsklemmen des ersten bzw. zweiten Pufferkreises B1 und B2. Das Ausgangssignal des zweiten Inverters I- wird den Gates der Transistoren T13 und T16 zugeführt. Der Ausgang eines dritten Inverters I, ist den Gates der Transistoren T14 und T15 zugeleitet. In der Beschreibung gelten folgende Bezeichnungen: Ausgangssignal vom ersten Inverter I₁ ist Ci; Ausgangssignal vom zweiten Inverter ist Di; Ausgangssignal vom ersten Puffer B1 ist Ai'; Ausgangssignal vom zweiten Puffer B2 ist Ai¹.

Die Adressenpufferschaltung arbeitet, wenn das Chip-Freigabesignal CE "1" und das invertierte Signal CE" "0" ist. Die Schaltung arbeitet nicht bei CE = "0" und CE = "1". Der in dieser Zeit in die Schaltung fließende Strom ist praktisch Null. Ist CE gleich "0", sind· die Adressenoufferausgangssignale Ai¹ und Ai¹ beide "1" unabhängig von den Adressendaten Ai.

Es wird erläutert, wenn unter der Bedingung, daß das Chip ausgewählt ist, d.h. CE = "1" und CE = "0", wie die Vorladesignale PC. bis PC erzeugt werden.

Gemäß Fig. 16 ist das Signal Ci das invertierte Signal der Adressendaten Ai, das gegenüber den Adressendaten Ai um die Zeitspanne verzögert ist, die benötigt wird, daß das Signal durch den Inverter I₁ hindurchgeht. Das Signal Di ist das invertierte Signal des Signals Ci, das außerdem gegenüber dem Signal Ci um die Zeit verzögert ist, die es für das Hindurchtreten durch den Inverter I„ benötigt. Das Ausgangssignal Ai* ist gegenüber dem Signal Di um die Zeit verzögert, die es für das Hindurchgehen durch den Inverter I, und die erste Pufferschaltung BT benötigt. Das Ausgangssig-

nal Ai¹ ist gegenüber Signal Di um die Zeit verzögert, die für das Hindurchgehen durch den Inverter I^ und die zweite Pufferschaltung B2 benötigt wird.

Fig. 17 zeigt eine ausgeführte Anordnung der Adressenänderungsdetektorschaltung 48. Die Adressenündcruncffischa-ltung besteht aus Anreicherungstransistoren T19 und T20, Vorarmungstransistoren T21 und T22, NOR-Gattern 60 und 62 und Anreicherungstransistoren T23 und T24. Der Anreicherungstransistor T19 erhält an seiner Drain-Elektrode das Signal Ci vom Inverter I₁ und am Gate das Signal Ai¹ vom Puffer D1 aus Fig. 16. Der Transistor T20 erhält das Signal Di vom Inverter I₂ aus Fig. 16 und am Gate das Signal Ai' vom Puffer B2. Der Transistor T21 ist mit seiner Drainelektrode mit der Sourceelektrode des Transistors T19 und mit seiner Gate- und seiher Sourceelektrode mit der Spannungsquelle Vs verbunden. Der Transistor T22 ist mit seiner Drainelektrode mit der Sourceelektrode des Transistors T20 und mit Gate- und Sourceelektrode mit der.Stromquelle Vs verbunden. Das Ausgangssignal Ci'' vom Transistor T19, das Ausgangssignal des NOR-Gatters 62 und das Signal Di¹ vom Ausgang des Transistors 20 stellen Eingangssignale des NOR-Gatters 60 dar. Das Ausgangssignal vom NOR-Gatter 60 und das Potential DS_n am Knotenpunkt F der Zeilenleitung 12 werden dem NOR-Gatter 62 eingegeben. Das Ausgangssignal vom NOR-Gatter 62 ist Eingangssignal für das Gate des Transistors T23. Das Ausgangsignal vom Gatter 60 ist steuert das Gate des Transistors T24. Die NOR-Gatter 60 und 62 bilden ein Flipflop. Die Transistoren 23 und 24 liegen zwischen den Spannungsquellen Vs und Vc in Reihe. Das Ausgangssignal von der Pufferschaltung B3 dient als Vorladungseinstellsignal PCS.

Das Signal PCS wird einer Verzögerungsschaltung mit Widerstand R und Kondensator C gemäß Darstellung der Fig. 13 zugeleitet. Die Verzögerungsschaltung 44 erzeugt Signale PCS₁ - PCS , die in der richtigen Weise verzögert sind. Die An-

Ordnung der dargestellten Verzögerungsschaltung bildet lediglich ein Beispiel; sie kann durch andere Bauelemente zusammengesetzt sein, solange die Funktion dieselbe ist.

Die Signale PCS. - PCS werden den jeweiligen Vorladesignalerzeugerschaltungen 56.. - 56 , wie sie in der Fig. 19 gezeigt sind, eingegeben. Die Vorladesignalerzeugerschaltungen 56.. - 56- sind jeweils aus NOR-Gattern 64 und 66 aufgebaute Flipflops. Potentiale DS₁ - DS von den Knotenpunkten F₁ - F der Scheinzeilenleitung werden dem NOR-Gatter 66 zugeleitet. Das Flipflop erzeugt Vorladesignale PC₁ - PC entsprechend den Vorladeschaltungen 32. - 32 .

Die Arbeitsweise des Adressenpufferkreises 46,' der Adressendetektorschaltung 48, der Verzögerungsschaltung 44 u'nd der Vorladesignalerzeugerschaltungen 56.. - 56 wird nun unter Bezugnahme auf die Wellenformdiagramme der Fig. 20 erläutert. In der in Fig. 16 gezeigten Schaltung ist das Signal Ci durch die Schaltzeit des Inverters I₁ gegenüber dem Adresseneingangssignal Ai und das Signal Di durch die Schaltzeit der Inverter I₁ und I„ gegenüber dem Signal Ai verzögert. Das Adressenpuf ferausgangssignal Ai' ist um die Zeit des Inverters I_ und den Puffer B1 gegenüber dem Signal Di verzögert. Das Adressenpufferausgangssignal Ai' ist um die Zeit des Inverters I₃ und des Puffer B2 gegenüber dem Signal Di verzögert. Wenn das Signal Ci von "0" auf "1" wechselt, wechselt auch das Signal Ci¹ von "0" nach "1" über den Transistor T19. Unmittelbar nach dem Wechsel, in der Schaltung der Fig. 17, bewirkt die Verzögerung des Adressenpufferausgangssignals Ai¹, daß das Signal Ci" über den Transistor 21 entladen wird und damit "0" ist, wenn das Signal Ai¹ "0" wird. Wenn also das Signal Ai' von "1" auf "Q" wechselt, wird im Augenblick das Signal Ci¹ "1". ■

Gleichermaßen wird Signal Di¹ in dem Augenblick Signal Ai von "0" nach "1" wechselt.

Entsprechend nimmt das Ausgangssignal des NOR-Gatters 60 den Wert "0." an. In diesem Augenblick ist das Potential der Scheinzeilenleitung F "0" und damit wird das Ausgangssignal des NOR-Gatters 62 "1". Daraus folgt, daß der Transistor T23 geöffnet ist, während Transistor T24 sperrt, und das Vorladeeinstellsignal PCS wird "1". Da die Signale Co' bis Cm¹ und Do¹ bis Dm' entsprechend den zugehörigen Adressen Ao bis Am in das NOR-Gatter 60 eingeführt werden, wechselt das Vorladeeinstellsignal PCS auf "1", wenn eine der Adressen sich ändert. Die Signale PCS werden zu den Signalen PCS₁ - PCS , die durch die Schalter der Fig. 18 nacheinander verzögert sind.

Wenn das Signal PCS₁ dem NOR-Gatter 64 im Flipflop, der Vorladesignalerzeugerschaltung 56 eingegeben wird, erhält das NOR-Gatter 66 das Potential des Punktes F₁. In diesem Zeitpunkt ist das Signal des Punktes F₁ ¹¹O", so daß das Ausgangssignal des NOR-Gatters 66 "1" ist, wenn das Signal PCS₁ ebenfalls "1" ist. Somit erhält man ein Vorladesignal PC₁ für die Vorladeschaltung 32.. . Gleichermaßen werden die Signale PC₂ - PC_n für die Vorladeschaltungen 32₂ - 32_n gebildet. Auf diese Weise wird die Zeilenleitung 16 vorgeladen.

Die folgende Schaltung ist eine Schaltung zum Beendigen der Vorladung. Fig. 21 stellt einen Schaltkreis 52 zum Erzeugen der Scheinadressenpufferausgangssignale Bi' und Bi¹ dar, die dem Decodierer für die Scheinzeilenleitung 4 2 zugeleitet werden. Wie in der in Fig. 16 gezeigten Schaltung liegen die Transistoren T25 bis T27 zwischen Spannungsquellen Vc und Vs. Das Chip-Freigabesignal CE wird dem Gate des Transistors T25 zugeführt. Ein Transistorpufferausgangssignal Ai' ist dem Gate des Transistors T27 zugeleitet. Die Transistoren T26 und T27 bilden einen Inverter I₄. Die Transistoren T28 und T29 bilden einen Inverter I₁-. Eine Verzögerungsschaltung 70 mit einem Transistor T30, dessen Gate mit der Spannungsquelle Vc verbunden ist, und der mit

einem Kondensator C\ in Verbindung steht, der mit seinem zweiten Belag an die Spannungsquelle Vs angeschlossen ist, ist zwischen die Inverter I. und I₁. eingefügt. Die Transistoren T31 bis T 33 liegen zwischen den Spannungsquellen Vc und Vs. Das Chip-Freigabesignal CE wird dem Gate des Transistors Τ3Ί eingegeben. Ein Adressenpufferausgangssignal Ai' gelangt auf das Gate des Transistors T33. Diese Transistoren T32 und T33 bilden einen Inverter I,., und die

Transistoren T34 und T35 bilden einen Inverter I_. Eine Verzögerungsschaltung 72, bestehend aus Transistor T36 und Kondensator C2 liegt zwischen den Invertern I,- und I-,.

ο /

Das Gate eines Transistors T37 ist mit der Ausgangsklemme des Inverters I₅ verbunden, während seine Drainelektrode das Pufferausgangssignal Ai¹ erhält und er an seiner Sourceelektrode das Scheinadressenausgangssignal Bi' abgibt. Mit der Ausgangsklemme des Inverters I_ ist das Gate eines Transistors T38 verbunden, der an seiner Drainelektrode das Pufferausgangssignal Ai' erhält und mit seiner Sourceelektrode mit dem invertierten Scheinadressonausgang Di¹ verbunden ist. Ein Transistor T39, dessen Gate ein Verzögertes Chip-Freigabesignal CED zugeführt wird, liegt zwischen den Adressenausgängen Bi¹ und Bi'.

Fig. 22 zeigt eine Schaltung 50, mit der das verzögerte Chip-Freigabesignal CED erzeugt wird. Transistoren T40 und T41 bilden einen Inverter I₀, Transistoren T4 2 und T43 einen

Inverter Ig. Eine Verzögerungsschaltung 74 aus Transistor T44 und Kondensator C3 liegt zwischen dem Ausgang des Inverters I₀ und der Eingangsklemme des Inverters I_n. Ein ο y

Chip-Freigabesignal CE wird dem Inverter Ig zugeführt, und der Inverter I- erzeugt ein verzögertes Chip-Freigabesignal CED, das um eine bestimmte Zeitspanne verzögert ist.

In der Schaltung 52 in Fig. 21 ist, wenn das Signal CE "1" ist, auch das verzögerte Freigabesignal CED "1". Verzöger-

te Adressenpuffersignale Ai¹D und Ai¹D werden durch Verzöder Signale Ai' und Ai¹ um eine bestimmte Zeitspanne durch die Verzögerungsschaltungen 70 und 72 erzeugt. Wenn das Signal CED "1" ist, werden die Signale Bi¹ und Bi¹ phasenconforme Signale als Ergebnis des Kurzschließens durch den Transistor T39. Wenn der Pufferausgang Ai' von "1" nach "0" wechselt, wechselt'.·, das Signal von Bi' von "1" nach "0".

In diesem Augenblick ist Signal Ai¹D "1" und Ai'D "0". Diese Signale Ai'D und Ai¹D werden "0" bzw. "1" mit einer bestimmten Zeitverzögerung gegenüber den Signalen Ai' und Ai¹.

In diesem Zeitpunkt ist Signal Ai' "1". Entsprechend kehren die Signale Bi' und Bi¹ auf den Wert "1" zurück.

Fig. 23 zeigt einen gewöhnlichen Zeilendecodierer 10, mit dem eine bestimmte Zeilenleitung 12 abhängig von Adressendaten Ao' bis Am¹ ausgewählt wird. Fig. 24 zeigt einen Scheinzeilendecodierer 54 für die Auswahl.einer gewünschten Zeilenleitung 42. Die Adressenpufferausgangssignale Ai¹ und Ai¹ werden der Schaltung der Fig. 23 für die Auswahl der Zcilenleitung 12 eingegeben. Die Scheinpufferausgangssignale Bi' und Bi¹ werden der Schaltung der Fig. 24 eingegeben, um eine gewünschte Scheinzeilenleitung 4 2 auszuwählen. Die Scheinadressenausgangssignale Bo' und Bo', ..., Bi' und Bi¹, ...., Bn' und Bn' werden dem Schoinzeilendecodierer der Fig. 24 praktisch im selben Zeitpunkt zugeführt, wenn die Adressenpufferausgangssignale Ai¹ und Ai' dem Zeilendecodierer 10 der Fig. 23 eingegeben werden. In Fig. 24 ist ein Decodierer gezeigt, mit dem eine Scheinzeilenleitung abhängig von irgendeinem der Scheinadressenausgangssignale unter Verwendung eines NOR-Gatter 76 ausgewählt wird. Durch Verwendung von (n+1) Scheinzeilenleitungen dagegen, werden jeweils einzelne Scheinzeilenleitungen eine nach der anderen durch Adressenausgangssignale Bo' und Bo¹, ... Bi¹ und Bi', ... Bn¹ und Bn¹ ausgewählt. Praktisch im selben Augenblick, da die durch den Zeilendecodierer 10 ausgewählte Zeilenlei-

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tung 12 von "0" nach "1" wechselt, wechselt die Scheinzeilenleitung 4 2 von "0" nach "1". Das Signal DRL wird der Scheinzeilenleitung 4 2 der Fig. 25 zugeführt, um die Knol.enpunkto P₁ bis F zu treiben, so daß Signale DS₁ bis DS erzeugt werden. Die Signale DS.. bis DS werden dem Flipflop der Fig. 19 zugeführt, um der Reihe nach die Vorladesignale PC₁ - PC auf "0" zu bringen. In gleicher Weise wird das Signal DS dem NOR-Gatter 6 2 der Fig. 17 zugeleitet, um das Signal PCS "0" zu machen. In dieser Art werden die Vorladezyklen der Vorladeschaltungen 32₁ - 32 in Folge beendet.

Der Ablauf, bei dem das Chip-Freigabesignal CE von "0" nach "1" und das Signal CE von "1" nach "0" wechseln, wird nun in Verbindung mit der Fig. 26 beschrieben, die Zeitabläufe von Spannungssignalen zeigt. Auch wenn das Chip seinen Betriebszustand von Ruhezustand in Arbei tszusteind wechselt, werden die Signale Ci¹ und Di¹ erzeugt. Der Ablauf, bis die Vorladeeinstellsignale PCS₁ - PCS und die Vorladesignale pe.. - PC "1" werden, entspricht genau dem bereits oben Beschriebenen. Wenn das Chip-Betriebssignal CE von "0" nach "1" wechselt, wechselt das verzögerte Chip-Betriebssignal CED, das in Fig. 22 gezeigt ist, von "0" nach "1" nach einer ·bestimmten Zeitspanne. So bleibt, wenn das Adressenpufferausgangssignal Ai¹ von "1" nach "0" wechselt, das Signal CED "0". Daher wechselt das Signal Bi¹ von "1" nach "0", und das Signal Bi¹ bleibt "1". Wenn das verzögerte Chip-Betriebssignal CED nach einer bestimmten Zeitspanne "1" wird, ist das Signal Ai¹D ebenfalls "0", so daß das Signal Bi¹ nach "1" wechselt. Wenn das Signal Bi von "1" nach "0" wechselt, ist die Zeilonleitung durch die Adressenpufferausgangssignale Ai¹ und Ai¹ im Zeilendecodierer 10 ausgewählt. In diesem Zeitpunkt wechselt Signal Bi¹ von "1" nach "0", so daß das Signal auf der ausgewählten Scheinzeilenleitung 16 von "0" nach "1" übergeht. Die Potentialsignale DS₁ - DS_n an den Knotenpunkten F₁-F auf der Scheinzeilenleitung 4 2

werden dann dem Flipflop in Fig. 19 zugeleitet. Die Vorladesignale PC. - PC_ft ändern ihren Zustand von "1" nach "0". Damit ist der Ablauf der Vorladeschaltungen 32. - 32 abgeschlossen. Auch wenn das Chip-Freigabesignal CE seinen Wert von "0" nach "1" ändert, arbeitet die Schaltung richtig.

Fig. 27 zeigt ein sechstes Ausführungsbeispiel der Erfindung,

Eine Halbleitervorrichtung mit Schaltkreisen 8O₁ - 80 zur Betätigung von Ansprechverstärkern 22₁ - 22 synchron mit Vorladesignalen PC₁ - PC ist in Fig. 27 gezeigt und entspricht der Schaltung der Fig. 13 mit Ausnahme der Schaltkreise 8O₁ - 80 . Fig. 28 betrifft eine praktisch ausführbare Anordnung eines Ansprechverstärkers 22.. und der Schaltung 8O₁ für dessen Betätigung. Die Schaltung 8O₁ ist ein aus Transistoren T50 und T51 aufgebauter Inverter I_1f)· Das Vorladesignal PC₁ wird dem Gate des Transistors T50 zugeführt. Der Ansprechverstärker 22₁ besteht aus Transistoren T52 - T57. Das Ausgangssignal des Inverters I₁₀ wird den Gates der Transistoren T52 und T53 eingegeben. Ein Paar von Spaltenleitungen Q und Q~~ ist mit den Gates der Verarmungstransistoren T56 und T57 verbunden.

Wenn bei einer derartigen Schaltung der Vorladevorgang zu den Spaltenleitungen Q und Q~~ beendet ist und die Daten der ausgewählten Speicherzelle auf den Spaltenleitungen Q und Q erscheinen, nehmen die Vorladesignale PC₁ - PC den Wert "0" an. Als Folge davon gehen die Transistoren T52 und T53 auf Durchlaßzustand, und der Ansprechverstärker 22₁ beginnt zu arbeiten.

Anschließend beginnt der Ansprechverstärker 22₂ seinen Betrieb aufgrund des Vorladesignals PC₂, und der Ansprechverstärker 22 reagiert auf das Vorladesignal PC und beginnt

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zu arbeiten. Da die Arbeitszeitpunkte der Ansprechverstärker 22.. - 22 gegeneinander verschoben sind, kann der Augenblicksscheitelstromwert vermindert werden. Wenn die Information (ir ausgewählten Speicherzelle auf den Spaltenleitungen Q und Q erscheint, werden die Vorladesignale PC₁ - PC für die Betätigung der Ansprechverstärker 22 - 2 2 erzeugt. Dadurch wird der Betrieb der Ansprechverstärker 22 - 22 beschleunigt.

Bei den beschriebenen Ausführungsformen wird die Vorladedauer durch Feststellen der Änderung des Logikzustandes von "0" nach "1." auf einer Scheinzeilenleitung 42 eingestellt. Die Vorladedauer kann aber auch durch Feststellen des Logikzustands von "1" auf "0" auf derselben Leitung eingestellt werden.

In dem bschriebonen Ausführungsboispiel wird dieselbe Anzahl von Ausgangspufferkreisen wie Vorladesignale PC₁ - PC verwendet. Wenn die Anzahl letzterer jedoch größer als die der ersteren ist, kann der Spitzenstrom weiter verringert werden. Für den Fall, daß die Anforderungen an den Wert des Spitzenstromes nicht so streng sind, kann die Zahl der Vorladesignale kleiner als die der Pufferschaltkreise sein.

Claims

36 924 TOKYO SHIBAÜRA DENKI KABUSHIKI KAISHA Kawasaki-shi / JAPAN 5 Halbleitervorrichtung 10 Patentansprüche

1. Halbleitervorrichtung,

"gekennzeichnet durch eine · Vielzahl von Datenzuführmitteln, die jeweils eine . Vielzahl von Zeilenleitungen (12), einen Zeilendecodierer (10) für die Auswahl der Zeilenleitung in Abhängigkeit von einem Adressensignal, eine Vielzahl von Speicherzellenanordnungen (14.. - 14 ) mit Speicherzellen, welche über die Zeilenleitung getrieben werden und Daten speichern, eine Vielzahl von Zeilenleitungen (16) zur Aufnahme der aus den Speicherzellenanordnungen ausgelesenen Daten und einen Zeilendecodierer (20) zur Auswahl der Spaltenleitungen aufweist, ferner Ausgangsmittel (24. - 24 ) zur Erzeugung einer Vielzahl von Daten, die von den Datenzuführmitteln abgegeben sind, und Verzögerungsmittel (36) zur übertragung der jeweiligen Daten von den Datenzuführmitteln an die Ausgangsmittel mit unterschiedlichen Zeitverzögerungen,

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Verzögerungsmittel (36) aufeinanderfolgend unter-¹ schiedliche Verzögerungszeiten hervorbringen, mit denen die

zugehörigen Spaltenleitungen (16) durch den Spaltendecodierer (20) auswählbar sind.

3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet,

daß mehrere Spaltenauswahlschaltungen (1S₁ - 18 ) vorgesehen sind, die jeweils mit der Speicherzellenanordnung verbunden und durch den Spaltendecodierer (20) getrieben und mit der Spaltenleitung (16) verbunden sind, und daß die Verzögerungsmittel zwischen die Spaltenauswahlschaltungen eingefügt sind, um nacheinander unterschiedliche Verzögerungszeiten hervorzubringen, mit denen die zugehörigen Spaltenauswahlschaltungen durch die Ausgangssignale vom Spaltendecodierer (20) getrieben werden.

4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet,

daß eine Anzahl von Ansprechverstärkern (22₁ - 22 ),jeweils zum Entnehmen der Bitdaten aus der Speicherzellenanordnung, und ein zweiter Spaltendecodierer (20«) für die Auswahl des Ansprechverstärkers für jede der Ausgangsschaltungen vorgesehen sind und daß die Verzögerungsmittel zwischen die Ansprechverstärker eingefügt sind, um deren Treiberzeitpunkte zu verzögern.

5. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet,

daß eine Anzahl von Ansprechverstärkern (22.. - 22 ) , jeweils zum Entnehmen von Bitdaten aus der Speicherzellenanordnung, und ein zweiter Spaltondecodierer (20~) für die Auswahl des Ansprechverstärkers für jede der Ausgangsschaltungen vorgesellen sind, und daß die Verzögerungsmittel erste Mittel

(3O₁) aufweisen, um nacheinander verschiedene Verzögerungszeiten hervorzubringen, mit denen die Spaltenleiter durch die Ausgangssignale von den Spaltendecodierern auswählbar sind, und zweite Mittel (36~) zwischen die Ansprechverstärker eingefügt sind, um deren TreiberZeitpunkte zu verzögern.

6. Halbleitervorrichtung nach einem der Ansprüche 2-5, dadurch gekennzeichnet,

daß die Verzögerungsmittel wenigstens einen Verarmungs-MOS-Transistor enthalten, der mit seinem Gate an einen leitenden Pfad angeschlossen ist.

7. Halbleitervorrichtung nach einem der Ansprüche 2-5, dadurch gekennzeichnet,

daß die Verzögerungsmittel einen Verarmungs-MOS-Transistor enthalten, dessen Gate ein Bezugspotential eingeprägt ist.

8. Halbleitervorrichtung nach einem der Ansprüche 2-5, dadurch gekennzeichnet,

daß die Verzögerungsmittel wenigstens einen Inverter enthalten.
25

9. Halbleitervorrichtung,
gekennzeichnet durch

eine Vielzahl von Datenzuführmitteln, die jeweils eine Vielzahl von Zeilenleitungen (12), einen Zeilendecodierer (10) für die Auswahl der Zeilenleitung in Abhängigkeit von einem Adressensignal, eine Vielzahl von Speicherzellenanordnungen (14 - 14 ) mit Speicherzellen, welche über die Zeilenleitung getrieben werden und Daten speichern, eine Vielzahl von Zeilenleitungen (16) zur Aufnahme der aus den

Speicherzellenanordnungen ausgelesenen Daten und einen Zeilendecodierer (20) zur Auswahl der Spaltenleitungen aufweist, Vorlademittel (32. - 32 ) zum Vorladen der Zeilenleitungen, Ausgangsmittel (24. - 24) zur Erzeugung einer Vielzahl von Daten, die von den Datenzuführmitteln abgegeben sind, und Mittel (40) zum Einstellen eines Vorladezeitpunkts in Abhängigkeit von dem Positionsabstand auf der Zeilenleitung vom Zeilendecodierer.

10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet,

daß die Mittel zum Einstellen des Vorladezeitpunktes diesen für jede Spaltenleitung entsprechend den Abgabemitteln einstellen.

11. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet,

daß die Mittel zur Vorgabe des Vorladezeitpunkts eine Schaltung (44, 46, 48, 56. - 56 ) enthalten, die den Vorladevorgang synchron mit einem Wechsel des Adfessensignals starten, und eine Schaltung (4 2, 50, 52, 54, 56. - 56 ) zum Beenden des Vorladevorgangs in Abhängigkeit von einem Potentialwechsel auf der ausgewählten Zeilenleitung.

12. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet,
daß die Mittel zum Einstellen des Vorladezeitpunkts eine Verzögerungsschaltung (4 4) zum Verzögern des Einsatzaugenblicks des Vorladevorgangs auf jeder Spaltenleitung enthalten.

13. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet,

daß die Mittel zum Einstellen des Vorladezeitpunkts eine Adressenpufferschaltung (46) enthalten, die eine Vielzahl von Signalen mit vorgegebenen unterschiedlichen Zeiten in Abhängigkeit von einem Adressensignal erzeugt, ferner eine Adressenwechseldetektorschaltung (58) zum Erzeugen eines Vorladeeinstellsignals, um ein Vorladesignal zu erzeugen, wenn ein Wechsel in einem Adressensignal festgestellt wird, wobei die Adressenwechseldetektorschaltung mit dem Ausgangssignal von den Adressenpufferschaltungen versorgt wird, eine Schaltung (50) zum Erzeugen eines verzögerten 'Chip-Freigabesignals, das um eine bestimmte Zeitspanne gegenüber einem ihr zugeführten Chip-Freigabesignal verzögert ist, eine Schaltung (52), der ein Adressenpufferausgang'ssi<.jnal und ein invertiertes Adressenpufferausgangssignal von einer Adressenpufferschaltung zuführbar ist, und die um eine bestimmte Zeitspanne verzögerte Signale der ihr zugeführten Signale erzeugt, wenn das Chip-Freigabesignal "1" ist, wobei das Adressenpufferausgangssignal durch das verzögerte Adressenpufferausgangssignal und das invertierte Adressenpuf ferausgangssignal durch das verzögerte invertierte Adressenpuf ferausgangssignal geschaltet sind, beide Adressenpufferausgangssignale anschließend den zwei Ausgangsklemmen zugeführt werden und zwischen den zwei Ausgangsklemmen eine Torschaltung liegt, die durch ein ihr von der Erzeugernchaltung für das verzögerte Chip-Freigabesignal zugefuhrteu Signal gesteuert wird, einen Scheinzeilendecociierer (54), der Signale von den zwei Ausgangsklemmen empfängt, eine Schein-Zeilenleitung (42), die durch das Ausgangssignal vom Decodierer getrieben wird und in einer Vielzahl der Zeilcnleitungen enthalten ist, und eine Schaltung (56. - 56 ) zum Steuern des Endzeitpunktes des Vorladevorgangs durch Ermitteln eines Potentials an einem bestimmten Punkt auf der Scheinzeilenleitung.

14. Halbleitervorrichtung nach Anspruch 9, gekennzeichnet durch

eine Vielzahl von Ansprechverstärkern (22. - 22 ) zum Feststellen von Daten auf der Spaltenleitung und zum Übertragen der Daten an die Ausgangsmittel und Mittel (8O₁ - 80 ), um

ι η

die Ansprechverstärker in Aufeinanderfolge in Betriebszustand zu versetzen.

15. Halbleitervorrichtung,
gekennzeichnet durch
eine Vielzahl von Datenzuführmitteln, eine Vielzahl von Ausgangsmitteln (2S₁ - 28 ), die mit den zugehörigen Datenzuführmitteln jeweils verbunden sind, und Verzögerungsmittel (36, 38, 3S₁), die mit den Ausgangsmitteln verbunden sind,, um diese in Betriebszustand zu versetzen und Daten zu untereinander unterschiedlichen Zeitpunkten abzugeben.

16. Halbleitervorrichtung nach Anspruch 15, gekennzeichnet durch

Mittel (382), mit denen sämtliche Ausgangsmittel gleichzeitig vom Betriebszustand in Ruhezustand umschaltbar sind.

17. Halbleitervorrichtung nach Anspruch' 15 oder 16, dadurch gekennzeichnet,

daß .die Verzögerungsmittel einen Verarmungs-MOS-Transistor (36) enthalten, der mit einer ersten Steuerleitung (38, 38.) verbunden ist, über die ein erstes Steuersignal der Ausgangsmittel übertragen wird, während das Gate des MOS-Transistors mit dem Ende der Steucrleitung, über die das Steuersignal eintritt, verbunden ist.

18. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Mittel, welche die Abgabemittel zum gleichzeitigen Umschalten veranlassen, eine zweite Steuerleitung (38„) aufweisen, über die ein zweites Steuersignal übertragen wird und daß der Pegel des zweiten Steuersignals synchron mit der Pegeländerung des ersten Steuersignals sich, ändert.