DE1474480A1

DE1474480A1 - Speichereinrichtung mit Matrixauswahlschaltung

Info

Publication number: DE1474480A1
Application number: DE19651474480
Authority: DE
Inventors: Nelson Charles A; Chong Carlos Fong
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1964-06-16
Filing date: 1965-06-12
Publication date: 1969-12-11
Also published as: GB1079877A; FR1457334A; NL6507720A; BE665526A; US3405399A

Description

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Sperry Rand Corporation New York 19, N.Y. , U.S.A.

Speichereinrichtung mit fflatrixauswahlschaltunq

Die vorliegende Erfindung betrifft eine fflatrixauswahlschaltung fuer eine Speichereinrichtung, in der niederohmige Schalter vorgesehen sind, um die Uebertragung von sehr schwachen Signalen zu ermoeglichen und die ausserdem einen Stromuieg zur Uebertragung von Strom in zwei Richtungen bilden.

Eines der bei Speichereinrichtungen fuer Digitalrechner auftretenden Probleme besteht darin, dass die Anzahl der Bauelemente entsprechend zunimmt, je mehr Bits der Speicher aufnehmen soll. Es ist leicht einzusehen, dass in einem grossen Speicherwerk die Gefahr von Stoerungen in einzelnen Bauelementen und damit die Ausfallzeit einer Grossrechenanlage zunimmt, je mehr Bauelemente das Speicherwerk aufweist. Derartige Stoerungen sind kostspielig und zeitraubend, so dass Techniker etaendig damit beschaeftigt sind, solche Stoerungen auf ein flflindestmass zu begrenzen.

Ein weiteres anerkanntes Problem, das sich bei der Errichtung eines Grosespeichers ergibt, ist die Laufzeit, die bei relativ langen Bit- und Leseleitungen auftritt. Der Grund hierfuer ist, dass ohne eine Bit-Lesematrix viele kurze Uioerter zum Aufbau eines grossen Speichers benoetigt werden. Nimmt man beispielsweise an, dass ein Speicher mit einer Kapaziteet von 1 000 000 Bits zu errichten ist, wobei 20 000 ioerter mit jeweils 20 Bits vorgesehen sind, so ergibt sich durch die Leseleitungen zusaetzlich zur Zykluszeit des Speichere noch eine Laufzeit von 250 ns.

Aufgabe der vorliegenden Erfindung ist demgemaess,

eine neue und verbesserte IRatrixauetuablschaltung zu

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schaffen, mit der sich der fuer einen Speicher benoetigte Schaltungsauftuand und die Laufzeiten verringern lassen.und die einen geeigneten Schaltkreis mit einem verbesserten Geraeuschabstand aufweist.

Gemaess einem Merkmal der vorliegenden Erfindung ist ein Schaltkreis fuer eine Bit-Lesematrix vorgesehen, der einen geringen Widerstand aufweist, so dass ein Signal mit einer sehr kleinen Amplitude aus einer Speicherstelle der Speichereinrichtung herausgelesen uierden kann. Ueber diesen Schaltkreis wird das Signal mit der kleinen Amplitude einem Lese- oder Abtastverstaerker nicht nur mit geringer Daempfung, sondern auch mit einen sehr geringen Stoerpegel zugeleitet, so dass sich ein guter Geraeuschabstand ergibt. Ist der Schaltkreis nicht erregt, so stellt er einen hohen Widerstand dar, so dass keine uneru/uenschten Spannungen zum Leseverstaerker und Nutzsignale nicht auf eine nicht ausgetuaehlte Leitung gelangen koennen. RIit anderen Worten: Der Schaltkreis verhindert die Bildung von unerwuenschten Stromntegen.

Gemaess einem weiteren merkmal der vorliegenden Erfindung uierden in dem obeneruiaehnten Schaltkreis als Grundelement Halbleitervorrichtungen mit drei Anschluessen verwendet, da diese nicht nur einen niedrigen Widerstand im "eingeschalteten" Zustand aufweisen, so dass Signale mit geringen Verlusten uebertragen werden koennen, sondern darueber hinaus im "ausgeschalteten" Zustand einen hohen Uliderstand darstellen, so dass keine unerwuenschten Signale zum Leseverstaerker gelangen koennen. Gemaess einem Ausfuehrungsbeispiel des Schalters mit drei Anschluessen fliesst der Schalt- oder "Einschalf-Strom nicht durch den Lesemeg, so dass er die Signaluebertragung ueber die Bit-Lesematrix nicht beeintraechtigt.

Ein anderes Kennzeichen der vorliegenden Erfindung besteht darin, aus einer Gruppe von Bit-Leseleitungen sine dieser Leitungen auszuutaehlen. Auf diese tifeise laesst sich nicht nur die Laenge des Uebertragungstueges, sondern auch der fuer eine digitale Speicher-

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einrichtung erforderliche Schaltungsaufwand verringern.

Die Erfindung sowie ihre Wirkungsweise werden nachstehend an Hand der Zeichnung beschrieben. Es zeigen:

Fig. 1 eine schematische Darstellung einer Speichereinrichtung mit einer Rlatrixauswahlschaltung mit eindimensionaler Auswahl;

Fig. 2 den in der Matrixausuiahlschaltung verwendeten Matrixschalter{

Fig. 3 die typischen Kurvenformen der Signale in de* flatrixschalter von Fig. 2;

Fig. 3a die typischen Ι../V..p-Kennlinien der in de« Matrixschalter von Fig. 2 verwendeten npn- und pnp-Transietoreη ι

Fig. 3b die I^/V^-Kennlinien bei Kleinsignalbetrieb;

Fig. 3c das Kleinsignal-Ersatzschaltbild fuer den Matrixschalter gemaess Fig. 2, wenn dieser in Saettigungazuatand betrieben wird;

Fig. 4 ein weiteres Ausfushrungsbsispiel eines Matrixschalters fuer sine zweidimensional RIatrixauswahlschaltung mit zwei in Reihe geschalteten, symmetrischen npn-Transistoran und

Fig. 5 sin anderes Ausfushrungsbelspisl eines fuer die Matrixauswahlschaltung von Fig. 1 vorgesehenen Matrixschalters mit einem symmetrischen npn-Transistor.'

Fig. 1 zeigt eins Speichereinrichtung mit einer Anzahl von mit einem magnetisierbaren Film usberzogenen Draehten, die alle ta it 28 bezeichnet sind. Senkrecht zu diesen Speicherdraehten ist eine Anzahl von Wort-Ansteuerleitungen OR-1...OR-n vorgesehen. An den Schnittpunkten zwischen den Speicherdraehten und den Uiort-Ansteuerleitungen befinden sich kleine Kreise, beispielsweise 30, 30' und 30", die andeuten, dass sich hier ein Speicherelement oder eine Speicherzelle auf dem Speicherdraht befindet. Obwohl die hier gegebene Beschreibung der

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Speicherzelle sich auf eine Bitstelle eines mit einem magnetisierbarer! Film ueberzogenen Speicherdrahtes * bezieht, eignet sich die Erfindung ebenso fuer jede andere, fuer zerstoerungsfreies Herauslesen geeignete Speichereinrichtung. Die Verwendung des magnetisierbaren Speicherdrahtes in Verbindung mit einer senkrecht dazu verlaufenden U/ort-Ansteuerleitung ist in der Technik bekannt. Der diesbezuegliche Sachverhalt laesst sich kurz wie folgt umreissen: Der Speicherdraht 28 besteht typisch aus einem G,125 mm dicken Beryllium-Kupfer-Draht als Traeger, auf den ein magnetisierbarer Duennfilm aufgebracht ist. Dieser magnetisierbare Duennfilm besteht aus einer Nickel-fisen-Legierung (Permalloy) und ■ird auf galvanischem Wege auf den Draht aufgebracht. Die Dicke des Duennfilms betraegt etwa 10 000 Ä. Das Aufbringen des Permalloy-Films erfolgt in Gegenwart eines am Umfang verlaufenden Magnetfeldes, wodurch sich eine zur Laengsachse dos Drahtes (d. h. um den Umfang) verlaufende einachsige Anisotropie ergibt, die zur Bildung einer Vorzugsrichtung und einer schwierigen ■agnetisierungsrichtung fuehrt, wobei die magnetisierung»· vektoren des Duennfilms normalerweise auf eine der beiden Gleichgewichtslagen laengs der Vorzugsachsa ausgerichtet sind und dabei zwei fuer binaere logische Operationen erforderliche stabile Zustaende bilden. Die Speicherdraehta 28 der Speichereinrichtung dienen einerseits als Lasaleitungen waahrend eines Speicher, lasazyklus und andererseits als Schreibleitungen, wenn waehrend eines Schreibzyklus Information in eine bestimmte Bitstelle eingeschrieben werden soll. Am einen Ende sind die Speicherdraehte 28 mit einem Anschluss, «la beispielsweise dem Anschluss 25, eines drei Anschlussse habenden Matrixschaltars B (1,1) verbunden, waehrend aia mit ihrem anderen Ende normalerweise an Erdpotential liegen.

Den Speicherdraehten zugeordnet sind die mit gleichem Abstand und parallel zueinander angeordneten Wort-Anateuerleitungen DR-1...DR*n, welche die Speicherdraehte 28 im wesentlichen senkrecht ueberlaufen. Dies«

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UJort-Ansteuerleitungen haben einen typischen Durchmes8er von 0,5 mm. Ihr Mittenabstand betraegt 1 mm. Normalerweise stellen die von den Schnittpunkten eines Speicherdrahtes und einer Wort-Ansteuerleitung gebildeten Speicherelemente oder Speicherzellen die Anzahl der Bits eines einzigen Speicherwortes dar. Bei der erfindungsgemaesaen Speichereinrichtung fallen dagegen mehrere Speicherujoerter unter eine einzige UJort-Ansteuerlaitung. So setzt sich beispielsweise ein Speicherwort aus den Bits 30, 30* und 30" zusammen. Dabei ist zu beachten, dass zur Bildung dieses Speicherwortes in Verbindung mit der Ulort-Anateuerleitung DR-1 jeweils ein Speicherdraht aus den drei Gruppen 7, B und 9 der Speichereinrichtung ausgeuiaehlt wird. Diese Gruppen sind durch Strichlinien angedeutet. In aehnlicher Uleise lassen sich andere Speicherwoerter durch Auswahl von entsprechenden Bitstellen aus jeder Gruppe ausiuaehlen. Alle Speicherdraehte 28 sind jeweils reit den ersten Anschluss eines drei Anschluesse habenden RIatrixschalters verbunden. Die obenbeschriebenen Speicherzellen 30, 30* und 30" sind also an die ihnen zugeordneten matrixschalter B (1,n), B (2,n) und B (m,n) angeschlossene flflit anderen Worten: Die matrixschalter sind zu Gruppen zusammengefasst, die den obenbeschriebenen Gruppen 7, 8 und 9 der Speicherdraehte entsprechen. Kittels einer lüort-Treibermatrix 24 laesst sich jede ÜJürt-Anstsuerleitung der Speichereinrichtung fuer einen Lese- oder Schreibzyklus auswaehlen. lieber dl· UJart-Treibermatrix 24 wird die betreffende U/ort-Ansteuerleitung erregt, so dass die einer bestimmten Bitstelle zugeordneten lagnetisierungsvektoren aus der Vorzugsachse in Richtung auf die schwierige Ragnetisierungerichtung gedreht werden..

Alle zweiten Anschluesse (beispielsweise der Anschluss 31 von B [1,1]) einer Gruppe von Matrixschaltern (ζ. β· ⁶ L¹»¹]» ^B L¹»²]» ^B [i»n])r die einer Gruppe von Speicherdichten zugeordnet ist, sind miteinander verbunden. Der gemeinsame Verbindungspunkt der zweiten Anschlusses einer Watrixschaltergruppe liegt an einen

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sogen. Gruppen-Leseverstaerker (ζ. B. 12) und einem Gruppen-Bit-Treiber (z. B. 15). Aus der vorstehenden Beschreibung ergibt sich somit, dass allan Speicherdraehten einer bestimmten Gruppe ein einziger Bit-Leseschaltkreis zugeordnet ist und dass ausserden fuer jede Gruppe von Speicherdraehten ein Leseverstasrker und ein Bit-Treiber vorgesehen sind. So sind der Leseverstaerker 11 und der Bit-Treiber 14 den Speicherdraehten der Gruppe θ zugeordnet. Aehnlich sind der Leaeverstaerker 10 und der Bit-Treiber 13 den Speicherdraehten dar Gruppe 9 zugeteilt.

3eder dritte Anschluss eines Ratrixschaltars ist mit einer bestimmten Auswahlleitung des Bit-Matrixauswahltreibers 22 verbunden. So sind beispielsweise die dritten Anschluesse der matrixschalter B (1,1)» B (2,1) und B (m,n) mit der Auswahlleitung 35 verbunden. Durch Erregung dar betreffenden Ausuiahlleitung koennen also die benoetigten Matrixschalter einer Gruppe fuer einen Speicherlese- oder -schreibzyklus erregt «erden.

Soll beispielsweise die in den Speicherzellen 30", 30* und 30 aufbewahrte Information gelesen werden, ao wird die Ausiuahlleitung 37 erregt, wodurch die Matrixschalter B (i»n), B (2,n) und B (m,n) zu niederohmigen, geraeuscharmen Uebertragungsvorrichtungen werden, wobei die Information von den Speicherzellen 30", 30' und 30 zu den diesen zugeordneten Leseverstaerkern 10, 11 und 12 geleitet wird. Zum Herauslesen der in den Speicherzellen 30", 30* und 30 muss jedoch ausserden ueber die Uiort-Treibermatrix 24 auch die Wort-Ansteuerleitung DR-1 wahlweise ivaehrend der gleichen Zeit, in der die betreffenden Matrixschalter erregt sind, erregt werden/ Durch die Erregung der tSort-Ansteuerleitung DR-1 dreht dieae die Magnetisierungsvektoren an jeder Speicherstelle aus der Worzugsachee gegen die echwie-j rige Magnetisierungsrichtung, wodurch in de« entspre-^ chenden Speicherdraht (Leseleitung) eine positive oder negative Spannung induziert wird, je nachdem,

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ob in die betreffende Speicheratelle eine binaere 0 oder 1 eingeschrieben wurde.

Soll in die Speicherzellen 30, 30· und 30" neue Information (eine binaere 0 oder 1) eingeschrieben werden, ao «erden Dieselben Matrixschalter B (1,n), B (2,n), B (m,n) ueber dieselbe Auswahlleitung 37 erregt. Erfindungsgemaess koennen die Matrixschalter B (i,n), B (2,n) und B (m,n) Strom von den betreffenden Bit-Treibern 13, und 15 in zwei Richtungen uebertragen, so dass in die geiHuanachten Speicherzellen eine binaere 0 oder 1 eingeschrieben werden kann. Der von den Bit-Treibern 13, 14 und 15 kommende Strom stellt den Bitstrom dar, der erforderlich ist, um die Magnatisierungsvektoren durch die 90°-Stellung hindurchzusteuern - nachdem sie durch den Strom auf der Ulort-Ansteuer leitung um einen kleineren Winkel als 90° von der Vorzugsachse weggedreht wurden - so dass sie in die gewuanschte Richtung entlang der Vorzugsachse fallen. Anders ausgedrueckts Alle Bitstellen oder Speicherzellen 30, 30· und 30" entlang dar Speicherdraehte 28 haben jeweils zwei stabile Remananzzustaende und lassen sich in den einen oder anderen dieser beiden Zustaande kippen, so dass eine binaere 0 oder 1 in die Speicherzellen eingeschrieben werden kann. Ourch Einsatz der Matrixschalter, wie sie in Fig. 1 dargestellt sind, laesst sich der übertragungsweg verkuerzen und ausserdem der Schaltungsaufwand im Speicher verringern. Beispielswaise sei angenommen, dass der Uebertragungsweg in" einem konventionellen Speicher mit B 000 tiort-Ansteuerleitungan zu Jeweils 36 Bits (36 Speicherdraehte) 9,75 m (32 fast) lang ist. Cemaeas der Erfindung laesst sich ein Speicher mit der gleichen Kapazitaet (2ΘΘ 000 Bits) aus den Schnittpunkten von 1 000 tUort-Anateuerleitungen und 288 Speicherdraehten bilden, wobei acht Bit-Auswahlmatrizan jeweils 36 der 288 Speicherdraehte, also 36 Bits, auswlhlen. Die oben angegebene Speicheriaenge wird damit auf 1,2 m (4 feet) verkuerzt, wodurch sich gleichzeitig die Laufzeit verringert. Ausserdem er-

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gibt sich dabei eine Verringerung des Schaltungsaufwandes um 7 000 Ufort-Ansteuerleitungen.

Nachstehend u/erden nunmehr die Matrixschalter von Fig* 1 an Hand von Fig. 2 naeher beschrieben. Fig. 2 zeigt den matrixschalter B (1,n) mit einem npn-Tranaistor Q2 und einem pnp-Trensistor Q1, die so zueammengeschaltet sind, dass ihre Emitter 47, 45 sowie ihre Kollektoren 53, 52 direkt miteinander verbunden sind. Der Verbindungepunkt der beiden Kollaktoren ist mit dem Speicherdraht 28 verbunden, der seinerseits an Erdpotential gefuehrt ist» Der Verbindungspunkt der beiden Emitter iet ueber die gemeinsame Leitung 55 mit dem Bit-Treiber 15 und dem Leseveretaerker 12 verbunden. Beide Verbindungspunkte von Emitter und Kollektoren liegen auf etwa dem gleichen Potential, naemlich Erdpotential. Die Basiselektrode 49 dee Transistors Q2 und die Basiselektrode 51 dee Transistors Qi sind mit der Primaer- bzw· Sekundaerwicklung dee Impulsuebertragers T (1:1) verbunden. Der Anschlusspunkt 41 der Primaerwicklung dee Uebertragers erhaelt einen positiven Inpula von einer Auewahlleitung (beispielsweise der Auswahlleitung 35 aus Fig. 1). Der Anschluespunkt 43 der Sekundaerwicklung dee Uebertregere liegt an Erdpotential. Zur Bildung von Impuleen entgegengeeetzter Polaritaet koennen auch andere bekannte Mittel verwendet werden.

Ee eel nunmehr angenommen, dass die in der Speicherzelle 30 (siehe auch Fig. 1) aufbewahrte Binaerinformation herausgelesen werden soll. Um diese Information herauszulesen, wird die Nfort-Aneteuerleitunfe DR-1 von der Wort-Treibermatrix 24 erregt, wodurch im Speicherdraht 28 eine positive oder negative Spennung Induziert wird, die bei dem bevorzugten Ausfuehrungebeiepiel etwa 5 mV betraegt. Bevor auf der IBort-Aneteuerleitung DR-1 daa Ansteuersignal auftritt, wird von deei Bit-Hätrixauewahltreiber ueber eine Auewahlleitung ein zweiter Impuls an den Anschlusspunkt 41 dee Uebertragere T abgegeben. Dieses Signal ist in Fig. 3 dargestellt. Durch den an den Anschlusapunkt 41 dee Uebertragers T angelegten positiven Impuls

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iuird in der Sekundaeriuicklung des Uebertragers der gleiche Impuls, jedoch mit entgegengesetzter Polaritaet, induziert. Der der Basiselektrode 49 zugefuehrte positive Impuls und der an die Basiselektrode 51 angelegte negative Impuls bewirken, dass ein Steuerstrom I erzeugt wird. Dieser Steuerstrom I fliesst vom Anschlusspunkt 41 ueber die Kollektoren 53 und 52 und die Basiselektrode 51 zum Erdanschluss 43. Ausserdem fliesst Strom durch die Emitter-Basis-Uebergaenge, da diese ebenso wie die Kollektor-Basis-Uebergaenge in Vorwaertsrichtung vorgespannt sind. Indessen fliesst der Strom ueberwiegend durch die Kollektorschichten, da die Kollektorzonen den geringsten Widerstand haben. Arbeiten die Transistoren Q1 und Q2 so, dass der Steuerstrom I ueber die Basis-Kollektor-Uebergaenge geleitet wird, so stellen sie niederohmige Schalter dar, die ein im Speicherdraht 28 induziertes positives oder negatives Signal an den Leseverstaerker 12 weiterleiten, wie dies noch unten im einzelnen beschrieben utird.

Die UJiderstandskurve der Transistoren Q1 und Q2 laesst sich graphisch darstellen an Hand der Ir-V^p-Kennlinie von Fig. 3a. Diese Kurven zeigen typische Verstaerkungskennlinien eines npn- und eines pnp-Transistors bei gleichem Basisstrom Iq. Der Schnittpunkt der beiden Kurven stellt den Arbeitspunkt der Transistoren Q1 und Q2 bei Saettigung dar. Den Crenzuiiderstand Rd des npn- und des pno-Transietors erhaelt man, indem man die Steilheit ( .EC ) _von jedem Transistor a« Arbeittpunkt bestimmt. In Fig. 3b sind die Kennlinien von Fig. 3a bei Kleinsignalbetrieb dargestellt. Wie diese Figur zeigt, hat der pnp-Transistor einen geringeren Widerstand als der npn-Transistor. Dieses lerkaal des latrixschalters B (1,n), «inen kleinen Widerstand zu bieten, ist von Bedeutung, da das waahrend eines Lesezyklus im Speicherdraht 28 induzierte Signal etwa 5 mV betraegt und daher praktisch ohne Verluste uaber dia geringe Eingangsimpedanz (etwa 100 Q) das Lese· verstaerkers uebertragen werden muss.

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Beim "Ein-¹¹ und "Ausschalten" der Transistoren Q1 und U2 tritt auf der gemeinsamen Leitung 55 (Punkt A) eine Uebergangsspannung auf. Diese Uebergangsspannung ist das Ergebnis von zirkulierenden Stroemen und unsymmetrischen Kapazitaeten der beiden Transistoren Q1 und Q2. Sie verschwindet kurz nach dem Einschalten, wie Fig. 3 zeigt. Werden Transistoren mit symmetrischen Kapazitaeten verwendet, so koennen die Uebergangsspannungen s*ich dem Wert 0 naehern. Diese beim Ein- und Ausschalten auftretenden Uebergangsspannungen sind bei der Transistorschaltung van Fig. 2 kleiner als in einer Transistorschaltung mit einem gemeinsamen Rueckiueg, da der Steuerstrom I nicht durch den Leeeuieg, also den Speicherdraht und die gemeinsame Leitung 55, fliesst. Dies wird nachstehend noch an Hand von Fig. 4 und 5 naeher erlaeutert.

Der obenbeschriebene Arbeitspunkt der Transistoren Q1 und U2 ist eine Funktion der Crenziuiderstaende und der "Offast"-Spannungen der beiden Transistoren. Die Offsetspannung V_Qt die zwischen 0,5 und 2 mV betraegt, ist definiert als die Emitter-Kollektor-Spannung bei eines bestimmten Basisstrom und keinem Emitterstrom. Anders ausgedrueckt: Erhaelt ein Transistor einen Basis-Kollektor-Strom bei offenem Emitterkreis, so ist die zwischen Emitter und Kollektor gemessene Spannung nicht gleich 0, sondern eine schwebende Spannung mit der gleichen Polaritaet wie die Basis-Emitter-Spannung. Die Gesamt-Offsetspannung der Schaltung von Fig. 2 1st kleiner als dia kleinen Offsetspannungen der einzelnen Transistoren. Die Offsetspannung der Schaltung ist also gering. In Fig. 3b sind die Offsetspannungen der Transistoren Qi und Q2_V V_Q1 und Vg₂* ^{als die} Entfernung zwischen der Ordinate I_ und dem Punkt dargestellt, an welches) die Kennlinien die Abzisse VV-schneiden.

Die Ersatzschaltung (Fig. 3c) fuer die Transistoren Q1 und Q2 zeigt die Abhaengigkeit des Arbeitspunktes von den beiden Offsetepannungen und den Grenzwider-

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staenden. Uiie sich aus dem Ersatzschaltbild ergibt, ist der Gesamtu/iderstand am Arbeitspunkt - von dem waehrend eines Lesezyklus im Speicherdraht induzierten Signals aus betrachtet - gleich dem sich aus der Parallelanordnung ergebenden Widerstand. Tatsaechlich wird der Widerstand ti nur zum Zweck der Beschreibung groesssr als r1 angenommen. Ebenso wird die Gesamtoffsetspannung V_Q des Ausfuehrungsbeispiels von Fig. 2 in Wirklichkeit herabgesetzt. Dies laesst sich an Hand des Ersatzschaltbildes von Fig. 3c nachweisen, wo die Gesamtoffsetspannung beispielsweise gleich der Offaetspannung Vg₂ ist abzueglich dem Spannungsabfall am Widerstand r2 mal dem im Uhrzeigersinn fliessenden Schleifenstrom.

Die geringe Staerks der Offsetapannung des obenbeschriebenen niederohmigen matrixschalter· wird aus Fig. 3 deutlich, in der das positive (binaere Q) oder negative (binaere 1) Lesesignal der Offsetspannung ueberlagert ist. Infolge dieser geringen, mit dem'matrixschalter B (1,n) arzielbaren Offaetspannung hebt sich das Lesesignal deutlich von der Offsetspannung ab (guter Geraeuschabstand).

Nachstehend wird nunmehr die Wirkungsweise des Batrixachaltera B (1 ,n) an Hand eines Schreibzyklus beschrieben. Wie in der Speicherdrahttechnik bekannt ist und oben kurz beschrieben wurde, muss die Ulort-Ansteuerleitung 29 (DR-1) ueber die Wort-Treibermatrix 24 zum Einschreiben einer binaeren 0 oder 1 in die Speicherzelle 30 erregt werden, um die fagnetisierungsvsktoren de· Ouennfilms um etwas weniger als 90° zu drehen. Oer vom Bit-Treiber 15 (Fig. 2) erzeugte positive oder negative Stromimpuls ateuert die Magnetisierungsvektoren durch die 90°-Stellung hindurch, •o dass in die Speicherzelle 30 eine 1 oder 0 eingeschrieben werden kann. Der Einfachheit halber wird mit Positivstrom der den Speicherdraht "abwaerts" fliessende Strom bezeichnet (in der Zeichnung nach rechts), der zum Einschreiben einer binaeren 1 dient. Rlit Negativstrom wird der den Speicherdraht 2Θ "aufwaerts" fliessende Strom bezeichnet (in der Zeichnung

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nach linke), mit dem eine binaere O eingeschrieben werden kann.

Der Informationsetrom fliesst also ueber den npn-Tranaistor Q2, wenn der Bit-Treiber 15 einen negativen Stromimpuls erzeugt, und ueber den pnp-Tranaistor, wenn vom Bit-Treiber ein positiver Stromimpuls abgegeben wird. fflit anderen Uiorten: Soll in die Speicherzelle 30 des Speicherdrahtes 28 eine binaere 1 eingeschrieben werden, so fliesst durch den pnp-Transistor Q1, der durch einen an Anschlusspunkt 41 angelegten positiven Impuls (der zu einem negativen Impuls in der Sekundaerwicklung des Uebertragers wird) in Voruiaertsrichtung vorgespannt wird, der gleichzeitig vom Bit-Treiber 15 abgegebene positive Impuls. Auf diese Weise fliesst Strom vom Bit-Treiber 15 durch den Emitter 45 und den Kollektor 52 des Transistors Q1 ueber den Speicheräraht zur Erde. Soll in die Speicherzelle 30 eine binaere 0 eingeschrieben werden, so fliesst durch den npn-Transistor Q2, der durch den an seiner Basis ueber die Primaerwicklung des Uebertragers (Anschlusspunkt 41) auftretenden positiven Impuls in Vorwaertarichtung vorgespannt ist, der negative Impuls vom Bit-Treiber 15. In diesem Fall fliesst Strom vom Erdanschluss ueber den Speicherdraht, den Kollektor 53 und den Emitter 47 des Transistors Q2 zum Bit-Treiber 15. Wie sich aus der vorstehenden Beschreibung ergibt, leitet also der Matrixschalter B (i,n) Informationsstrom in zwei Richtungen, so dass in eine bestimmte Speicherstelle eine binaere 0 oder 1 eingeschrieben werden kann«

Fig. 4 zeigt einen weiteren in zwei Richtungen wirkenden matrixschalter zum Einsatz in einer zweidimensionalen Auswahlmatrix. Die Schaltung von Fig. 4 unterscheidpt sich von jder nach Fig. 2 darin, dass die beiden in zwei Richtungen wirkenden Transistoren mit dem Speicherdraht 28 in Reihe liegen. Die Schaltung umfasst eie beiden zweiseitig wirkenden Transistoren Q3 und Q4, deren Elektroden 75 und 76 miteinander gekoppelt sind. Ein weiterer Matrixschalter Hesse sich

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aus den zweiseitig wirkenden Transistoren Q3 und Q5 in Verbindung mit dem Speicherdraht 50 bilden. Zu beachten ist, dass ein symmetrischer oder in zwei Richtungen wirkender Transistor einen npn- oder pnp-Transistor darstellt, bei dem Kollektor- und Emitterschicht physikalisch gleich sind. Ulird also die eine Schicht in flueckwaertsrichtung vorgespannt und die andere in Voruiaertsrichtung, so wird die erste Schicht zum Kollektor und die zweite zum Emitter der Transistoren.

lüaehrend eines Lesezyklus werden von den Auswahlleitungen des Bit-IAatrixausiuahltreibers 22 (Fig. 1) positive Impulse ueber die Anschlusspunkte 41 und 43 an die Basiselektroden 73, 74 der symmetrischen Transistoren Q3, QA abgegeben. Der Steuerstrom I₁ fliesst vom Anschlusspunkt 41 ueber die Elektroden 73 und 75.nach -V (Anschlusspunkt 68)} der Steuerstrom I₂ flieset von der positiven Quelle vom Anschlusspunkt 43 ueber die Elektroden 74 und 76 nach -V.

Werden die positiven Steuerimpulse an die Basiselektroden von beiden Transistoren Q3, Q4 gleichzeitig angelegt und tritt zur selben Zeit ein Steuersignal auf einer (nicht gezeigten) UJort-Ansteuerleitung auf, die senkrecht zum Speicherdraht 28 angeordnet ist, so wird ein positiver oder negativer Spannungsimpuls von etuia 5 mV induziert und praktisch ungedaempft zum Leseverstaerker \2 uebertragen. Die Uebertragung des im Speicherdraht induzierten Spannungsimpulsee erfolgt deshalb ohne Verluste, weil die symmetrischen Transistoren Q3 und Q4 niederohmige Stromwege darstellen, wenn von dem Bit-fflatrixauswahltreiber 22 (Fig. 1) Steuerimpulse an die Anschlusspunkte 41 und 43 abgegeben werden. Soll Information aus einer bestimmten Speicheretelle des Speioherdrahtes 50 herausgelesen werden, so erhaelt die Basis 79 des Transistor· Q5 einen positiven Impuls zusammen mit dem an die Basis 73 dee Transietors Q3 gelegten positiven Impuls. Die im Speicherdraht 50 waehrend des Lesszyklue induzierte Spannung gelangt daher ueber die von den

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symmetrischen Transistoren Q3 und Q5 gebildeten niederohmigen Stromwege an den Leseverstaerker 12. Die Schal-* tung von Fig. 4 eignet sich insbesondere fuer eins zweidimensional fflatrixanordnung, d. h. eins Matrixanordnung, bei der zum Lesen von Information zwei Schalter geschlossen sein mueasen. Obwohl der Steuerstrom I. und Iy zum Teil durch den LBsemeg geht, laesst sich die Schaltung von Fig. 4 insbesondere ueberall dort einsetzen, wo die Anzahl der Bauelemente noeglichst klein gehalten werden soll.

Die symmetrischen Translatoren Q3 und Q4 koennen sowohl positiven als auch negativen Informationeetrom (gemaess der obenstehenden Definition) uebertragen» wenn eine binaere D oder 1 in eine bestimmte Speicherstelle des Speicherdrahtes 28 eingeschrieben werden soll· Liefert beispielsweise der Bit-Treiber 15 positiven Strom ueber die Leitung 62 und liegen gleichzeitig an den Basiselektroden 73, 74 positive Impulse an* die einen kleineren positiven Wert haben, so werden die Transistoren Q3 und Q4 in Vorwaertsrichtung vorgespannt. Es fliesst daher positiver Strom von der Leitung ueber den Kollektor 77 und den Emitter 75 des symmetrischen Transistors Q3 und ueber den Kollektor 76 und den Emitter 78 durch den Speicherdraht 28 zur Erde. D_er den Transistoren Q3 und Q4 ueber die Basiselektroden zugefushrta Basisstrom reicht aus, die Transistoren im Saettigungszustand zu halten, wenn vom Bit-Treiber Strom fliesst. Infolge Stromflusses ergibt sich hierdurch ein kleiner Spannungsabfall an den Transistoren Q3 und Q4. Dieser Strom in Verbindung mit dem Strom in der (nicht gezeigten) Vort-Ansteuer~ leitung, die senkrecht zum Speicherdraht 28 verlaeuft, reicht aus, in eine bestimmte Speicherstelle eine binaere 1 einzuschreiben.

Wird dagegen Informationestrom zum Einschreiben einer binaeren Q benoetigt, so fuehrt die Leitung 60 des Bit-Treibers 15 negativen Strom, waehrend zur gleichen Zeit positive Impulse an den Basiselektroden 73 und 74 anliegen. Bei dieser Vorspannungsanordnung wird

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die Elektrode 77 nunmehr zum Emitter und die Elektrode 75 zum Kollektor. In gleicher Weise wird der Transistor Q4 in Vorwaertarichtung vorgespannt, da seine Basis 74 einen hoeheren positiven Wert aufweist als der Verbindungspunkt 90. Da beide Transistoren Q3 und 04 in Vorwaertsrichtung vorgespannt sind, fliesst Strom von des) am einen Ende des Speicherdrahtes gelegenen Erdanachluaa zur negativen Leitung 6D des Bit-Treibers 15 ueber den bereitgestellten niederohmigen Stromuieg.

In aehnlicher UIeise arbeiten die Transistoren Q3 und LJ5 in Verbindung «it dem Speicherdraht 50. Ulie sich aus der vorstehenden Beschreibung ergibt, wirken die in Reihe liegenden symmetrischen Transistoren bei einem Lasezyklus als niederohmiger Schalter, uiaehrend sie im Schreibzyklus in zwei Richtungen wirkende Stromwege fuer den vom Bit-Treiber erzeugten Informationsstrom bilden.

Dar in Fig. 5 gezeigte matrixschalter eignet sich fuer eine eindimensionale Hlatrixausvahlschaltung und arbeitet sehnlich wie der Matrixschalter von Fig. 4, Bei der Schaltung gamaass Fig. 5 wird nur ein symmetrischer npn-Tranaistor Q3 benutzt, um waehrend des Lesezyklus einen niederohmigen übertragungsweg und «aehrend das Schreibzyklus einen Stromiueg in zwei Richtungen fuer den Schreibstrom zu bilden. Ein konventionaller pnp-Transistor Q6 bildet einen Stromweg zu einem negativen Potential am Anschlusspunkt 41 . lUashrend eines Lesezyklua erhaelt also die Basis 81 einen positiven und die Basis 83 einen negativen Impuls, so dass der Strom I vom Anschlusspunkt 43 zum Anachlusapunkt 41 fliesst. Wie bei dar Schaltung von Fig. 4 wirkt der symmetrische Transistor U3 auch frier als niederohmiger Schalter, wenn die Basis Steuerstrom erhaelt und die Elektroden B5 und 87 etwa auf dem gleichen Potential gehalten werden. Ein durch die Erregung einer (nicht gezeigten) Uiort-Ansteuerleitung im Speicherdraht 28 induziertes Signal wird also praktisch ungedaempft zum Leseverstaerker 12 geleitet. Wie leicht

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zu ersehen ist, kann anstelle des Transistors Q6 eine Diode vorgesehen werden, daran Anode am Emitter 65 und deren Kathode am Anschlusspunkt 41 liegt.

Soll maehrend des Schreibzyklus eine binaere 0 in den Speicherdraht 28 geschrieben werden, so erzeugt der Bit-Treiber 15 auf der Leitung 60 einen negativen Impuls, waehrend gleichzeitig am Anschlusspunkt 43 ein positiver Impuls auftritt. Durch diese Impulse wird f der Transistor Q3 in Voruiaerterichtung vorgespannt, so dass Strom vom Erdanschlusa ueber den Kollektor 87 und dan Emitter 85 zur Leitung 60 fliesst.

Soll dagegen in eine Speicherstelle des Speicherdrahtea 28 eine binaere 1 eingeschrieben werden, so erzeugt der Bit-Treiber einen positiven Stromimpuls auf der Leitung 62. Gleichzeitig tritt auch am Anschlusspunkt 43 ein positiver Impuls auf, so dass der Transistor Q3 in Vorwaertsrichtung vorgespannt ist und Strom von der Leitung 62 ueber den Kollektor 85 und den Emitter 87 durch den Speicherdraht 28 zum Erdanschluse flieset.

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Claims

Matentansprueche 1 4 7 4 4 8 Ü

1 · Speichereinrichtung mit mindestens einem Speicherelement, das zwei stabile Remanenzzustaende aufweist und sich vom einen in den anderen Zustand klappen laesst, wobei die Zustaende ein erstes und zweites Signal beinhalten, einem Information liefernden Bit-Treiber, der Strom-Fluss in einer ersten oder zweiten Richtung bewirkt, je nachdem, ob das erste oder zweite Signal in das Speicherelement eingeschrieben werden soll, und einem Leseverstaerker, der mit dem Bit-Treiber verbunden ist und feststellt, ob das erste oder zweite Signal im Speicherelement aufbewahrt wird, gekennzeichnet durch einen elektronischen Schalter (B (m,n) ), der mindestens einen ersten (31), mit dem Bit-Treiber (15) und dem Leseverstaerker (12) gekoppelten und mindestens einen zweiten (25), mit dem Speicherelement (30, 30', 30") verbundenen Anschluss enthaelt und einen niederohmigen Stromweg bildet, wenn die im Speicherelement aufbewahrte Information vom Leseverstaerker ermittelt werden soll, und der Strom vom Bit-Treiber in einer ersten oder zweiten Richtung leitet, um das erste bzw. zweite Signal in das Speicherelement zu schreiben.

2. Speichereinrichtung nach Anspruch 1, bei der das Speicherelement aus einem mit einem magnetisierbaren, leichte und schwierige Magnetisierungsrichtungen aufweisenden Üuennfilm ueberzogenen Leiter besteht, dadurch gekennzeichnet, dass der Schalter eine erste (U1) und eine zweite (U2) stromleitende Vorrichtung enthaelt, die in Parallelschaltung liegen und einen niederohmigen Stromweg zwischen dem ersten und zuzeiten Anschluss bilden koennen.

³· Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die stromleitenden Vorrichtungen Transistoren enthalten, bei denen jeweils die Emitter und Kollektoren miteinander gekoppelt sind, wobei die Emitter mit dem Bit-Treiber und dem Leseverstaerker und die Kollektoren mit dem Speicherelement verbunden sind, waehrend die Basiselektroden (51, 49) jeweils mit einer Erregungseinrichtung (T) verbunden sind, wobei die Transistoren einen niederohmigen Stromweg bilden, wenn sie durch die Erre-

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, , U744dü

gungseinrichtung (T) bis .zur Saettigung ausgesteuert werden.

4. Speichereinrichtung nach Anspruch 1-3 mit gruppenweise angeordneten Speicherelementen, wobei jede Gruppe eine zuieidimensionale aus Spalten und Zeilen bestehende Anordnung bildet, in der jede Spalte ülonrter speichert, dadurch gekennzeichnet, dass fuer jede Gruppe eine der Anzahl der in einer Gruppe enhaltenen Zeilen entsprechende Anzahl \ion elektronischen Schaltern vorgesehen ist, die mit ihrem ersten Anschluss gemeinsam an einem der Gruppe gemeinsamen Bit-Treiber und Leseverstaerker liegen, una die ueber ihren zweiten Anschluss jeweils mit binem anderen der in einer Spalte angeordneten Speicherelemente verbunden sind, u»obei jeder Schalter - wenn er ausgeiuaehlt morden ist - einen niederohmigen Stromtueg zwischen den ihm zugeordneten Speicherelementen und dem Bit-Treiber und Leseuerstaerker bildet,

5. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der elektronische Schalter einen symmetrischen Transistor (U3) enthaelt„

6· Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der elektronische Schalter Ziiei in Reihe liegende symmetrische Transistoren (Q3, Q4) enthaelt.

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