JPS58105489A - ダイナミツクｒｏｍ - Google Patents
ダイナミツクｒｏｍInfo
- Publication number
- JPS58105489A JPS58105489A JP56202802A JP20280281A JPS58105489A JP S58105489 A JPS58105489 A JP S58105489A JP 56202802 A JP56202802 A JP 56202802A JP 20280281 A JP20280281 A JP 20280281A JP S58105489 A JPS58105489 A JP S58105489A
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- Japan
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- block
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発＃１は大容量のダイナミックＲＯＭ（リードオンリ
メモリ）に関する。
メモリ）に関する。
発明の技術的背景
従来、大容量のダイナミックＦＬＯＭについては、周波
数特性上、Ｒ，ＯＭをｎ ＠ （ｎ≧２）のブロックに
分けて構成するようになされている。
数特性上、Ｒ，ＯＭをｎ ＠ （ｎ≧２）のブロックに
分けて構成するようになされている。
このような従来のダイナミックＲＯＭを第１図に示し、
その各信号波形図を第２図に示す、第１図のＲＯＭは、
ｎ ＝ ２ 、容量が５１２ビツトの場合を示しており
、このＦＬＯＭは周波数特性を上げるために直列段数を
減らしてＲＯＭＩ。
その各信号波形図を第２図に示す、第１図のＲＯＭは、
ｎ ＝ ２ 、容量が５１２ビツトの場合を示しており
、このＦＬＯＭは周波数特性を上げるために直列段数を
減らしてＲＯＭＩ。
ｔＬ ＯＭ ２の２ブロツクに分割されている。図中１
は行アドレスデコーダ、２は列アドレスデコーダ、３は
プリチャージ回路、４はディスチャージ回路、５はＲＯ
ＭＩ、ＲＯＭ２ブロツクからの続出データを２相クロツ
ク＄Ｌ１、Ｉｔ’ｓによりラッチして出力するラッチ回
路である。
は行アドレスデコーダ、２は列アドレスデコーダ、３は
プリチャージ回路、４はディスチャージ回路、５はＲＯ
ＭＩ、ＲＯＭ２ブロツクからの続出データを２相クロツ
ク＄Ｌ１、Ｉｔ’ｓによりラッチして出力するラッチ回
路である。
また、６はＰチャンネルＭＯ８−ＦＥＴ、７はＮｆ’ｆ
７ネル！ＶＯ３−ＦＥＴ、Ｖ ＤＤは電１１ｉＩ位、Ｖ
ｓｓは接地電位である。
７ネル！ＶＯ３−ＦＥＴ、Ｖ ＤＤは電１１ｉＩ位、Ｖ
ｓｓは接地電位である。
第２図のタイムチャートに示すように、時刻ｔｏにて動
作りロツクダＲ，ＯＭが鴨１“レベルになると、ディス
チャージ回路４のＮチャネルトランジスタ１が全てオン
になり、出力データＤｊ、Ｄｊ’ （ｊ＝０〜３）は
全て０“レベルにリセットされる。次に、プリチャージ
開始寺刻ｔ、にて動作クロツクダＲＯＭが１０“レベル
になると、上記Ｎチャネルトランジスタ７はオフになφ
、プリチャージ回路３のＰチャネルトランジスタ６がオ
ンになる。従って、アドレス人力Ａｉ（ｉ＝０〜６）に
より選択された番地にｖＡｌｌが書き込まれてい７ｔＲ
ＯＭメモリ七ルからの出力データＤＪ（Ｄｊ’ ）は１
１″レベル、１０′が書き込まれてい＆Ｒ，ＯＭＲＯＭ
メモリセル力データＤｊ（Ｄｊ’）は１０ルベルとなる
。このとき、２分割されたブロックＲＯＭ１．ＲＯＭ２
のうち非選択ブロックの出力データＤＪ（ＤＪ’）は必
ず１１′になる。
作りロツクダＲ，ＯＭが鴨１“レベルになると、ディス
チャージ回路４のＮチャネルトランジスタ１が全てオン
になり、出力データＤｊ、Ｄｊ’ （ｊ＝０〜３）は
全て０“レベルにリセットされる。次に、プリチャージ
開始寺刻ｔ、にて動作クロツクダＲＯＭが１０“レベル
になると、上記Ｎチャネルトランジスタ７はオフになφ
、プリチャージ回路３のＰチャネルトランジスタ６がオ
ンになる。従って、アドレス人力Ａｉ（ｉ＝０〜６）に
より選択された番地にｖＡｌｌが書き込まれてい７ｔＲ
ＯＭメモリ七ルからの出力データＤＪ（Ｄｊ’ ）は１
１″レベル、１０′が書き込まれてい＆Ｒ，ＯＭＲＯＭ
メモリセル力データＤｊ（Ｄｊ’）は１０ルベルとなる
。このとき、２分割されたブロックＲＯＭ１．ＲＯＭ２
のうち非選択ブロックの出力データＤＪ（ＤＪ’）は必
ず１１′になる。
例えばＲＯＭ１ブロツクが選択されてｈる時（アドレス
入力Ａ４；００時）にＦｉＦＬＯＭ２ブロックの出力デ
ータＤ、′〜Ｄ、／が必ず＄１＃になる。つまり、選択
されていないブロックの出力Ｄｊ（Ｄｊ’）は、第２図
の出力データの波形において示される様にｖＡＯ“→＠
１″→“０“とな９、ＲＯＭ読出周期毎に必ず充放電電
流が流れている。
入力Ａ４；００時）にＦｉＦＬＯＭ２ブロックの出力デ
ータＤ、′〜Ｄ、／が必ず＄１＃になる。つまり、選択
されていないブロックの出力Ｄｊ（Ｄｊ’）は、第２図
の出力データの波形において示される様にｖＡＯ“→＠
１″→“０“とな９、ＲＯＭ読出周期毎に必ず充放電電
流が流れている。
背景技術の問題点
上述し九′ように従来のダイナミックＲＯＭにおいては
、選択されない方のＲＯＭブロックでも電流が消費され
るので、特に大容歇Ｒ，ＯＭの場合に消費電力が大きい
欠点があった。
、選択されない方のＲＯＭブロックでも電流が消費され
るので、特に大容歇Ｒ，ＯＭの場合に消費電力が大きい
欠点があった。
発明の目的
本発明は上記の欠点を解消する九めになされｔもので、
選択されていないＲＯＭブロックの覗流消費を減少させ
、消費電力の大幅な低減を図り得るダイナミックＦＬＯ
Ｍを提供することを目的とする。
選択されていないＲＯＭブロックの覗流消費を減少させ
、消費電力の大幅な低減を図り得るダイナミックＦＬＯ
Ｍを提供することを目的とする。
発明の概要
本発明ハ、ダイナミックＲＯＭｆｎ＠（ｎ≧２）のブロ
ックに分割し、分割し九〇、ＯＭブロックが互いに同時
に動作することがないように列アドレス・デコーダの中
に制御回路を設け、あるいはＲＯＭブロックのプリチャ
ージ及びディスチャージ回路をそれぞれのブロックに対
応した動作クロックにて駆動するようにしている。
ックに分割し、分割し九〇、ＯＭブロックが互いに同時
に動作することがないように列アドレス・デコーダの中
に制御回路を設け、あるいはＲＯＭブロックのプリチャ
ージ及びディスチャージ回路をそれぞれのブロックに対
応した動作クロックにて駆動するようにしている。
そして、分割され＆ＲＯＭＲＯＭブロックアドレス指定
されない非選択ブロックからの出力データをディスチャ
ージ時のｔまのレベルに保持し、直流消費を減少させて
いる。
されない非選択ブロックからの出力データをディスチャ
ージ時のｔまのレベルに保持し、直流消費を減少させて
いる。
発明の実施例
第３図は本発明の一実施例に係るたとえば５１２ピツト
のダイナミックＲＯＭを示している。図において、ＲＯ
Ｍメモリセルはｎ（ｎ≧２）個、本例で＃ｉ２個のメモ
リセル群ＭＣＩ。
のダイナミックＲＯＭを示している。図において、ＲＯ
Ｍメモリセルはｎ（ｎ≧２）個、本例で＃ｉ２個のメモ
リセル群ＭＣＩ。
ＭＣ２に分けられている。また、１は上記メモリセルを
選択するためにアドレス入力人、〜Ａ、ｔ−受けて対応
する複数本（本例では１６本）の行線のうちいずれかを
選択する行アドレスデコーダ、同様に２はアドレス人力
Ａ、％Ａ、を受けて４本１組の列線からいずれか１本の
列線を選択する列アドレスデコーダ、３は一端が電ｆｌ
Ｊ Ｖ ｏ ｏに接続され、他端が４本１組の列線に共
通接続され、動作クロック５ｄＲＯＭにて動作するＰチ
ャネルＭＯ８−ＦＥＴ６を前記各メモリセル群Ｍ Ｃ，
１％ＭＣ２毎に４個づつ有するプリチャージ回路、４は
一端が電源Ｖａａに接続され、他端が４本１ｉの列線に
共通接続され、動作クロック５２５’ ｌ（ＯＭにて動
作するＮチャネルＭＯ８−ＦＥＴ７を前記各メモリセル
ＭＣ１、Ｍｃ２−毎に４個づつ有するディスチャージ回
路、５はこのディスチャージ回路４からの出口データＤ
ｊ％Ｄｊ’（ｊ＝０〜３）をラッチする４、固のラッチ
回路であり、それぞれインバータ１１、■ｔ１クロック
ツクンバータＣＩ、〜ＣＩ、、クロックドノア回路Ｎ０
Ｒ１にて構成されている。さらに、本回路では、上記デ
ィスチャージ回路４と列アドレスデコーダ２との間で各
列線にそれぞれ接続され、例えばアドレス入力Ａ４によ
り駆動されるＰチャネルＭＯ９−ＦＥＴ６を有してなる
制御回路８が設けられている。
選択するためにアドレス入力人、〜Ａ、ｔ−受けて対応
する複数本（本例では１６本）の行線のうちいずれかを
選択する行アドレスデコーダ、同様に２はアドレス人力
Ａ、％Ａ、を受けて４本１組の列線からいずれか１本の
列線を選択する列アドレスデコーダ、３は一端が電ｆｌ
Ｊ Ｖ ｏ ｏに接続され、他端が４本１組の列線に共
通接続され、動作クロック５ｄＲＯＭにて動作するＰチ
ャネルＭＯ８−ＦＥＴ６を前記各メモリセル群Ｍ Ｃ，
１％ＭＣ２毎に４個づつ有するプリチャージ回路、４は
一端が電源Ｖａａに接続され、他端が４本１ｉの列線に
共通接続され、動作クロック５２５’ ｌ（ＯＭにて動
作するＮチャネルＭＯ８−ＦＥＴ７を前記各メモリセル
ＭＣ１、Ｍｃ２−毎に４個づつ有するディスチャージ回
路、５はこのディスチャージ回路４からの出口データＤ
ｊ％Ｄｊ’（ｊ＝０〜３）をラッチする４、固のラッチ
回路であり、それぞれインバータ１１、■ｔ１クロック
ツクンバータＣＩ、〜ＣＩ、、クロックドノア回路Ｎ０
Ｒ１にて構成されている。さらに、本回路では、上記デ
ィスチャージ回路４と列アドレスデコーダ２との間で各
列線にそれぞれ接続され、例えばアドレス入力Ａ４によ
り駆動されるＰチャネルＭＯ９−ＦＥＴ６を有してなる
制御回路８が設けられている。
ここで、前記プリチャージ回路３、列アドレスデコーダ
２、ディスチャージ回路４、制御回路８を前記メモリセ
ル群ＭＣＩ、ＭＣ２に対応した区分でとらえ、各区分を
ＲＯＭＩ、ＲＯＭ２ブロツクと称するものとすれば、上
記制御回ｗＩ！１８は選択されないＲＯＭブロックの出
力側を＠祷させないようにする走めのものである。すな
わち、この制御回路８内にはＲＯＭ１、ＲＯＭ２ブロツ
クのいずれかに対応し九一方側のＰチャネルＭＯ８−Ｆ
ＥＴ６のみを駆動させる九めのインバータ１．が設けら
れている。
２、ディスチャージ回路４、制御回路８を前記メモリセ
ル群ＭＣＩ、ＭＣ２に対応した区分でとらえ、各区分を
ＲＯＭＩ、ＲＯＭ２ブロツクと称するものとすれば、上
記制御回ｗＩ！１８は選択されないＲＯＭブロックの出
力側を＠祷させないようにする走めのものである。すな
わち、この制御回路８内にはＲＯＭ１、ＲＯＭ２ブロツ
クのいずれかに対応し九一方側のＰチャネルＭＯ８−Ｆ
ＥＴ６のみを駆動させる九めのインバータ１．が設けら
れている。
上記ダイナミックＲＯＭにおいては、アドレス入力人、
〜Ａ、が入力すると、行アドレスデコーダ１、列アドレ
スデコーダ２によって指定される番地のメモリセルから
データ、が読み出される。この時％、九とえはアドレス
指定され九メモリセルがＲ，ＯＭＩブロック側であると
すると、このときアドレス入力人、は喚０ルベルとなる
ので、制御回路８においてＲＯＭ１ブロツクのＰチャネ
ルＭＯ８−ＦＥＴ６が導通状態となるが、上記アドレス
入力Ａ４の＠ ０ ＃レベルはインバータ■、により“
１＃に反転するのでＲＯＭ２ブロツクのＰチャネルＭＯ
８−Ｆ’ＥＴ６は非導通状態となる。従って、選択ブロ
ックＲＯＭＩからの出力データＤ、〜Ｄ、は、メモリセ
ルから読み出され九レベルとなってｈるのに対し、非選
択ブロックＲＯＭ２からの出力データＤ、／〜Ｄ、／は
ディスチャージ時の１０ルベルのままとなる。つまり、
選択されない側のＲＯＭ２ブロツクの出力電流は流れな
いことになり、消費電力を大巾に削減することがで車乙
。
〜Ａ、が入力すると、行アドレスデコーダ１、列アドレ
スデコーダ２によって指定される番地のメモリセルから
データ、が読み出される。この時％、九とえはアドレス
指定され九メモリセルがＲ，ＯＭＩブロック側であると
すると、このときアドレス入力人、は喚０ルベルとなる
ので、制御回路８においてＲＯＭ１ブロツクのＰチャネ
ルＭＯ８−ＦＥＴ６が導通状態となるが、上記アドレス
入力Ａ４の＠ ０ ＃レベルはインバータ■、により“
１＃に反転するのでＲＯＭ２ブロツクのＰチャネルＭＯ
８−Ｆ’ＥＴ６は非導通状態となる。従って、選択ブロ
ックＲＯＭＩからの出力データＤ、〜Ｄ、は、メモリセ
ルから読み出され九レベルとなってｈるのに対し、非選
択ブロックＲＯＭ２からの出力データＤ、／〜Ｄ、／は
ディスチャージ時の１０ルベルのままとなる。つまり、
選択されない側のＲＯＭ２ブロツクの出力電流は流れな
いことになり、消費電力を大巾に削減することがで車乙
。
第４図は本発明の第２実施例に係るダイナミックＲＯＭ
を示しており、前述し′九第１実施例の制ｉ１回路８の
代わりに、プリチャージ回路３、ディスチャージ回路４
においてＲＯＭ１％ＲＯＭ２ブロックに対応するＭＯＳ
）ランジスタロを、ブロックに対応する第１、第２動作
クロックｃｌｔＯＭ１ 、＄ＲＯＭ２にてＩｌ［ｌする
ようにしている。この第１、第２動作）ロックｌＲＯＭ
１．９６ａＯＭ２は前記＃咋りロックｇＩＲＯＭ及び
アドレス入力Ａ４を入力するノア回路ＮＯル２、ＮＯＲ
３、インバータ■、〜■、にて構成されるクロック形成
回路９にて得るようにして匹る。
を示しており、前述し′九第１実施例の制ｉ１回路８の
代わりに、プリチャージ回路３、ディスチャージ回路４
においてＲＯＭ１％ＲＯＭ２ブロックに対応するＭＯＳ
）ランジスタロを、ブロックに対応する第１、第２動作
クロックｃｌｔＯＭ１ 、＄ＲＯＭ２にてＩｌ［ｌする
ようにしている。この第１、第２動作）ロックｌＲＯＭ
１．９６ａＯＭ２は前記＃咋りロックｇＩＲＯＭ及び
アドレス入力Ａ４を入力するノア回路ＮＯル２、ＮＯＲ
３、インバータ■、〜■、にて構成されるクロック形成
回路９にて得るようにして匹る。
ヒ紀第４図の回路において、例えばａｏＭ１ブロック側
をアドレス指定した時、クロック形成回路においてアド
レス入力Ａ４が”Ｏ＃１インバータ■４の出力が１１″
となり、動作クロック＄）ＬＯＭが１１ ｏＪＦの時に
＠２２動クロックメルＯＭ２が’１“、第１＃Ｊ作りｏ
ｙ りｇ６Ｒ０Ｍ１が”ＯＩ′となる。従って、入力
回路３においては、ＲＯＭＩブロックは対応するＭＯＳ
）ランジスタロが導通状態となりプリチャージされ、Ｒ
ＯＭ２ブロツクは対応するＭＯＳ）ランジスタロが非導
通状態となるのでプリチャージされない、また、出力回
路４においては、Ｉ’ＬＯＭ１７’ロックに対応するＭ
Ｏｓトランジスタ１は非導通状態なので、メモリセル群
ＭＣＩから読み出されたデータが出力データＤ、〜Ｄ、
とじて得られるが、ａｏＭ２ブロックに対応するＭＯＳ
）ランジスタ１は導通状態であり、出力データＤ、／〜
Ｄ、″は１ｏ″である。なお、動作クロックＩａｏＭが
鴨１１′のとき、クロック形成回路９においてインバー
４１１．の“１＃出力、ノテゲー）ＮＯＲａの１０＃出
方、インバータ■、の１１“出力は変らず、グ）１０Ｍ
２は１“のままであって出力データＤ、／〜Ｄ１′を１
０“レベルにディスチャージするが、ダルＯＭＩは１０
＃レベルから１１＃レベルに反転するので出力回路４に
おいて、Ｒ，ＯＭＩプロックに対応するＭ０８トランジ
スタ６が導通状轢となり出力データＤ、〜Ｄ、は１０＃
にディスチャージされる。
をアドレス指定した時、クロック形成回路においてアド
レス入力Ａ４が”Ｏ＃１インバータ■４の出力が１１″
となり、動作クロック＄）ＬＯＭが１１ ｏＪＦの時に
＠２２動クロックメルＯＭ２が’１“、第１＃Ｊ作りｏ
ｙ りｇ６Ｒ０Ｍ１が”ＯＩ′となる。従って、入力
回路３においては、ＲＯＭＩブロックは対応するＭＯＳ
）ランジスタロが導通状態となりプリチャージされ、Ｒ
ＯＭ２ブロツクは対応するＭＯＳ）ランジスタロが非導
通状態となるのでプリチャージされない、また、出力回
路４においては、Ｉ’ＬＯＭ１７’ロックに対応するＭ
Ｏｓトランジスタ１は非導通状態なので、メモリセル群
ＭＣＩから読み出されたデータが出力データＤ、〜Ｄ、
とじて得られるが、ａｏＭ２ブロックに対応するＭＯＳ
）ランジスタ１は導通状態であり、出力データＤ、／〜
Ｄ、″は１ｏ″である。なお、動作クロックＩａｏＭが
鴨１１′のとき、クロック形成回路９においてインバー
４１１．の“１＃出力、ノテゲー）ＮＯＲａの１０＃出
方、インバータ■、の１１“出力は変らず、グ）１０Ｍ
２は１“のままであって出力データＤ、／〜Ｄ１′を１
０“レベルにディスチャージするが、ダルＯＭＩは１０
＃レベルから１１＃レベルに反転するので出力回路４に
おいて、Ｒ，ＯＭＩプロックに対応するＭ０８トランジ
スタ６が導通状轢となり出力データＤ、〜Ｄ、は１０＃
にディスチャージされる。
上述したように第４図の回路においても、非選択ブロッ
クはプリチャージされず、その出力データＤ０′〜Ｄ、
Ｉはディスチャージ時のままで変らないために消費電力
を半減することができる。この場合、ＲＯＭの直列段数
は従来と変わらないため周波数特性は良い。
クはプリチャージされず、その出力データＤ０′〜Ｄ、
Ｉはディスチャージ時のままで変らないために消費電力
を半減することができる。この場合、ＲＯＭの直列段数
は従来と変わらないため周波数特性は良い。
発明の効果
本発明によれば、選択されない）１０Ｍブロックの鑞流
哨費を減少させることができるので、大幅な電力低減が
できるダイナミックＦＬＯＭを擾供できる。
哨費を減少させることができるので、大幅な電力低減が
できるダイナミックＦＬＯＭを擾供できる。
ｓ１図は従来のダイナミックＲＯＭの構成図１、第２図
は第１図のダイナミックＲ，ＯＭの動作を説明する九め
の信号波形図、第３図は本発明の４１実ｍ ｆｆ１Ｊに
係るダイナミックＲ，ＯＭの構成図、第４図は本発明の
第２実施例に係るダイナミックＲＯＭの構成図である。 ＭＣＩ、ＭＣ２・・・メモリセル群、１°・・行アドレ
スデコーダ、２・・・列アドレスデコーダ、３・・・プ
リチャージ回路、４・・・ディスチャージ回路、５・・
・ラッチ叫路、６・・・ＰチャネルＭＯ８−ＦＥＴ。 ７・・・ＮチャネルＭＯ８−ＦＢ’ｒ、 １１・・・制
御回路、９・・・クロック形成回路。
は第１図のダイナミックＲ，ＯＭの動作を説明する九め
の信号波形図、第３図は本発明の４１実ｍ ｆｆ１Ｊに
係るダイナミックＲ，ＯＭの構成図、第４図は本発明の
第２実施例に係るダイナミックＲＯＭの構成図である。 ＭＣＩ、ＭＣ２・・・メモリセル群、１°・・行アドレ
スデコーダ、２・・・列アドレスデコーダ、３・・・プ
リチャージ回路、４・・・ディスチャージ回路、５・・
・ラッチ叫路、６・・・ＰチャネルＭＯ８−ＦＥＴ。 ７・・・ＮチャネルＭＯ８−ＦＢ’ｒ、 １１・・・制
御回路、９・・・クロック形成回路。
Claims (1)
- 【特許請求の範囲】 １１１ｎ（ｉｉ（ｎ≧２）のブロックに分けられ先メモ
リセルと、このメモリセルのアドレス指定を行なうアド
レスデコーダと、前記メモリセルから、攪み出され九デ
ータをラッチするラッチ１路と、前記ｎ個のブロックの
うちアドレス指定され九メモリセルを含まない非選択ブ
ロックからの出力データをある特定の出力レベルのまｔ
保持する制御手段とを具備し、前記各ブロックが互いに
同時に動作することがないようにし光ことを特徴とする
ダイナミツ゛りＲＯＭ。 （２１前記制創手段は、前記各クロックの各列線ＫＭＯ
８）ランジスタを挿入し、非選択ブロックに対応するト
ランジスタを導通させない本うに制御信号により制御す
ることを特徴とする特許請求の範囲第１項記載のダイナ
５ツクＲ，ＯＭ。 （３Ｂ 前記制御信号は、前記ｎ個のブロックに対応
し、非選択のブロックに対してはある特定の電位であり
、選択されたブロックに対してはＲ，ＯＭの読み出しに
対応したクロック信号であることを特徴とする特許請求
の範囲第１項記載のダイナミックＲＯＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202802A JPS58105489A (ja) | 1981-12-16 | 1981-12-16 | ダイナミツクｒｏｍ |
| DE19823246302 DE3246302A1 (de) | 1981-12-16 | 1982-12-14 | Dynamischer festwertspeicher |
| US06/450,049 US4532612A (en) | 1981-12-16 | 1982-12-15 | Dynamic read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202802A JPS58105489A (ja) | 1981-12-16 | 1981-12-16 | ダイナミツクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105489A true JPS58105489A (ja) | 1983-06-23 |
| JPH0361280B2 JPH0361280B2 (ja) | 1991-09-19 |
Family
ID=16463432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202802A Granted JPS58105489A (ja) | 1981-12-16 | 1981-12-16 | ダイナミツクｒｏｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4532612A (ja) |
| JP (1) | JPS58105489A (ja) |
| DE (1) | DE3246302A1 (ja) |
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| JPS62298094A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
Families Citing this family (5)
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| JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
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