KR950001925B1 - 디코우더 - Google Patents

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KR950001925B1
KR950001925B1 KR1019860007914A KR860007914A KR950001925B1 KR 950001925 B1 KR950001925 B1 KR 950001925B1 KR 1019860007914 A KR1019860007914 A KR 1019860007914A KR 860007914 A KR860007914 A KR 860007914A KR 950001925 B1 KR950001925 B1 KR 950001925B1
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페터 후흐스 한스
에르. 고에츠 위르겐
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지멘스 악티엔게젤샤프트
드로스트 ,후흐스
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Abstract

내용없음.

Description

디코우더
제1도와 제3도는 본 발명을 구체화한 디코우더의 두 개의 다른 형태의 회로도,
제2도와 제4도는 제1도와 제3도에 도시된 디코우더의 동작을 설명해주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
A0, A1, A2, An,
Figure kpo00001
: 입력신호 DA1-DA8 : 리코우더 출력
I1-I8 : CMOS-인버터 VCC, VSS : 공급전압
A, B, C, D,
Figure kpo00002
: 연결점
T0, T1,
Figure kpo00003
, T1o, T2o, T21,
Figure kpo00004
: 스위칭 트랜지스터
M0, M1,
Figure kpo00005
, M1o, M2o, M21,
Figure kpo00006
: 상보 트랜지스터
본 발명은 입력신호에 의해 표현된 정보의 항목을 디코우딩 하기 위한 디코우더에 관한 것이다.
만일 표현된 정보가 반도체 기억장치에 대한 어드레스로 구성되어 있다면, 이런 형태의 디코우더는 어드레스 디코우더로 일컬어지고 있다.
그러나, 표현된 정보가 관련 기억장치 내에서 한편으로는 어드레스를 찾기 위해서, 또 다른 한편으로는 기억되거나 또는 판독될 데이터의 일부를 형성하기 위해 제공된 데이터로 구성될 수도 있다.
또한, 정보는 예를 들면 기계나 시스템의 일부가(정보에 의존하여) 작동될 것인가 작동되지 않을 것인가 또는 기계성분이나 시스템이 어떻게 작동될 것인가를 결정하기 위해 제공될 수도 있다. 따라서, 문제 형태의 디코우더 사용의 가능한 목적은 엄청나게 많다.
집적된 반도체 기억장치에서, 어드레스 디코우더로 일컬어지는 형태의 디코우더는 예를 들면, 각각의 워어드 라인(word line)에 대해 사용된다. 만일 이런 형태의 반도체 기억장치가 2p워어드 라인을 갖고 있다면, 이것의 작동에는 p 입력신호 및 이 신호에 대한 상보 신호에 의해 병렬로 구동되는 2p어드레스 디코우더가 필요하다. 만일 비트라인이 소위 말하는 반 워어드 또는 전 워어드(whole word)를 형성하기 위해 어드레스와 결합되지 않는다면 비트라인에 대해서도 비슷한 고려가 적용된다.
독일 특허 명세서 AS 26 41 693에는 디코우더와 출력단으로 나누어져 있는 문제 형태의 디코우더 배열이 나타나 있다. 실제적인 디코우딩은 디코우더에서 일어난다. 디코우더에는 공급전압과 디코우더 출력 사이에 연결된 부하(load) 트랜지스터가 제공되어 있다. 또한, 정상적으로는 기준전위(어스)로 구성되어 있는 또 다른 공급전위와 디코우더 회로 출력 사이에 연결되어 있는 p개의 병렬로 연결된 트랜지스터로 구성된다.
클릭신호는 부하 트랜지스터의 게이트에 연결되어 있다. p 입력신호(어드레스 신호)중 하나 혹은 p 입력신호에 대한 상보 어드레스 신호 중 하나는 p개의 병렬로 연결된 트랜지스터의 게이트의 각각에서 발생한다. 동작중에, 각각의 기억 사이클(store cycle)동안, 먼저 모든 어드레스 디코우더의 디코우더 출력은, 클릭 신호의 제어하에서 그 부하 트랜지스터를 경유해 어쩌면 그들의 문턱 전압에 의해 감소된 공급전압에 가해진다.
선택될 어드레스 디코우더의 어드레스 신호는 모두 기준전압(논리값 ＂0＂)에 상응하는 수준을 나타낸다. 결과적으로, 선택된 어드레스 디코우더의 디코우더 출력은 그 앞서 충전된 전위에서 계속해서 떠돈다(flot). 그러나, 누출 전류의 발생으로 제한된 시간 동안만 유지될 수 있다. 모든 다른 어드레스 디코우더에서, 가해진 어드레스 신호중 적어도 하나는 공급전압(논리값 ＂1＂)에 상응하는 수준을 취하며, 그로인해 관련된 디코우더 출력은 기준전압 전위로 방출된다.
요약하면, 공지된 어드레스 디코우더를 다음과 같이 말할 수 있다 : 모든 p 어드레스 신호(또는 이 신호에 대한 상보 신호)는 각각 개별적 어드레스 디코우더에 연결되어 있다. 이것은 이로부터 발생된 모든 단점 예를 들면, 라인 상에 광대한 용량성 부하를 갖고 있는 어드레스 신호를 위해 거대한 라인 길이를 초래한다. 이것은 특히 큰 차원을 갖도록 그리고 유효하도록(powerful) 그리고 높은 피크전류에 대해 설계되도록 어드레스 디코우더 앞에 어드레스 버퍼 및 어드레스 드라이버의 필요성을 초래한다.(모든 어드레스 신호는 동시에 스위치 된다). 모든 2n어드레스 디코우더가 각각의 기억 사이클에서 공급전압으로 충전되고, 선택된 어드레스 디코우더의 출력을 제외한 모든 디코우더 출력이 계속해서 기준 전압 수준으로 방전되기 때문에, 과다한 양의 전류가 흐르고 따라서 많은 양의 전력이 소비되며, 이때 전류는 피크 전류로써 소비된다. 만일 기억 사이클 시간을 단축할 필요가 있다면(기억 억세스 시간의 감소), 상기된 전류소비는 이러한 감소에 지수적으로 증가한다.
본 발명의 목적은 종래의 디코우더와 비교해 전류 특히, 피크전류를 적게 소비하며 입력신호(반도체 기억장치와 같은 기능적 유니트에서 필요한 모든 디코우더에 대해 전체적으로 취해지는)에 대해 전체적으로 더 짧은 라인 길이를 요구하는 디코우더를 제공하는 것으로, 여기서 디코우더 출력은 한번도 상기된 것과 같은 부동(floating)전위를 갖지 않으며, 고의적으로 공급전위중 하나에서 항상 유지되고 트랜지스터 문턱 전압 값에 의해 수정이 가능하다.
본 발명에 따르면, 입력신호에 의해 표현된 정보의 항목을 디코우딩하기 위한 디코우더가 제공되며, 디코우더는 가) CMOS-기술로 구성되고, 나) 주 입력신호(AO) 및 두 개가 서로 상보 신호로 구성된 두 쌍으로 제공되어 있는 4개의 다른 입력신호를 포함하고 있으며, 다) 두쌍의 CMOS-인버터는 디코우더 출력을 제공하고, 라) 각각의 CMOS-인버터에서, 채널 형태의 제1전계효과 트랜지스터는 그 소오스에 의해 제1공급전위에 연결되어 있고, 마) 4개의 CMOS-인버터중 각각의 쌍에서, 다른 채널 형태의 제2전계효과 트랜지스터는 제1연결점을 이루기 위해 상호 연결되어 있는 소오스 터미널을 갖고 있으며, 바) 중간 스위칭 트랜지스터 배열은 각각의 제1연결점에 연결되어 있는 드레인을 갖고 있는 다른 채널 형태의 제1스위칭 전계효과 트랜지스터를 포함하고 있으며, 사) 두 개의 제1스위칭 트랜지스터의 소오스 터미널은 하나 이상의 다른 스위칭 트랜지스터 및 관련된 다른 연결점에 직접 또는 이것을 경유해 중간 스위칭 트랜지스터 배열의 최종 연결점에 연결되어 있는 제2연결점을 형성하기 위해 서로 연결되어 있고, 아) 다른 채널 형태의 최종 스위칭 전계효과 트랜지스터는 드레인에 의해 중간 스위칭 트랜지스터 배열의 최종 연결점에 연결되어 있고, 최종 스위칭 트랜지스터의 소오스는 제2공급전위에 연결되어 있으며, 이 트랜지스터의 게이트는 주 입력신호에 연결되고, 자) 각각의 제1연결점에 대해서는 1) 거기에 연결된 두 개의 CMOS-인버터중 하나의 제1, 제2트랜지스터의 게이트가 4개의 다른 입력신호의 첫번째와 연결되고, 2) 개개의 제1연결점에 연결되어 있는 두 개의 CMOS-인버터 중 다른 하나의 제1, 제2트랜지스터의 게이트는 4개의 다른 입력신호중 첫번째에 대해 상보 신호인 입력신호에 연결되며, 차) 최종 연결점에 대해서는 1)최종 연결점에 직접 연결되어 있는 두 개의 스위칭 트랜지스터중 하나의 게이트가 4개의 다른 입력신호중 두번째 시나호에 연결되어 있고, 2) 최종 연결점에 연결되어 있는 두 스위칭 트랜지스터중 다른 하나의 게이트는 4개의 다른 신호중 두 번째에 대해 상보 신호인 입력신호에 연결되어 있으며, 카) 각각의 상기 스위칭 트랜지스터에 부가하여 채널 형태의 상보 트랜지스터가 드레인에 의해 연결점중 개별적인 하나에 연결되어 있으며 이 상보 트랜지스터의 소오스는 제1공급전위에 연결되어 있고, 이 트랜지스터의 게이트는 드레인이 관련된 연결점에 연결되어 있는 스위칭 트랜지스터의 게이트에 연결되어 있다.
일반적으로 n＞2에 대해서는 다음과 같은 부가적인 특징이 제공된다.
가) 상보 신호의 쌍으로 제공되어 있는 다른 2(n-2) 입력신호를 위한 입력과, 나)쌍으로 배열되어 있는 다른 2n-1개의 CMOS-인버터의 출력에 의해 제공된 다른 2n-1개의 디코우더 출력과, 다) 다른 CMOS-인버터의 각각의 쌍에서, 다른 채널 형태의 제2트랜지스터의 소오스 터미널은 상호 연결되어 다른 제1연결점을 형성하고 이를 통해 총 2n-1개의 제1연결점이 생기며, 라) 다른 CMOS-인버터는 다른 4개의 CMOS-인버터와 동일하고, 마) 중간 스위칭 트랜지스터 배열은 드레인에 의해 각각의 다른 제1연결점에 연결되어 있는 다른 채널 형태의 다른 제1스위칭 트랜지스터를 갖고 있으며, 바) 다른 제1스위칭 트랜지스터의 각각의 쌍의 소오스 터미널은 다른 제2연결점을 형성하기 위해 결합되어 있으며, 이로인해 총 2n-2개의 다른 제2연결점이 형성되고, 사) 다른 채널 형태의 제2스위칭 트랜지스터의 쌍 각각은 드레인에 의해 서로 연결되어 있고, 제2스위칭 트랜지스터의 각 쌍의 소오스 터미널은 제3연걸점을 형성하기 위해 서로 연결되어 있으며, 이로인해 중간 스위칭 트랜지스터 배열이 제1연결점과 최종 연결점 사이에 총 n-1개의 스위칭 단계를 포함하도록 스위칭 트랜지스터의 다른 쌍이 연결점의 일련의 쌍을 상호 연결하기 위해 제공되면서 총 2n-3개의 제3연결점이 형성되고, 아)각각의 제2연결점에서, 1) 제2연결점에 연결되어 있는 두 개의 제1스위칭 트랜지스터중 하나의 게이트는 다른 2(n-2) 입력신호중 첫 번째에 연결되어 있고, 2) 제2연결점에 연결되어 있는 두 개의 제1스위칭 트랜지스터중 다른 하나의 게이트는 다른 2(n-2) 입력신호중 첫 번째에 대해 상보 신호인 입력신호에 연결되어 있으며, 자) 최종 스위칭 트랜지스터로 구성된 스위칭 배열을 제외하고 다른 스위칭 트랜지스터로 구성된 각각의 스위칭 단계에서는, 1) 다른 연결점에 연결되어 있는 두 개의 다른 스위칭 트랜지스터 중 하나의 게이트가 다른 2(n-2) 입력신호중 다른 것에 연결되어 있고, 2) 다른 연결점에 연결되어 있는 두 개의 다른 스위칭 트랜지스터중 다른 하나의 게이트는 다른 2(n-2) 입력신호중 상기 다른 것에 대해 상보 신호인 입력신호에 연결되어 있다.
첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명하면 다음과 같다.
제1도는 주 입력신호(A0)와 두쌍의 상보 입력신호(A1,
Figure kpo00007
와 An,
Figure kpo00008
)를 위한 입력과 그리고 4개의 디코우더 출력(DA1-DA4)으로 구성된 집적할 수 있는 디코우더의 첫 번째 실시예다. 전체적인 디코우더는 집적회로로서 쉽게 만들어질 수 있는 CMOS -기술로 구성된다. 종래의 기술과 즉, n-채널기술과 비교해, 이것은 클럭신호의 생략 및 클럭신호의 발생을 위한 재너레이터의 생략과 수개의 인자에 의해 감소된 전류소비를 포함한 많은 장점을 갖고 있다. 특히 CMOS-기술은 1메가비트-CMOS과 같은 형태의 매우 현대적인 반도체 기억장치가 CMOS-기술로 개발되고 제조되므로 반도체 기억장치내 디코우더에 유리하다.
제1도에 도시된 디코우더는 CMOS-인버터(I1-I4)를 포함하고 있으며, 이것의 출력은 개벌으로 디코우더 출력(DA1-DA4)을 형성한다. 각각의 CMOS-인버터(I-I4)에서, 채널 형태의 제1트랜지스터의 소오스는 CMOS -기술에서 전형적인 값이 5V에 달할 수 있는 공급전위(VCC)에 연결된다. 4개의 CMOS-인버터(I1-I4)중 두쌍 예를 들면 인버터(I1과 I2)와 인버터(I3와 I4)는 공통으로 연결된 다른 채널형태의 제2트랜지스터의 소오스 터미널을 갖고 있다. 따라서, 각각의 쌍은 제1연결점(C,C,)을 제공하며, 전체적으로 두 개의 제1연결점(C,
Figure kpo00009
)이 제공되어 있다.
다른 채널 형태의 제1스위칭 트랜지스터(T1,
Figure kpo00010
)는 그 드레인에 의해 각각의 제1연결점(C,
Figure kpo00011
)에 연결되어 있다. 제1도에 도시된 것과 같은 디코우더는 통 두 개의 제1스위칭 트랜지스터(T1,
Figure kpo00012
)를 포함하고 있다. 이러한 트랜지스터의 소오스 터미널은 트랜지스터(T1,
Figure kpo00013
)로 구성되어 있는 중간 스위칭 트랜지스터 배열의 최종 공통연결점(A)을 제공하기 위해 상호 연결되어 있으며 또 다른 채널 형태의 마지막 스위칭 트랜지스터(T0)는 마지막 연결점(A)에 연결된 드레인을 갖고 있고, 마지막 스위칭 트랜지스터의 소오스는 제2공급전위(VSS)에, 이것의 게이트는 주 입력신호(A0)를 수신하기 위해 연결되어 있다. 제2공급전위(VSS)는 전형적으로 정상 기준전위 즉, 어스된 전위로 구성될 수 있다.
제1연결점(C,
Figure kpo00014
)에 대해, 각각의 쌍(I1,I2 그리고 I3,I4)을 이루는 두 CMOS-인버터 중 하나(I1,I3)인 두 트랜지스터는 4개의 입역신호(A1,An,
Figure kpo00015
)중 첫 번째 신호(An)를 수신하기 위해 연결되어 있다. 비슷하게, 각각의 제1연결점(C,
Figure kpo00016
)에 대해, 각각의 쌍(I1,I2,I3,I4)을 이루는 두 CMOS-인버터중 다른 하나(I2,I4)인 두 트랜지스터의 게이트는 첫 번째 신호(An)에 대한 상호 신호인 입력신호(
Figure kpo00017
)를 수신하기 위해 연결되어 있다.
작동하는 동안, 인버터(I1,I3)에서 연결된 제1입력신호(An)의 상태에 따라, 채널 형태의 트랜지스터나 또는 다른 채널 형태의 트랜지스터가 동시에 구동된다. 인버터(I2,I4)는 비슷한 방식으로 가동되며, 그들의 스위칭 특성은 입력신호(An)가 첫 번째 입력신호(An)에 대해 상보된(인버트된) 상태이므로 인버트(I1,I3)의 특성에 상보된(인버트된) 특성일 것이다.
마지막 연결점(A)에 연결되어 있는 두 개의 제1스위칭 트랜지스터(T1,
Figure kpo00018
)중 하나(T1)의 게이트는 4개의 입력신호(A1,An,
Figure kpo00019
)중 두 번째 입력신호(A1)에 연결된다. 비슷하게, 연결점(A)에 연결되어 있는 두 개의 제1스위칭 트랜지스터(T1,
Figure kpo00020
)중 다른 하나(T1)의 게이트는 제2입력신호(A1)에 대해 상보(인버트된) 신호인 입력신호(
Figure kpo00021
)에 연결되어 있다.
각각의 연결점(A,C,
Figure kpo00022
) 및 관련된 스위칭 트랜지스터는 채널 형태의 개별적인 상보 트랜지스터(M1,M1,
Figure kpo00023
)의 드레인에 연결되어 있다. 각각의 상보 트랜지스터(M0,M1,
Figure kpo00024
)의 소오스는 제1공급전위(VCC)에 연결되어 있다. 각각의 상보 트랜지스터(M0,M1,
Figure kpo00025
)의 게이트는 스위칭 트랜지스터(T0,T1,
Figure kpo00026
)의 게이트에 연결되며, 스위칭 트랜지스터의 드레인은 마찬가지로 관련된 연결점(A,
Figure kpo00027
,C)에 연결되어 트랜지스터(M0,M1,
Figure kpo00028
)의 드레인에 연결되어 있다.
제1도에 도시된 디코우더의 동작은 다음 조건을 기초로 제2도네 도시된 타이밍 그래프를 참조하여 기술될 것이다 : 제1공급전위(VCC)는 SV이다 : 제2공급전위(VSS)는 OV(어스)이다 : 입력신호(A0,A1,An,
Figure kpo00029
)의 제1수준(H)은 약 5V에 달하며 제2수준(L)은 약 OV에 달한다 : 디코우더 출력(DA1-DA4)은 상응하는 전압수준을 취할 수 있다. 상기 값들은 공지되어 있듯이 예로써만 고려될 수 있으며, CMOS- 기술에서는 다른 값들이 생각될 수 있다. 처음 시간(t1)으로부터 관련된 클럭주기(TP)내에서 주입력신호(A0)와 입력신호(A1,An,A,An)중 제1입력신호(An)는 제1논리수준(H)을 취하며 입력신호(A1,An,A,An)중 제2입력신호(A1)는 제2논리수준(L)을 취하는 것으로 가정될 것이다. 따라서, 시간(t1)으로부터, 제1입력신호(An)에 대해 보 상태인 입력신호(A1)는 제2(L)을 취하며, 입력신호(A1,An,A,An)중 제2입력신호(A1)에 대해 보 상태인 입력신호(A1)는 제1논리수준(H)을 취한다.
상기 세한 조건하에서, 클럭주시(TP)의 개시점으로부터 시간(t1)까지, 주 입력신호(A0)와 입력신호(A1,An,A,An)중 제1입력신호(An) 및 제2입력신호(A1)은 제2논리수준(L)을 나타낸다. 비슷하게, 클럭주기(TP)의 개시점으로부터 시간(t1)까지, 제1, 제2입력신호(An,A1)에 대해 보 상태인 입력신호(An,A1)는 제1논리수준(H)을 나타낸다. 클럭주기(TP)의 개시점으로부터 시간(t1)까지의 시간동안 입력신호(A0,A1,An,A,An)의 조합으로, 모든 디코우더 출력(DA1-DA4)은 제1논리수준(H)을 나타낸다.
문제의 CMOS-인버터(I1,I3)에서 채널 형태인 제1트랜지스터가 제1공급전위(VCC)에 연결되어 있기 때문에 디코우더 출력(DA1,DA3)은 제1논리수준(H)을 나타낸다. 디코우더 출력(DA2)는 관련된 CMOS-인버터(I2)에 배당된 다른 채널 형태인 제2트랜지스터가 제1연결점(C)에 스위치되어 있기 때문에 제1논리수준(H)을 나타낸다. 그러나 거기에 배당된 트랜지스터(M1)의 연결(switch-through)로 인해 후자는 제1논리수준(H)을 나타낸다. 비슷하게, 디코우더 출력(DA4)은 한편으로 관련된 CMOS-인버터(I4)에 배당된 다른 채널 형태인 제2트랜지스터가 제1연결점(C)에 도통되고 다른 한편으로는 제1스위칭 트랜지스터(
Figure kpo00030
)가 연결점(A)에 스위치되어 있기 때문에 제1논리수준(H)을 나타낸다. 그러나, 후자는 트랜지스터(M0)의 연결로 인해 제1논리값 수준(H)을 나타낸다.
시간(t1)으로부터, 입력신호(A0,A1,An,
Figure kpo00031
)는 신호가 표현할 정보의 항목(전형적으로는 어드레스 정보의 항목)에 상응하는 논리수준을 취한다. 따라서, 본 실시예에서, 입력신호(A0), 제1입력신호(An), 입력신호(
Figure kpo00032
)은 제1논리수준(H)을 취하여 유지된다. 비슷하게, 입력신호(
Figure kpo00033
)와 제2입력신호(A1)는 제2논리값(L)을 취하여 유지된다. 스위칭 트랜지스터(T0)가 스위치되어 있고 여기에 배당된 트랜지스터(M0)가 차단되어 있기 때문에 연결점(A)은 제2논리수준(L)을 취한다. 따라서, 제2논리수준(L)은 제1스위칭 트랜지스터(T1,
Figure kpo00034
)의 소오스 터미널에 가해진다.
제1스위칭 트랜지스터(T1)는 차단되어 있지만, 배당된 트랜지스터(M1)는 도통되어 있다(conductive). 비슷하게, 제1연결점(C)은 제1논리수준(H)을 나타낸다. 제1CMOS-인버터(I1)에서 다른 채널 형태인 제2트랜지스터가 도통되어 있기 때문에 제1연결지점(C)의 제1논리수준(H)은 이 트랜지스터를 경유해 제1디코우더 출력(DA1)에 스위치된다. 제2디코우더 출력(DA2)의 경우에, 관련된 CMOS-인버터(I2)에서 채널 형태인 제1트렌지스터는 도통되어 있고 : 마찬가지로 제2디코우더 출력(DA2)은 제1논리수준(H)을 나타낸다.
제1스위칭 트랜지스터(
Figure kpo00035
)가 스위치되어 있는 반면, 배당된 트랜지스터(
Figure kpo00036
)는 차단되어 있다. 따라서, 제2논리수준(L)은 제1연결점(
Figure kpo00037
)에 가해진다. 제3CMOS-인버터(I3)에서, 제3디코우더 출력(DA3)에 배당된 다른 형태의 제2트랜지스터가 도통되어 있으므로, 제1연결점(
Figure kpo00038
)에 연결되어 있는 제2논리수준(L)이 디코우더 출력(DA3)에 스위치된다.
제4디코우더 출력(DA4)은 제4CMOS-인버터(I4)에 배당된 채널 형태의 도통 제1트랜지스터를 경유해 제1논리수준(H)에 연결된채 남아 있다.
더 뒤의 시간(t2)로부터, 입력신호(A0,A1,An,
Figure kpo00039
)는 그들이 클럭주기(TP)의 개시점으로부터 처음시간(t1)까지 취했던 원래의 수준을 다시 취한다. 따라서, 처음 시간(t1)까지의 시간 주기에 대해 상기된 것처럼, 디코우더 출력(DA1-DA4)은 제1논리수준(H)을 취하여 유지된다.
선택된 디코우더 출력(DA3)에서 발생하는 출력신호는 다음의 디코우더가 본 발명을 구체화한 것인가 또는 종래의 것인가에 관계없이 다음 디코우더의 입력에 가해질 수 있다. 따라서, 제1도에 도시된 디코우더는 예비(preliminarg)디코우더로서 작용한다. 만일 디코우더가 반도체 기억장치에 집적되어 있다면 각각의 디코우더 출력(DA1-DA4)은 워어드 라인이나 비트라인의 그룹에 간접적으로 응답할 것이다. 그러나 츨력신호는 동작될 제어라인 예를 들면, 반도체 기어장치 내의 워어드 라인이나 비트라인 또는 다른 회로에 직접 공급될 수도 있다.
이 방법으로 설계된 디코우더는 선행기술의 상기된 단점을 개선하였다. 최소화된 전류소비에 부가하여, 디코우더는 항상 연결점(A,C,
Figure kpo00040
)에서 분명하게 정해져 디코우더 출력(DA1-DA4)에서도 정해져 있는 전위상태에 의해 특정지워진다. 이 디코우더가 상기된 방법으로 반도체 기억장치에서 예비 디코우더로서 사용될 때, 디코우더 출력(DA1-DA4)은 제1도에 도시된 디코우더의 출력 끝에 연결되어 있는 다음 디코우더가 부가적인 어드레스 라인과 관련하여 개별적으로 연결될 수 있는 비트라인이나 워어드 라인의 그룹과 연결될 수 있다. 다음 디코우더는 종래의 것이거나 또는 본 발명을 구체화한 것일 것이다. 이 방법에서, 디코우더가 본 발명을 구체화하여 설계되었다면 특히, 직접 반도체회로에 집적되어 있다면, 종래의 설계와 비교해 볼 때 큰 공간 절약을 이룰 수 있다.
본 발명은 제1도와 제2도를 참조하여 기술되어 있듯이 총 다섯 개의 입력신호(A0,A1,An,
Figure kpo00041
)(n=2일때)와 4개의 디코우더 출력(DA1-DA4)에 대해서 뿐만 아니라 아주 일반적으로는 2n+1 입력신호(A0,A1-An,
Figure kpo00042
)와 2n디코우더 출력(DA1-DA2n)을 갖고 있는 디코우더에 대해서 적용될 수 있는 일반적인 적응성을 갖고 있다. 다음에는 본 발명을 구체화한 디코우더가 n=3인 제3도와 제4도를 참조하여 기술될 것이다.
n＞3에 필요한 회로수단은 마찬가지로 기술되지만 명백함의 이유로 도면에는 도시하지 않았다. 제3도에 도시된 디코우더는 제1도에 도시된 실시예에 기초를 두고 있다.
제1도에 도시된 실시예(n=2)와 비교해, 상보 신호의 쌍으로 배열되어 있는 부가적인 2(n=2)입력신호를 위해 입력이 제공되어 있다. 따라서, n=3(제3도에 도시되어 있는)에 대해 서로 상보 관계인 두 개의 입력신호(A2,A2)가 있다. 또한, 또다른 2n-1디코우더 출력으로 구성되며, n=3인 제3도에 도시된 디코우더에서는 또다른 4개의 디코우더 출력(DA5-DA8)으로 구성되어 있다. 동시에 이것은 또다른 2n-1CMOS-인버터 예를 들면, cCMOS-인버터(I5-I8)에 대한 출력을 나타낸다.
제1도에 도시된 실시예와 비슷하게, 또다른 CMOS-인버터(I5-I8)중 두 개로 (I5,I6과 I7,I8) 이루어진 각각은 서로 연결되어 있는 다른 채널 형태의 제2트랜지스터의 소오스 터미널을 갖고 있다. 각각의 경우 이들은 또다른 제1연결점(D,
Figure kpo00043
)을 형성한다. 따라서, 총 2n-1개의 제 1연결점 (C,D,
Figure kpo00044
)이 제공되어 있다. 다른 방식으로 또다른 CMOS-인버터(I5-I8)는 처음 4개의 CMOS-인버터(I1-I4)와 동일한 방식으로 연결되어 있는데 특히, 이들 트랜지스터의 게이트는 CMOS-인버터로부터 CMOS-인버터까지 교대로 첫 번째 입력신호(An)와 이 신호의 상보 입력신호(
Figure kpo00045
)에 연결되어 있다.
제1도에 도시된 실시예와 비교해 보면, 제3도에 도시된 디코우더에서는 각각의 제1연결점(C,D,
Figure kpo00046
)이 다른 채널형태의 제1스위칭 트랜지스터(T20,T21,
Figure kpo00047
)의 드레인에 부가적으로 연결되어 있다. 모든 제1스위칭 트랜지스터(T20,T21,
Figure kpo00048
)중 둘로 이루어진 각각(T20,T21,
Figure kpo00049
)의 소오스 터미널은 제2연결점(B,)을 형성하기 위해 결합되어 있다. 따라서 총 2n-2(B,
Figure kpo00051
)이 형성된다.
n
Figure kpo00052
3에 대해, 각각의 제2연결점 (B,
Figure kpo00053
)은 다른 채널 형태의 제2스위칭 트랜지스터(T10,
Figure kpo00054
)의 드레인에 연결되어 있다. 제2스위칭 트랜지스터와 제2연결점(B,
Figure kpo00055
)
과의 연결은 트랜지스터의 드레인에 의한 제1스위칭 트랜지스터와 제1연결지점과의 상기된 연결과 동일한 방식으로 이루어진다. 비슷하게, 제2스위칭 트랜지스터(T10,
Figure kpo00056
)의 소오스 터미널은 서로 연결되어 있다. 따라서 이것은 또 다른 연결점을 형성하며 총 2n-3개의 연결점이 형성된다. n＞=3에 대해, 각각의 경우 두 스위칭 트렌지스터의 소오스 터미널과 결합하고 있는 스위칭 트랜지스터의 배열(lining up)은 n-1 스위칭 단계에서 제1연결점(C,D,
Figure kpo00057
)으로부터 계층적단계로 끼워넣어지면서 계층적으로 (예를들면, 제3도에서 아랫방향)이루어진다. 라인의 끝에는 마지막 연결점(A)이 또다른 연결점의 마지막으로 발생한다. 따라서 총 n-1개의 스위칭 단계는 제2연결점(B,
Figure kpo00058
)을 경유해 제1연결점(C,D,
Figure kpo00059
)과 마지막 연결점(A)에 대한 또다른 연결점 사이에 형성된다.
제1스위칭 트랜지스터(T2o,T21,T2o,T21), 제2스위칭 트랜지스터(T1o,
Figure kpo00060
)그리고 또다른 스위칭 트랜지스터의 게이트는 다음과 같이 연결되어 있다 : 각각의 제2연결점(B,
Figure kpo00061
)에서, 제2연결점 (B,
Figure kpo00062
)에 연결되어 있는 두 제1스위칭 트랜지스터(T2o,
Figure kpo00063
와 T21,
Figure kpo00064
)중 하나(T2o,T21)의 게이트는 2(n-2) 입력신호(A,
Figure kpo00065
)의 제1입력신호(A2)에 연결되어 있다.
비슷하게, 제2연결점(B,
Figure kpo00066
)에 연결되어 있는 두 제1스위칭 트랜지스터
Figure kpo00067
)중 다른 하나
Figure kpo00068
의 게이트는 제1입력신호(A2)에 대해 상보 신호인 입력신호(
Figure kpo00069
)에 연결되어 있다.
n＞3에 대해, 마지막 스위칭 트랜지스터(A)로 구성된 스위칭 단계를 제외하고는 또다른 스위칭 트랜지스터로 구성되어 있는 각각의 스위칭 단계에서는, 각각의 또 다른 연결점에 대해 한편으로는 문제의 다른 연결점에 연결되어 있는 두 개의 또다른 스위칭 트랜지스터 중 하나의 게이트가 다른 2(n-2) 입력신호 상응하는 하나에 연결되어 있으며 다른 한편으로는 다른 연결점에 연결되어 있는 두 개의 다른 스위칭 트랜지스터 중 다른 하나의 게이트가 상기의 상응하는 한 입력신호의 상보입력신호에 연결되어 있다.
제1도에 도시된 실시예에서 처럼, 제3도에서는 마지막 연결점(A)에 상응하는 스위칭단계의 경우, 두 개의 제2스위칭 트랜지스터
Figure kpo00070
)중 하나(T1o)의 게이트는 4개의 입력신호
Figure kpo00071
)중 제2신호(A1)에 연결되어 있고, 제2스위칭 트랜지스터
Figure kpo00072
중 다른 하나(T1o)의 게이트는 제2입력신호(A1)에 대한 상보신호인 입력신호
Figure kpo00073
에 연결되어 있다.
스위칭 트랜지스터에 부가하여, 채널형태의 상보 트랜지스터
Figure kpo00074
는 각각의 경우에 드레인에 의해 모든 제1연결점
Figure kpo00075
의 각각과, 그리고 모든 제2연결점
Figure kpo00076
의 각각, 그리고 다른 연결점에 연결되어 있다. 이러한 상보 트랜지스터
Figure kpo00077
각각의 소오스는 각각 제1공급전위(VCC)에 연결되어 있다. 이들의 게이트는 스위칭 트랜지스터
Figure kpo00078
Figure kpo00079
의 게이트에 각각 연결되어 있고, 이 스위칭 트랜지스터의 드레인은 관계된 연결점에(따라서 상보 트랜지스터
Figure kpo00080
의 드레인에) 연결되어 있다. 따라서, 중간 스위칭 트랜지스터 배열은 제1연결점과 마지막 연결점 사이에서 총 n-1개의 스위칭단계로 구성된다.
제3도에 도시된 회로의 동작은 다음과 같은 예시적 가정을 근거로한 제4도에 도시된 타이밍 그래프를 기초로 하여 기술될 것이다 : 전체 클럭주시(TP)내에서 입력신호
Figure kpo00081
는 제1도에 도시된 디코우더 및 제2도에 도시된 클럭 다이어그램의 경우에서와 동일한 시간상태를 나타낸다. 클럭주기(TP)의 개시점으로부터 처음시간(t1)까지, 다른 입력신호(A2)는 제2논리수준(L)을 나타내는 반면, 상보 입력신호
Figure kpo00082
는 제1논리수준(H)을 나타낸다. 처음시간(t1)으로부터 나중시간(t2)까지, 다른 입력신호(A2)는 제1논리수준(H)을 나타내는 반면, 상보 입력신호(
Figure kpo00083
)는 제2논리수준(L)을 나타낸다.
클럭주기(TP)의 개시점으로부터 처음시간(t1)까지, 모든 디코우더 출력(DA1-DA8)은 제1논리수준(H)을 나타내는데, 그 이유는 한편으로는 개개의 입력신호(A0),입력신호(A1,An) 그리고 입력신호(A2)가 제2논리수준(L)을 나타내고, 다른 한편으로는 입력신호(A1,A2,An)의 상보 신호인 입력신호
Figure kpo00084
Figure kpo00085
가 제1논리수준(H)을 나타내기 때문이다. 따라서, 제1논리수준(H)은 모든 연결점
Figure kpo00086
Figure kpo00087
에서 그리고, 다른 디코우더 출력(DA1-DA8)에 나타난다.
이미 기술되었듯이, 처음시간(t1)으로부터 입력신호(A0)와 입력신호(A1)는 그들의 논리수준이 변하여 상보 입력신호(An)에 대해서는 마찬가지이다. 부가하여, 신호(A2)는 제1논리수준(H)을 취한다. 따라서, 상보 입력신호
Figure kpo00088
는 제2논리수준(L)을 취한다.
결과적으로 시간(t1)에서 시간(t2)사이의 기간에서는 마지막 연결점(A)이 제2논리수준(L)을 취한다(스위칭 트랜지스터(T0)가 도통되어 있다)
상보 트랜지스터(M10) 및 두 개의 제2스위칭 트랜지스터
Figure kpo00089
중 첫 번째 트랜지스터(T10)를 제어하는 다른 입력신호(A1)가 제2논리수준(L)을 나타내기 때문에, 두 개의 제2연결점
Figure kpo00090
의 첫 번째 연결점(B)은 관련된 상보 트랜지스터(M10)를 경유해 제1논리수준(H)에 연결된다. 따라서 두 개의 제2연결점
Figure kpo00091
중 다른 연결점(
Figure kpo00092
)은 두 개의 제2스위칭 트랜지스터
Figure kpo00093
중 다른 트랜지스터
Figure kpo00094
를 경유해 마지막 연결점(A)에 나타나는 논리수준 즉, 제2논리수준(A1)에 연결된다. 다시말하면, 입력신호(A1)의 상보신호인 입력신호
Figure kpo00095
의 결과, 두 스위칭 트랜지스터
Figure kpo00096
중 다른 하나
Figure kpo00097
는 도통되고 관련된 상보 트랜지스터
Figure kpo00098
는 차단된다.
입력신호(A2)는 제1스위칭 트랜지스터(T20,T21)에 연결된다. 결과적으로 두 연결점(C,D)은 두 개의 제2연결점
Figure kpo00099
에 나타나는 논리수준을 취한다. 따라서, 제1연결점(C)은 제1논리수준(H)을 취하는 반면, 연결점(D)은 제2논리수준(L)을 취한다.
동시에 입력신호
Figure kpo00100
는 제1스위칭 트랜지스터
Figure kpo00101
를 차단시킨다. 따라서, 이 입력신호
Figure kpo00102
는 제1스위칭 트랜지스터
Figure kpo00103
에 배당된 상보 트랜지스터
Figure kpo00104
에 연결된다. 각각의 연결점
Figure kpo00105
에는 논리수준(H)이 나타난다.
제1연결점
Figure kpo00106
이 제1논리수준(H)을 나타내므로 디코우더 출력(DA1-DA4,DA7,DA8)은 문제의 CMOS-인버터(I1-I4,I7,I8)의 입력에서 발생하는 입력신호
Figure kpo00107
의 논리수준에 관계없이 제1논리수준(H)만을 나타낸다.
마찬가지로 상응하는 CMOS-인버터(I6)에 연결되어 있는 입력신호
Figure kpo00108
가 CMOS-인버터(I6)내에서 한 채널형태의 제 1트랜지스터에 연결되어 있으므로, 디코우더 출력(DA6)은 제1논리수준(H)에 남아있다.
결과적으로 제1공급전위(VCC)는 제1논리수준(H)으로서 디코우더 출력(DA6)에 공급된다.
그러나, CMOS-인버터(I5)의 입력에서 발생하는 입력신호(An)는 이 CMOS-인버터(I5)내에서 다른 채널형태의 제2트랜지스터에 연결되고, 그로인해 제1연결점(D)에 나타나는 제2논리수준(L)이 디코우더 출력(DA5)에 도통되게 된다. 따라서, 입력신호값의 조합으로 이 실시예를 위해 선택된 정보에 의해, 디코우더 출력(DA5)의 분명하게 한정되어 있고, 안정적이며 독특한 선택이 이루어지는 반면, 나머지 디코우더 출력(DA1-DA4,DA6-DA8)은 선택되지 않은채 남아있다.
나중시간(t2)으로부터 클럭주기(TP)의 끝까지, 모든 입력신호는 클럭주기(TP)의 개시점으로부터 처음시간 까지 입력신호들이 가졌던 본래의 값을 취한다.
또다른 특징은 채널형태의 트랜지스터가 p-채널 트랜지스터 특히, p-채널 향상(enhancement) 형태이며, 다른 채널형태의 트랜지스터는 n-채널 트랜지스트 특히, n-채널향상 형태이고, 제1공급전위(VCC)는 제2공급전위(VSS)보다 더 포지티브한 전위라는 것이다.
따라서, 한 채널형태의 트랜지스터는 n-채널 트랜지스터이고 다른 채널형태의 트랜지스터는 p-채널 트랜지스터이며 제1공급전위(VCC)는 제2공급전위(VCC)보다 더욱 네가티브한 전위인 곳에서는 역전된 연구가 가능하다. 트랜지스터는 마찬가지로 향상된 형태인 것이 유리하다.
유리하게도, 클럭주기(TP)의 개시점으로부터 처음시간(t1)까지 논리수준에 의해 입력신호(A0,A1,A2,An,A2,An)의 첫 번째 그룹(A0,A1,A2,An)은 제2(기준)공급전위(VSS)와 근본적으로 동일한 값을 나타낸다. 따라서 이 시간 주기동안, 첫 번째 그룹(A0,A1,A2,An)의 입력신호에 대해 상보신호인 나머지 입력신호
Figure kpo00109
는 제1공급전원(VCC)과 근본적으로 동일한 논리수준을 나타낸다.
종래의 디코우더와 제1도와 제3도에 도시된 디코우더 사이의 중요한 차이는 종래의 디코우더에서는 선택된 디코우더 출력은 제1논리수준(H)을 유지하고 선택되지 않은 상태에서는 제2논리수준(L)으로 전환된다는 사실이다. 그러나 상기된 실시예에서, 선택된 디코우더 출력은 제2논리수준을 나타내고 다른 모든 선택되지 않은 디코우더는 제1논리수준(H)을 나타낸다. 그러나, 이것은 또다른 다음 회로성분의 설계에 있어 아무런 나쁜 영향도 갖고 있지 않다. 선택된 상태에서는 디코우더 출력이 제1논리수준(H)을 나타내고 선택되지 않은 상태에서는 제2논리수준(L)을 나타내는 (선행기술에 상응하는 디코우더와 비교해)디코우더를 제공할 수 있다.

Claims (7)

  1. 입력신호에 의해 표현된 정보의 항목을 디코우딩하기 위한 디코우더에 있어서, 상기 디코우더는 가)CMOS-기술로 구성되고, 나)주 입력신호(A0) 및 두 개가 서로 상보신호로 구성된 두쌍으로 제공되어 있는 4개의 다른 입력신호를 포함하고 있으며, 다) 두쌍으로 CMOS-인버터는 디코우더 출력을 제공하고, 라)각각의 CMOS-인버터에서, 채널형태의 제1전계효과 트랜지스터는 그 소오스에 의해 제1공급전위에 연결되어 있고, 마) 4개의 CMOS-인버터 중 각각의 쌍에서 다른 채널형태의 제2전계효과 트랜지스터는 제1연결점을 이루기 위해 상호 연결되어 있는 소오스 터미널을 갖고 있으며, 바) 중간 스위칭 트랜지스터 배열은 각각의 제1연결점에 연결되어 있는 드레인을 갖고 있는 다른채널 형태의 제1스위칭 전계효과 트랜지스터를 포함하고 있으며, 사)두개의 제1스위칭 트랜지스터의 소오스 터미널은 하나 이상의 다른 스위칭 트랜지스터 및 관련된 다른 연결점에 직접 또는 이것을 경유해 중간 스위칭 트랜지스터 배열의 최종 스위칭 전계효과 트랜지스터는 드레인에 의해 중간 스위칭 트랜지스터 배열의 최종 연결점에 연결되어 있고, 최종스위칭 트랜지스터의 소오스는 제2공급전위에 연결되어 있으며, 이 트랜지스터의 게이트는 주 입력신호에 연결되고, 자) 각각의 제1연결점에 대해서는 1)거기에 연결된 두 개의 CMOS-인버터 중 하나의 제1,2트렌지스터의 게이트가 4개의 다른 입력신호의 첫 번째와 연결되고, 2) 개개의 제1연결점에 연결되어 있는 두 개의 CMOS-인버터 중 다른 하나의 제1,제2트렌지스터의 게이트는 4개의 다른 입력신호중 첫 번째에 대해 상보신호인 입력신호에 연결되며, 차) 최종 연결점에 대해서는 1) 최종 연결점에 직접 연결되어 있는 두 개의 스위칭 트랜지스터 중 하나의 게이트가 4개의 다른 입력신호중 두 번째 신호에 연결되어 있고, 2) 최종 연결점에 연결되어 있는 두 스위칭 트랜지스터중 다른 하나의 게이트는 4개의 다른 신호 중 두 번째에 대해 상보신호인 입력신호에 연결되어 있으며, 카) 각각의 상기 스위칭 트랜지스터에 부가하여 채널형태의 상보 트랜지스터가 드레인에 의해 연결점중 개별적인 하나에 연결되어 있으며, 이 상보 트랜지스터의 소오스는 제1공급전위에 연결되어 있고, 이 트랜지스터의 게이트는 드레인이 관련된 연결점에 연결되어 있는 스위칭 트랜지스터에 게이트가 연결되어 있는 것을 특징으로 하는 디코우더.
  2. 제1항에 있어서, n＞2에 대해 : 가) 상보신호의 쌍으로서 제공되어 있는 다른 2(n-2)입력신호를 위한 입력과, 나)쌍으로 배열되어 있는 다른 2n-1개의 CMOS-인버터의 출력에 의해 제공된 다른 2n-1개의 디코우더 출력과, 다) 다른 CMOS-인버터의 각각의 쌍에서, 다른 채널형태의 제2트랜지스터의 소오스터미널은 상호연결되어 다른 제1연결점을 형성하고 이를 통해 총 2n-1개의 제1연결점이 생기며, 라) 다른 CMOS-인버터는 다른 4개의 CMOS-인버터와 동일하고, 마) 중간 스위칭 트랜지스터 배열은 드레인에 의해 각각의 다른 제1연결점에 연결되어 있는 다른 채널형태의 다른 제1스위칭 트랜지스터를 갖고 있으며, 바) 다른 제1스위칭 트랜지스터의 각각의 쌍의 소오스 터미널은 다른 제2연결점을 형성하기 위해 결합되어 있으며, 이로인해 총 2n-1개의 다른 제2연결점이 형성되고, 사) 다른 채널형태의 제2스위칭 트랜지스터의 쌍 각각은 드레인에 의해 제2연결점중에 연결되어 있고, 제2스위칭 트랜지스터의 각 쌍의 소오스터미널은 제3연결점을 형성하기 위해 서로 연결되어 있으며, 이로인해 중간스위칭 트랜지스터 배열이 제1연결점과 최종 연결점 사이에 총 n-1개의 스위칭단계를 포함하도록 스위칭 트랜지스터의 다른 쌍이 연결점의 인련의 쌍을 상호 연결하기 위해 제공되면서 총 2n-3개의 제3연결점이 형성되고, 아) 각각의 제2연결점에서 1) 제2연결점에 연결되어 있는 두개의 제1스위칭 트랜지스터중 하나의 게이트는 다른 2(n-2) 입력신호중 첫번째에 연결되어 있고, 2) 제2연결점에 연결되어 있는 두 개의 제1스위칭 트랜지스터중 다른 하나의 게이트는 다른 2(n-2)입력신호 중 첫 번째에 대해 상보신호인 입력신호에 연결되어 있으며, 자) 최종스위칭 트랜지스터로 구성된 스위칭배열을 제외하고 다른 스위칭 트랜지스터로 구성된 각각의 스위칭단계에서는 1) 다른 연결점에 연결되어 있는 두개의 다른 스위칭 트랜지스터중 하나의 게이트가 다른 2(n-2)입력신호중 다른 것에 연결되어 있고, 2) 다른 연결점에 연결되어 있는 두 개의 다른 스위칭 트랜지스트중 다른 하나의 게이트는 다른 2(n-2)입력신호중 상기 다른 것에 대해 상보신호인 입력신호에 연결되어 있는 것을 특징으로 하는 디코우더.
  3. 제1항 또는 제2항에 있어서, 채널형태의 트랜지스터는 p-채널 트랜지스터이며, 다른 채널형태의 트랜지스터는 n-채널 트랜지스터이고, 제1공급전위는 제2공급전위보다 더 포지티브한 전위인 것을 특징으로 하는 디코우더.
  4. 제1항 또는 제2항에 있어서, 채널형태의 트랜지스터는 n-채널 트랜지스터이며, 다른 채널형태의 트랜지스터는 p-채널 트랜지스터이고, 제1공급전위는 제2공급전위보다 더 네가티브한 전위인 것을 특징으로 하는 디코우더.
  5. 제1항 또는 제2항에 있어서, 트랜지스터는 항상 형태인 것을 특징으로 하는 디코우더.
  6. 제1항 또는 제2항에 있어서, 비작동상태에서는 다른 입력신호의 나머지 세트에 대해 상보상태인 다른 입력신호의 세트는 근복적으로 제1공급전위와 동일한 전위값을 가지며, 비동작상태에서 다른 입력신호의 나머지세트와 주입력신호는 근본적으로 제2공급전위와 동일한 전위값을 갖는 것을 특징으로 하는 디코우더.
  7. 제1항 또는 제2항에 있어서, 비작동상태에서 다른 입력신호의 나머지 세트에 대해 상보상태인 다른 입력신호의 세트는 근본적으로 제2공급전위와 동일한 전위값을 가지며, 비동작상태에서 다른 입력신호의 나머지세트와 주 입력신호는 근본적으로 제1공급전위와 동일한 전위값을 갖는 것을 특징으로 하는 디코우더.
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