JPS6267929A - デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号により表されている情報をデコード
するための築積可捕なデコーダ回路に関する。表されて
いる情報がたとえば半導体メモリのアドレスであれば、
上記のデコーダ回路はアドレスデコーダとも呼ばれる。

しかし、表されている情報は、連想メモリにおいて一方
ではアドレス取得の役割をし他方では書込みまたは読出
しすべきデータの構成部分であるデータであってもよい
。

さらに、情報は、たとえば１つの機械または設備の特定
のどの部分が（これらの情報に関係して）作動すべきか
否かに関するものであってもよい。

このように上記のデコーダ回路の使用目的は非常に多様
である。

集積半導体メモリではたとえば各語線に対してアドレス
デコーダと呼ばれる上記のデコーダ回路が使用される。

１つのこのような半導体メモリがたとえば２Ｐ本の語線
を有するならば、その駆動のために、すべて並列に９個
の入力信号またはそれらに対して相補性の信号により駆
動される相応の２’ｌｌｌのアドレスデコーダが必要で
ある。相応のことがビット線に対しても、ビット線がい
わゆる半語または全語にアドレス的に一括接続されてい
ないかぎり、当てはまる。

ドイツ連邦共和国特許出願公告第２６４１６９３号（特
公昭６Ｏ−３２９１０）公報から、１つのデコーディン
グ回路および１つの出力段に分割されている上記の種類
のデコーダ回路は公知である。その際、本来のデコーデ
ィングはデコーディング回路内で行われる。このデコー
ディング回路は、供給電圧とデコーディング回路出力端
との間に接続されている負荷トランジスタを有する。デ
コーディング回路はさらに、デコーディング回路出力端
と一般に基準電位（接地）である別の供給電位との間に
接続されている９個の並列接続されたトランジスタを有
する。負荷トランジスタのゲートにはクロック信号が与
えられる。９個の並列接続されたトランジスタのゲート
には９個の異なる入力信号（アドレス信号）のうちのそ
れぞれ１つまたはそれらに対して相補性のアドレス信号
のうちの１つが与えられる。作動中に各メモリサイクル
内で先ずすべてのアドレスデコーダのデコーディング回
路出力端がそれらのクロック信号により制御される負荷
トランジスタを介して供給電圧に充電され、場合によっ
てはそのしきい電圧だけ減ぜられる。

選択されるべきアドレスデコーダのアドレス信号は引き
続きすべて基準電圧に相応する１つのレベル（論理“０
”）を有する。それによって、選択されたアドレスデコ
ーダのデコーディング回路出力端は先に充電された電位
に浮動した状態にとどまる。しかし、その際に生ずる漏
れ電流のために、この状態は制限された時間しか持続し
ない。

すべての他のアドレスデコーダでは、与えられているア
ドレス信号のうちの少なくとも１つが供給電圧に相応す
るレベル（論理“１”）をとり、それによって対応付け
られているデコーディング回路出力端が基準電圧に放電
される。

要約すると、公知のアドレスデコーダについて下記のよ
うに言うことができる。各個のアドレスデコーダにすべ
ての９個のアドレス信号（またはそれらに対して相補性
の信号）が接続されている。

このことはアドレス信号に対する導線の長さが非常に長
くなることに通し、たとえばこれらの導線の容量性負荷
が非常に大きくなるという欠点を伴う。その結果、アド
レスデコーダの前に接続されているアドレスバッファお
よびドライバを特に大きくかつ高性能なものとしなけれ
ばならず、また特に大きなピーク電流に耐えるものとし
なければならない（アドレス信号がすべてを同時に切換
える）。各メモリサイクル中にすべての２　　＋［ｌｉ
ｌのアドレスデコーダが供給電圧に充電されることによ
り、また引き続き選択された電圧デコーダのデコーディ
ング回路出力端を除いてすべてのデコーディング回路出
力端が再び基準電圧に放電されることにより、非常に大
きな電流、従ってまた電力が消費され、その際に電流は
再びピーク電流として消費される。場合によっては必要
なメモリサイクル時間の短縮（メモリアクセス時間の短
縮）の際に上記の電流消費は短縮と共に指数関数的に増
大する。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の集積デコーダ回
路であって、わずかな電流、特にピーク電流しか消費せ
ず、（Ｉつの機能ユニ・ノド、たとえば１つの半導体メ
モリのすべての必要とされるデコーディング回路出力端
に関して）入力信号に対して全体でわずかな導線長さし
か必要とせず、またデコーダ出力端がいかなる時点でも
前記のように電位的に自由に浮動せず、常に適切に供給
電位のうちの一方に、場合によってはトランジスタしき
い電圧の大きさだけ変更されて、保たれるデコーダ回路
を提供することである。

〔問題点を解決するための手段〕 この目的は、本発明によれば、特許請求の範囲第１項に
記載のデコーダ回路により達成される。

有利な実ｔｉｉ態様は特許請求の範囲第２項以下にあげ
られている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図には、本発明によるデコーダ回路の第１の実施例
が示されている。このデコーダ回路は、１つの単独の入
力信号ＡＯおよび４つの別の対として互いに相補性の入
力信号Ａ１、Ａｎ、Ａ１、Ａｎに対する入力端および４
つの出力端ＤＡＩないしＤＡ４を有する。デコーダ回路
全体は、本発明によれば、ＣＭＯＳテクノロジーで構成
されている。これはたとえばｎチャネル−テクノロジー
のような従来のテクノロジーにくらべて多くの利点、な
かんずく電流消費が非常に小さいという利点およびクロ
ック信号、従ってまたその発生のためのクロック発生器
が省略されるという利点を有する。特に半導体メモリ内
のデコーダ回路をＣＭＯＳテクノロジーで構成すること
は有利である。

なぜならば、たとえば１Ｍｂ　ｉ　ｔ−ＤＲＡＭのよう
な多くの最近の半導体メモリ形式はＣＭＯＳテクノロジ
ーで開発かつ製造されるからである。

さらに、第１図による有利なデコーダ回路は４つの通常
のＣＭＯＳインバータ■１ないしＩ４を含んでおり、そ
れらの出力端がそれぞれ同時に１つのデコーダ出力端Ｄ
ＡＩないしＤＡ４を形成している。各ＣＭＯＳインバー
タ■１ないしＩ４において一方のチャネル形式のトラン
ジスタのソースは第１の供給電位ＶＣＣと接続されてい
る。この第１の供給電位ＶＣＣはたとえば、ＣＭＯＳテ
クノロジーにおける１つの典型的な値である５Ｖであっ
てよい。４つのＣＭＯＳインバータ１１ないしＩ４のう
ちのそれぞれ２つのＣＭＯＳインバータ、たとえば一方
ではインバータ１１およびＩ２において、他方ではイン
バータＩ３およびＩ４において、それらの他方のチャネ
ル形式のトランジスタのソース端子は互いに接続されて
おり、こうしてそれぞれ１つの第１の接続点Ｃ，Ｃを形
成している。それにより全体で２つの第１の接続点Ｃお
よびＣが形成されている。

各第１の接続点Ｃ，Ｃにさらに他方のチャネル形式のそ
れぞれ１つの第１のスイッチングトランジスタＴ１また
はＴＩが接続されている。こうして本発明による第１図
のデコーダ回路は全体で２つの第１のスイッチングトラ
ンジスタＴ１およびＴ１を含んでいる。それらのソース
端子は同じく互いに接続されており、また最後の接続点
Ａを形成している。

この最後の接続点Ａに他方のチャネル形式の最後のスイ
ッチングトランジスタＴ　ＯＡ＜そのドレインで接続さ
れている。この最後のスイッチングトランジスタＴＯの
ソースは第２の供給電位■ＳＳと接続されており、また
そのゲートは単独の入力信号ＡＯと接続されている。第
２の供給電位ＶＳＳは典型的に通常の基準電位（接地）
であってよい。

各第１の接続点ＣＸＣにおいて、それに接続されている
両ＣＭＯＳインバータ１１、Ｉ２またはＩ３、Ｉ４のう
ちの一方のＣＭＯＳインバータ（Ｉ１またはＩ３）の両
トランジスタのゲートは４つの別の対として互いに相補
性の入力信号Ａ１、Ａｎ、、Ａ１、Ａｎのうちの第１の
入力信号（Ａｎ）と接続されている。相応して、第１の
接続点Ｃ１Ｃに接続されている両ＣＭＯＳインバータ■
１、Ｉ２または１３、Ｉ４のうちの他方のＣＭＯＳイン
バータ（Ｉ２または１４）の両トランジスタのゲートは
、４つの別の対として互いに相補性の入力信号Ａ１、Ａ
ｎ、Ａ１、馬のうちの第１の入力信号（Ａｎ）に対して
相補性の入力信号馬と接続されている。それにより作動
中にインバータ１１およびＩ３では、接続されている第
１の別の入力信号Ａｎの状態に関係して、同時に一方の
チャネル形式のトランジスタもしくは他方のチャネル形
式のトランジスタが導通せしめられる。インバータＩ２
およびＩ４も相応の挙動をするが、それらのスイ゛ンチ
ング挙動は同時に、それらの入力信号石が第１の別の入
力信号Ａｎに対して相補性であるために、全体としてイ
ンバータ１１およびＩ３のスイッチング挙動に対して相
補性である。

最後の接続点Ａと接続されている第１のスイッチングト
ランジスタＴ１、Ｔ１のうちの一方のスイッチングトラ
ンジスタ（Ｉ１）のゲートは、４つの別の対として互い
に相補性の入力信号Ａ１、Ａｎ、Ａ１、Ａｎのうちの第
２の入力信号（Ａ１）と接続されている。相応して、最
後の接続点Ａと接続されている第１のスイッチングＩ・
ランジスタＴ１、Ｔ１のうちの他方のスイッチングトラ
ンジスタ（Ｉ１）のゲーＩ・は、４つの別の対として互
いに相補性の入力信号Ａ１、Ａｎ、Ａ１、Ａｎのうちの
第２の入力信号（Ａ１）に対して相補性の入力信号ＡＩ
と接続されている。

すべての接続点Ａ、Ｃ，ｉｃの各々にさらにそれぞれさ
らに一方のチャネル形式の１つの相補性トランジスタＭ
Ｏ，Ｍ１、Ｍｌがそのドレインで接続されており、その
ソースは第１の供給電位ｖＣＣと接続されており、また
そのゲートは、ドレインで同じくそれぞれの接続点Ａ、
Ｃ，ｉｃと接続されており従ってまたそれに接続されて
いる相補性トランジスタＭＯ，Ｍ１、Ｍｌのドレインと
接続されているスイッチングトランジスタＴＯ１Ｔ１、
Ｔ　１のゲートと接続されている 次に第１図による回路の機能を第２図ａ）、ｂ）による
タイムダイアダラムと結び付けて下記の限定条件のもと
に説明する。第１の供給電位ｖｃｃが５ｖである。第２
の供給電位■ＳｓがＯＶ（接地）である。入力信号ＡＯ
，Ａ１、Ａｎ、Ａ１、Ａｎは第１のレベルＨとして約５
■、第１のレベル１、として約Ｏｖを有する。相応のレ
ベルをデコーダ出力端ＤＡＩないしＤＡ４もとる。上記
の値は例に過ぎない。他の値も、周知のように、ＣＭＯ
Ｓテクノロジーでは考えられる。さらに、考察している
クロック周期ＴＰＯ間に第１の時点ｔ１から、単独の入
力信号ＡＯと４つの別の対として互いに相補性の入力信
号Ａ１、Ａｎ、Ａ１、石のうちの第１の入力信号（Ａｎ
）とは第１の論理レベル■１を有し、また４つの別の入
力信号Ａ１、Ａｎ、Ａ１、Ａｎのうちの第２の入力信号
（Ａ１）は第２の論理レベルＬを有する。その結果とし
て、第２の時点ｔ２から、４つの別の入力信号Ａ１、Ａ
ｎ、Ａ１、Ａｎのうちの第１の入力信号（Ａｎ）に対し
て相補性の入力信号Ａｎは第２の論理レヘルＬを有し、
また４つの別の入力信号Ａ１、Ａｎ、Ａ１、Ａｎのうち
の第２の入力信号（Ａ１）に対して相補性の入力体温Ａ
１は第１の論理レベルＨを有する。

上記の限定条件のもとに、単独の入力信号ＡＯと４つの
別の対として互いに相補性の入力信号Ａ１、Ａｎ、Ａ１
、Ａｎのうちの第１の入力信号（Ａｎ）および第２の入
力信号（Ａ１）とはクロック周期ＴＰの開始時点から時
点ｔ１まで第２の論理レベルＬを存する。相応して、４
つの別の入力信号Ａ１、Ａｎ、Ａ１、Ａｎのうちの第１
の入力信号（Ａｎ）および第２の入力信号（Ａ１）に対
して相補性の入力信号Ａｎ、ＡＩはクロック周期ＴＰの
開始時点から時点ｔ１まで第１の論理レベルＨを有する
。入力信号ＡＯ３Ａ１、Ａｎ、ＡＩおよびＡｎのこの組
み合わせではクロック周期ＴＰＯ開始時点から時点ｔ１
までの時間中にすべてのデコーダ出力ｆｉＤＡ１ないし
ＤＡ４は第１の論理レベルＨを有する。

従って、デコーダ出力ＩＤＡｌおよびＤＡ３は、それぞ
れのＣＭＯＳインバータＩ１、Ｔ３に付属の一方のチャ
ネル形式のトランジスタが第１の供給電位■ＣＣに導通
せしめられているので、第１の論理レベルＩ（にある。

従って、デコーダ出力端ＤＡ２は、付属のＣＭＯＳイン
バータＩ２に付属の他方のチャネル形式のトランジスタ
が第１の接続点Ｃに導通せしめられているので、第１の
論理レベルＨにある。しかし、これは、それに対応付け
られている相補性トランジスタＭ１の導通のゆえに、第
１の論理レベルＨを有する。相応して、デコーダ出力端
ＤＡ４は、一方では付属のＣＭＯＳインバータＩ４に付
属の他方のチャネル形式のトランジスタが第１の接続点
Ｃに導通せしめられているので、また他方では第１のス
イッチングトランジスタＴ１が最後の接続点Ａに導通せ
しめられているので、第１の論理レベルＨを有する。し
かし、これは、相補性トランジスタＭＯの導通のゆえに
、第１の論理レベルＨを有する。

時点ｔ１から入力信号ＡＯ１Ａ１、Ａｎ、Ａ１、Ａｎは
、表すべき情報（典型的にはアドレス情報）に相応する
論理レベルをとる。すなわち、今の例では、単独の入力
信号ＡＯ１第１の別の入力信号Ａｎおよび第２の別の入
力信号Ａ１に対して相補性の入力信号Ａ１は第１の論理
レベルＩ（をとり、またはこのレベルを保つ。相応して
、第１の別の入力信号Ａｎに対して相補性の入力信号Ａ
ｎおよび第２の別の入力信号Ａ１は第２の論理レベルＬ
をとり、またはこのレベルを保つ。こうして最後の接続
点Ａは、最後のスイッチングトランジスタＴＯが導通せ
しめられており、またそれに対応付けられているキープ
アップ・トランジスタＭＯが遮断状態にあるので、第２
の論理レベルＬをとる。

こうして第１のスイッチングトランジスタＴ１、Ｔ１の
ソース端子には第２の論理レベル■７が与えられている
。

第１のスイッチングトランジスタＴＩは遮断されている
が、対応付けられている相補性トランジスタＭ１は導通
状態にある。相応して第１の接続点Ｃは第１の論理レベ
ルト１を有する。第１のＣＭＯＳインバータ１１におい
て他方のチャネル形式のトランジスタが導通しているの
で、第１の接続点Ｃの第１の論理レベルＨはこのトラン
ジスタを経て第１のデコーダ出力端ＤＡＩに通される。

第２のデコーダ出力端ＤＡ２においては付属のＣＭＯＳ
インバータＩ２において一方のチャネル形式のトランジ
スタが導通しており、第２のデコーダ出力端ＤＡ２は同
じく第１の論理レベルＨを有する。

第１のスイッチングトランジスタＴＩは導通しており、
その対応付けられている相補性トランジスタＭ１は遮断
されている。それによって第１の接続点じに第２の論理
レベル■７が与えられている。

第３のデコーダ出力端］）Ａ３に対応付けられている第
３のＣＭＯＳインバータＩ３において他方のチャネル形
式のトランジスタが導通するので、第１の接続点Ｃに与
えられている第２の論理レベルＬがデコーダ出力１′７
１ｉｌＤ　Ａ　３に通される。それによってこのデコー
ダ出力端ＤＡ３が選択されている。

第４のデコーダ出力ｍＤＡ４は対応付けられている第４
のＣＭＯＳインバータＩ４の一方のチャネル形式の導通
状態にあるトランジスタを経て第１の論理レベル■（に
とどまる。

その後の時点ｔ２から入力信号ＡＯ１Ａ１、Ａｎ、Ａ１
、Ａｎは再び、クロック周期ＴＰの開始時点から第１の
時点ｔ１までに有するそれらの元のレベルを占める。そ
の結果、第１の時点ｔ１までの時間に対して先に説明し
たように、デコーダ出力端ＤＡＩないしＤＡ４はそれら
の第１の論理レベルＨをとり、またはこれにとどまる。

選択されたデコーダ出力端ＤＡ３に生ずる出力信号はた
とえば後に接続されている１つの他のデコーダ回路に、
それが本発明によるデコーダ回路であるか公知のデコー
ダ回路であるかに関係なく、与えられ得る。この場合、
本発明によるデコーダ回路は前置デコーダとして作用す
る。各デコーダ出力＆１Ｍｒ）ＡＩないしＤＡ４からの
出力信号は、本発明によるデコーダ回路が１つの半導体
メモリ内に集積されている場合には、間接的に一群の語
線およびビット線に与えられる。しかし、出力信号は直
接的に、駆動すべき他の回路または制御線、たとえば半
導体メモリにおける１つの語線および１つのビット線に
与えられることもできる。

このように構成されたデコーダ回路は公知のデコーダ回
路の前記の欠点のすべてを回避する。電流消費が最小化
されることと並んで、本発明によるデコーダ回路は、接
続点Ａ、Ｃ，ｍ、従ってまたデコーダ出力端ＤＡＩない
しＤＡ４における電位状態が常に明らかに決められてい
る点で優れている。前置デコーダとして前記のように半
導体メモリ内に使用する際には、デコーダ出力端ＤＡＩ
ないしＤＡ４により先ず語線またはビット線の群が指定
され、個々の語線またはビット線は、本発明によるデコ
ーダ回路の後に接続されているデコーダによりその他の
アドレス線と関係して指定され得る。後に接続されてい
るデコーダは本発明によるものであってもよいし公知の
技術によるものであってもよい。こうして本発明による
デコーダ回路では、特にそれを集積半導体回路内に集積
する場合には、なかんずく、公知の技術によるデコーダ
回路にくらべて占有面積が顕著に縮小され得る。

本発明の基礎となっているアイデアは、先に第１図およ
び第２図ａ）、ｂ）により説明したように全体で５つの
入力信号ＡＯ，Ａ１、Ａｎ、肩、Ａｎおよび４つのデコ
ーダ出力端ＤＡ　１ないしＤＡ４を有するデコーダ回路
だけでなく、２ｎ＋１個の入力信号ＡＯ・・・および２
ｎ個のデコーダ出力端ＤＡＩ・・・を有するデコーダ回
路にも一般的に応用可能である。以下には、第３図およ
び第４図によりｎ＝３の場合について本発明によるデコ
ーダ回路の実施例を説明する。ｚｌ＞３の場合に必要な
措置も説明するが、図面を見易くするため、図示はされ
ていない。第３図による本発明による回路は第１図によ
る実施例を拡張したものである。

本発明によるデコーダ回路のこの実施例は、先に説明し
た第１図（ｎ＝２）による実施例と比較して、別の２　
（ｎ−２）個の対として互いに相補性の入力信号に対す
る入力端を有する。すなわち、ｎ＝３の場合には（第３
図参照）、２つの別の対として互いに相補性の入力信号
Ａ２およびＡ２に対する入力端を有する。さらに、この
実施例は別の２　”　−’　ｆｌｌＪのデコーダ出力端
、ｎ＝３の場合の第３図では別の４つのデコーダ出力端
ＤＡ５ないしＤＡ８ををする。これらは同時に別の２ｎ
−１個のＣＭＯＳインバータ、たとえば＋５ないし＋８
の出力端である。

第１図による実施例と類似して、別のＣＭＯＳインバー
タ■５ないし＋８のうちのそれぞれ２つのＣＭＯＳイン
バータ（Ｉ５および＋６または＋７および１８）におい
て、それらの他方のチャネル形式のトランジスタのソー
ス端子は互いに接続されており、またの別の第１の接続
点りまたはＤを形成しており、それにより全体で２ｎ−
１個の第１の接続点Ｃ，Ｄ、？”：、ｎが形成されてい
る。

別のＣＭＯＳインバータ■５ないし＋８はその他の点で
は第１の４つのＣ，Ｍ　ＯＳインバータ■１ないし＋４
と全く同じく接続されている。すなわち、特にそれらの
トランジスタのゲートは、ＣＭＯＳインバータからＣＭ
ＯＳインバータへ交互に、第１の別の入力信号Ａｎおよ
びそれに対して相補性の入力信号Ａｎと接続されている
。

第１図による実施例と異なり、第３図による本発明によ
る回路では、すべての第１の接続点Ｃ１Ｄ、　？ｍ、、
Ｔｍの各々にさらに他方のチャネル形式の第１のスイッ
チングトランジスタＴ２０、Ｔ２　＋。

＋２０、＋２１がそのドレインで接続されている。

すべての第１のスイッチングトランジスタＴ　２　ｏ　
。

＋２　＋、＋２　ｏ、＋２　＋のうちのそれぞれ２つの
第１のスイッチングトランジスタ（Ｉ２０およびＴ　２
　ｏまたは＋２１および＋２１）のソース端子は第２の
接続点ＢまたはＨに一括接続されており、それにより全
体で２ｎ−２（ｌＩの第２の接続点Ｂ１Ｈが形成されて
いる。

ｎ≧３の場合、第２の接続点Ｂ、Ｈの各々にさらに他方
のチャネル形式の第２のスイッチングトランジスタＴ　
Ｉ　ｏ　、　Ｔ　１　ｏがそのドレインで接続されてい
る。すなわち、第２の接続点Ｂ、１’Ｊへの第２のスイ
ッチングトランジスタのこの接続は、先に説明した第１
の接続点への第１のスイッチングトランジスタのドレイ
ンの接続と同一の仕方で行われる。それに相応して第２
のスイッチングトランジスタのうちのそれぞれ２つのス
イッチングトランジスタＴ１ｏ、、Ｔ１０のソース端子
は互いに接続されており、それにより全体で２ｎ−Ｊ個
の別の接続点が形成されている。ｎ≧３の場合、スイッ
チングトランジスタのこの並べ方はそれぞれ２つのスイ
ッチングトランジスタのソース端子の一括のもとに本発
明によりハイアラーキ−形態で（たとえば第３図中で上
から下へ）第１の接続点Ｃ，Ｄ、ｍ、Ｔｍからハイアラ
ーキ−股肉で数えてｎ−１個のスイッチング段で行われ
る。こうしてこの並びの終端に別の接続点のうらの最後
の接続点として最後の接続点Ａが形成されている。また
それにより第１の接続点ｃ、ｎ、ｃ、ｒｔの間に第２の
接続点Ｂ、ＴＪおよび別の接続点を経て最後の接続点Ａ
までに全体でｎ−］　（ＩＡＩのスイッチング段が形成
されている。

第１のスイッチングトランジスタ（Ｔ２０、Ｔ２１、Ｔ
２Ｏ、”ｒ２１）、第２のスイッチングトランジスタ（
Ｔ１０、１’　１　ｏ　）および別のスイッチングトラ
ンジスタのゲート・は下記のように接続されている。第
２の接続点ｒ３またはＨの各々において、第２の接続点
ＢまたはＨと接続されている２つの第１のスイッチング
トランジスタＴ２０およびＴ　２　ｏまたはＴ２．およ
び’Ｔ’２．のうちの一方の第１のスイッチングトラン
ジスタ（Ｉ”２０またはＴ２１）のゲートは別の２（ｎ
−２）ＩＩＴｄの対として互いに相補性の入力信号Ａ２
、Ａ２のうちの第１の入力信号（Ａ２）と接続されてい
る。相応して、第２の接続点Ｂまたはｎと接続されてい
る２つの第１のスイッチングトランジスタＴ　２　。

およびＴ２０またはＴ２１およびＴ２．のうちの他方の
第１のスイッチングトランジスタ（ｒｌまたはＴ２１）
のゲートは別の２（ｎ−２）ｌ個の対として互いに相補
性の入力信号Ａ２、肩のうちの第１の入力信号（Ａ２）
に刻して相補性の入力信号Ａ２と接続されている。

ｎ≧３の場合、さらに、別の接続点の各々に対して最後
のスイッチングトランジスタＴＯを有するスイッチング
段を例外として別のスイッチングトランジスタを有する
各スイッチング段において、一方ではそれぞれの別の接
続点と接続されている２つの別のスイッチングトランジ
スタのうちの一方のスイッチングトランジスタのゲート
が別の２（ｎ　−２）個の対として互いに相補性の入力
信号のうちの他方の入力信号と接続されており、また他
方では別の接続点と接続されている２つの別のスイッチ
ングトランジスタのうちの他方のスイツチングトランジ
スタのゲートが別の２　（ｎ−２）個の対として互いに
相補性の入力信号のうちの他方の入力信号に対して相補
性の入力信号と接続されている。

相応して第１図による実施例に対するアナロジ−で第３
図によれば最後のスイッチングトランジスタＴＯを有す
るスイッチング段では２つの第２のスイッチングトラン
ジスタＴ　］　ｏ　、　Ｔ　１　ｏのうちの一方のスイ
ッチングトランジスタ（Ｔ１０）のゲートが４つの別の
対として互いに相補性の入力信号Ａ１、ＡｎＸＡ１、Ａ
ｎのうちの第２の入力信号（Ａ１）と接続されており、
また２つの第２のスイッチングトランジスタＴＩＯ，，
ＴＩＯのうちの他方のスイッチングトランジスタ（Ｔ１
０）のゲートが４つの別の対として互いに相補性の入力
信号ＡＩＸＡｎ、Ａ１．．Ａｎのうちの第２の入力信号
（Ａ１）に対して相補性の入力信号Ａ１と接続されてい
る。

一般的な本発明の原理によれば、特に第３図による実施
例によれば、すべての第１の接続点Ｃ１Ｄ、、ｍ、ｎの
各々に、かつすべての第２の接続点（Ｂ、、１”（）お
よび別の接続点の各々に、スイッチング１−ランジスタ
のほかにそれぞれ１つの一方のチャネル形式の相補性ト
ランジスタＭ２０．Ｍ２１、Ｍ２　ｏ、Ｍ２　１、Ｍｌ
　ｏＸＭｌ　ｏがそのドレインで接続されている。これ
らの相補性トランジスタＭ２０、Ｍ２　＋、Ｍ２０ＸＭ
２　ｌｓ　Ｍｌ　ｏｌＭ１０の各々のソースはそれぞれ
第１の供給電位ＶＣＣと接続されている。そのゲートは
それぞれ、ドレインで同じくそれぞれの接続点と、従っ
てまたそれに接続されている相補性トランジスタＭ１０
、Ｍｌ　ｏ、Ｍ２０、、Ｍ２１、Ｍ２Ｏ，Ｍ２　。

と接続されているスイッチングトランジスタＴ１ｏ、　
Ｔｌ　ｇ、　Ｔ２Ｏ，Ｔ２１、Ｔ２０、　Ｔ２　＋のゲ
ートと接続されている 第３図による回路の機能はたとえば第４図ａ）。

ｂ）によるタイムダイアグラムにより下記のように説明
され得る。入力信号ＡＯ１Ａ１、Ａｎ、Ａ〒およびＸ１
は全クロック周期１゛Ｐの間、第１図による回路および
第２図ａ）、ｂ）によるタイムダイアグラムにおける時
間的経過と同一の時間的経過を有する。クロック周期Ｔ
Ｐの開始から第１の時点ｔ１まで別の入力信号Ａ２は第
２の論理レベルＬを有し、またそれに対して相補性の別
の入力信号Ａ２は第１の論理レベル１１を有する。第１
の時点ｔ１からその後の第２の時点ｔ２まで別の入力信
号Ａ２は第１の論理レベルＩ］を有し、またそれに対し
て相補性の別の入力信号Ａ２は第２の論理レベルＩ７を
有する。

クロック周期ＴＰの開始から第１の時点ｔ１まですべて
のデコーダ出力端ＤＡＩないしＤ　Ａ　８は第１の論理
レベルＨを有する。なぜならば、一方では単独の入力信
号ＡＯと別の入力信号Ａ１およびＡｎと別の２（ｒｌ−
２）ｌｌｌｉＩの入力信号のうちの入力信号Ａ２とがそ
れらの第２の論理レベル１、を有し、また他方では別の
入力信号Ａ１、Ａ２、Ａ第１の論理レベルＨを有するか
らである。それによってすべての接続点Ａ、Ｂ、Ｃ，Ｄ
、、１’Ｊ、、ｉｍ。

Ｄ、従ってまたすべてのデコーダ出力端ＤＡＩないしＤ
ＡＢは第１の論理レベルＨを有する。

第１の時点ｔ１から、前記のように、単独の入力信号Ａ
Ｏおよび別の入力信号Ａｎもそれに対して相補性の入力
信号ｉもそれらの論理レベルを反転する。さらに、別の
２（ｎ−２）個の入力信号のうちの入力信号Ａ２が第１
の論理レベルＨをとる。相応して、それに対して相補性
の入力信号Ａ２が第２の論理レベルＬをとる。

その結果として、ｔｌとＩ２との間の時間中は最後の接
続点Ａは第２の論理レベルＬを有する（最後のスイッチ
ングトランジスタＴＯは導通せしめられている）。

２つの第２の接続点Ｂ、Ｈのうちの一方の接続点（Ｂ）
はそれに対応付けられている相補性トランジスタＭ　１
　ｏを経て第１の論理レベルＨにある。

なぜならば、この相補性トランジスタＭ１０と２つの第
２のスイッチングトランジスタＴＩＯ，Ｔ１ｏのうちの
一方のスイッチングトランジスタ（Ｔ　１　ｏ　）とを
制御する別の入力信号Ａ１が第２の論理レベルＬを有す
るからである。相応して、２つの第２の接続点Ｂ、４の
うちの他方の接続点（■）は２つの第２のスイッチング
トランジスタＴ１ｏ、Ｔ１０のうちの他方のスイッチン
グトランジスタ（Ｔ１０）を経て最後の接続点Ａにおけ
る論理レベル、すなわち第２の論理レベルＬにある。

すなわち、上記の別の入力信号Ａ１に対して相補性の入
力信号Ａｔにより２つのスイッチングトランジスタＴ　
１　ｏ　、　Ｔ　１　ｏのうちの他方のスイッチングト
ランジスタ（Ｔ１０）は導通状態にあり、また付属の相
補性トランジスタＭ　１　ｏは遮断状態にある。

別の２（ｎ−２）個の入力信号Ａ２、Ａ２のうちの入力
信号Ａ２は第１のスイッチングトランジスタＴ２０、、
Ｔ２１を導通させる。それによって第１の接続点Ｃおよ
びＤは、２つの第２の接続点Ｂ、Ｕが有する論理レベル
をとる。すなわち、第１の接続点Ｃは第１の論理レベル
Ｈにあり、第１の接続点りは第２の論理レベルＬにある
。

同時に、別の２　（ｎ−２）個の入力信号Ａ２、Ａ２の
うちの入力信号Ａ２に対して相補性の入力信号Ａ２はそ
れにより制御されるスイッチングトランジスタＴ２０お
よびＩ２．を遮断させる。相応して、この相補性の入力
信号Ａ２は第１のスイッチングトランジスタＴ２０．Ｔ
２１に対応付けられている相補性トランジスタＭ１−お
よび「ＴＴを導通させる。こうして第１の接続点じおよ
びＤは第１の論理レベルＨを有する。

第１の接続点Ｃ，ＣおよびＤが第１の論理レベル１１を
有するので、デコーダ出力ｆｉＤＡ１ないしＤＡ４、Ｄ
Ａ７およびＤＡＢは、当該のＣＭＯＳインバータ１１な
いしＩ４、Ｉ７およびＩ８の入力端に与えられている入
力信号Ａｎおよび愚の論理レベルに関係なく、第１の論
理レベル■１のみを有する。

同じくデコーダ出力端ＤＡ６は第１の論理レベルＨにと
どまる。なぜならば、相応のＣＭＯＳインバータＩ６に
与えられている入力信号ＡｎがこのＣＭＯＳインバータ
■６のなかで一方のチャネル形式のトランジスタを導通
状態に切換えるからである。それにより第１の供給電位
■ＣＣが第１の論理レベルＨとしてデコーダ出力ｆｉＤ
Ａ６に到達する。

しかし、ＣＭＯＳインバータ■５の入力端に与えられて
いる入力信号ＡｎがこのＣＭＯＳインバータＩ６のなか
で他方のチャネル形式のトランジスタを導通状態に切換
え、それによって第１の接続点りに与えられている第２
の論理レベルＬがデコーダ出力端ＤＡ５に通される。す
なわち、入力信号値の組み合わせとして例として選ばれ
た情報により一義的に、安定にかつ排他的にデコーダ出
力端ＤＡ５が選択され、残りのデコーダ出力ｆｉＤＡ１
ないしＤＡ４およびＤＡ６ないしＤＡ８は選択されない
状態にとどまる。

その後の時点ｔ２からクロック周期ＴＰの終了時点まで
すべての入力信号は、それらがクロック周期ＴＰの開始
時点から第１の時点ｔ１までに有する元の値を有する。

一方のチャネル形式のトランジスタが特にエンハンスメ
ント形のｐチャネル−トランジスタであり、他方のチャ
ネル形式のトランジスタが特にエンハンスメント形のｎ
チャネル−トランジスタであり、また第１の供給電位■
ＣＣが第２の供給電位ＶＳＳよりも正の電位であること
も本発明の一部をなす。

相応して、逆の対応付けも可能である。すなわち、一方
のチャネル形式のトランジスタがｎチャネル−トランジ
スタであり、他方のチャネル形式のトランジスタがｐチ
ャネル−トランジスタであり、また第１の供給電位ＶＣ
Ｃが第２の供給電位ＶＳＳよりも負の電位であってもよ
い。これらのトランジスタが同じくエンハンスメント形
であることは有利である。

すべての入力信号（ＡＯｌＡ１、Ａ２、Ａ　ｎ　％Ａ１
、Ａ２、Ａｎ）のうちの第１の群（ＡＯｌＡ１、Ａ２、
Ａｎ）がクロック周期ＴＰＯ開始時点から第１の時点ｔ
ｌ（非能動化状態）まで論理レベルとして、第２の供給
電位■ＳＳにほぼ等しい値を有することは有利である。

相応して、第１の群（ＡＯｌＡ１、Ａ２、Ａｎ）の相応
の入力信号に対して相補性である残りの入力信号Ａ１、
Ａ２、Ａｎはこの時間中に、第１の供給電位ＶＣＣにほ
ぼ等しい論理レベルを有する。

公知の技術によるデコーダ回路と本発明によるデコーダ
回路の以上に説明した実施例との間の主な相違点は、公
知の技術によるデコーダ回路では１つの選択されたデコ
ーダ出力端が第１の論理レベルＨを保ち、また選択され
ない状態では第２の論理レベルＬに接続されることにあ
る。しかし、以上に説明した実施例では、選択されてい
るデコーダ出力端は第２の論理レベルＬを有し、またす
べての他の選択されていないデコーダ出力端は第】の論
理レベルＨを有する。しかし、このことは後段に接続さ
れる回路部分の構成に不利な影響を与えない。本発明に
よるデコーダ回路の１つの実施例として、デコーダ出力
端が選択されている状態で第１の論理レベルＨを有し、
選択されていない状態で第２の論理レベルＬを有する（
公知の技術によるデコーダを参照）ように構成すること
は当業者により容易に可能である。

【図面の簡単な説明】

第１図は本発明によるデコーダ回路の第１の実施例の回
路図、第２図ａ）、ｂ）は第１図による実施例の機能を
説明するためのタイムダイアダラム、第３図は本発明に
よるデコーダ回路の第２の実施例の回路図、第４図ａ）
、ｂ）は第３図による実施例の機能を説明するためのタ
イムダイアダラムである。 ＡＯｌＡ１、Ａ２、Ａｎ、Ａ１、Ａ２、Ａ　ｎ　−・−
入力信号、ＤＡＩ〜ＤＡ８・・・デコーダ出力端、■１
〜■８・・・ＣＭＯＳインバータ、ｖｃｃ、ｖｓｓ・・
・供給電位、Ａ、Ｂ、Ｃ，Ｄ、ＴＪ、Ｃ、Ｄ・・・接続
点、ＴＯｌＴ１、Ｔ１、Ｔｌ　　ｏ、Ｔ２　ｏ、Ｔ２１
、ＴＭ　２　＋　、Ｍ　２　ｏ　、　Ｍ　２ビ・・相補
性トランジスタ、ｎ・・・自然数。 ＩＧＩ ＶＣ［。 ｌ α） ｂ） Ｆｉ Ｏ−） ト）

Claims (1)

1. 【特許請求の範囲】 １）入力信号により表されている情報をデコードするた
   めのデコーダ回路において、 ａ）１つの単独の入力信号（Ａ０）および４つの別の対
   として互いに相補性の入力信号（Ａ１、Ａｎ、＠Ａ１＠
   、＠Ａｎ＠）に対する入力端および４つの出力端（ＤＡ
   １ないしＤＡ４）を有し、 ｂ）ＣＭＯＳテクノロジーで構成されており、ｃ）４つ
   のＣＭＯＳインバータ（Ｉ１ないしＩ４）を含んでおり
   、 ｄ）各デコーダ出力端（ＤＡ１ないしＤＡ４）が同時に
   ＣＭＯＳインバータ（Ｉ１ないしＩ４）のうちの１つの
   ＣＭＯＳインバータの出力端であり、 ｅ）各ＣＭＯＳインバータ（Ｉ１ないしＩ４）において
   一方のチャネル形式のトランジスタがそのソースで第１
   の供給電位（ＶＣＣ）と接続されており、 ｆ）４つのＣＭＯＳインバータ（Ｉ１ないしＩ４）のう
   ちのそれぞれ２つのＣＭＯＳインバータ（Ｉ１、Ｉ２；
   Ｉ３、Ｉ４）においてそれらの他方のチャネル形式のト
   ランジスタのソース端子が互いに接続されており、また
   １つの第１の接続点（Ｃ；＠Ｃ＠）を形成しており、そ
   れにより全体で２つの第１の接続点（Ｃ、＠Ｃ＠）が形
   成されており、 ｇ）各第１の接続点（Ｃ、＠Ｃ＠）にさらに他方のチャ
   ネル形式のそれぞれ１つのスイッチングトランジスタ（
   Ｔ１、＠Ｔ１＠）が接続されており、 ｈ）両第１のスイッチングトランジスタ（Ｔ１、＠Ｔ１
   ＠）のソース端子が互いに接続されており、また１つの
   最後の接続点（Ａ）を形成しており、 ｉ）最後の接続点（Ａ）に他方のチャネル形式の１つの
   最後のスイッチングトランジスタ（Ｔ０）がそのドレイ
   ンで接続されており、そのソースは第２の供給電位（Ｖ
   ＳＳ）と接続されており、またそのゲートに、４つの別
   の入力信号（Ａ１、Ａｎ、＠Ａ１＠、＠Ａｎ＠）のいず
   れに対しても相補性でない単独の入力信号（Ａ０）が与
   えられており、 ｊ）各第１の接続点（Ｃ；＠Ｃ＠）において、ｊ１）そ
   れに接続されている両ＣＭＯＳインバータ（Ｉ１、Ｉ２
   ；Ｉ３、Ｉ４）のう ちの一方のＣＭＯＳインバータ（Ｉ１； Ｉ３）の両トランジスタのゲートが４つ の別の対として互いに相補性の入力信号 （Ａ１、Ａｎ、＠Ａ１＠、＠Ａｎ＠）のうちの第１の入
   力信号（Ａｎ）と接続されており、 ｊ２）第１の接続点（Ｃ；＠Ｃ＠）に接続されている両
   ＣＭＯＳインバータ（Ｉ１、Ｉ２ ；Ｉ３、Ｉ４）のうちの他方のＣＭＯＳ インバータ（Ｉ２；Ｉ４）の両トランジ スタのゲートが４つの別の対として互い に相補性の入力信号（Ａ１、Ａｎ、＠Ａ１＠、＠Ａｎ＠
   ）のうちの第１の入力信号（Ａｎ）に対して相補性の入
   力信号（＠Ａｎ＠）と接続されており、 ｋ）最後の接続点（Ａ）において、 ｋ１）最後の接続点（Ａ）と接続されている第１のスイ
   ッチングトランジスタ（Ｔ１、 ＠Ｔ１＠）のうちの一方のスイッチングトランジスタ（
   Ｔ１）のゲートが４つの別の 対として互いに相補性の入力信号（Ａ１、 Ａｎ、＠Ａ１＠、＠Ａｎ＠）のうちの第２の入力信号（
   Ａ１）と接続されており、 ｋ２）最後の接続点（Ａ）と接続されている第１のスイ
   ッチングトランジスタ（Ｔ１、 ＠Ｔ１＠）のうちの他方のスイッチングトランジスタ（
   ＠Ｔ１＠）のゲートが４つの別の対として互いに相補性
   の入力信号（Ａ１、 Ａｎ、＠Ａ１＠、＠Ａｎ＠）のうちの第２の入力信号（
   Ａ１）に対して相補性の入力信号 （＠Ａ１＠）と接続されており、 ｌ）すべての接続点（Ａ、Ｃ、＠Ｃ＠）の各々にそれぞ
   れさらに一方のチャネル形式の１つの相補性トランジス
   タ（Ｍ０、Ｍ１、＠Ｍ１＠）がそのドレインで接続され
   ており、そのソースは第１の供給電位（ＶＣＣ）と接続
   されており、またそのゲートは、ドレインで同じくそれ
   ぞれの接続点（Ａ、Ｃ、＠Ｃ＠）と接続されており従っ
   てまたそれに接続されている相補性トランジスタ（Ｍ０
   、Ｍ１、＠Ｍ１＠）のドレインと接続されているスイッ
   チングトランジスタ（Ｔ０、Ｔ１、＠Ｔ１＠）のゲート
   と接続されている ことを特徴とするデコーダ回路。 ２）ｎ＞２として、 ａ）別の２（ｎ−２）個の対として互いに相補性の入力
   信号（Ａ２、＠Ａ２＠）に対する入力端を有し、 ｂ）同時に別の２＾ｎ＾−＾１個のＣＭＯＳインバータ
   （Ｉ５ないしＩ８）の出力端である別の２＾ｎ＾−＾１
   個のデコーダ出力端（ＤＡ５ないしＤＡ８）を有し、 ｃ）別のＣＭＯＳインバータ（Ｉ５ないしＩ８）のうち
   のそれぞれ２つのＣＭＯＳインバータ（Ｉ５、Ｉ６；Ｉ
   ７、Ｉ８）において、それらの他方のチャネル形式のト
   ランジスタのソース端子が互いに接続されており、また
   １つの別の第１の接続点（Ｄ、＠Ｄ＠）を形成しており
   、それにより全体で２＾ｎ＾−＾１個の第１の接続点（
   Ｃ、Ｄ、＠Ｃ＠、＠Ｄ＠）が形成されており、ｄ）別の
   ＣＭＯＳインバータ（Ｉ５ないしＩ８）がその他の点で
   は第１の４つのＣＭＯＳインバータ（Ｉ１ないしＩ４）
   と全く同じく接続されており、 ｅ）すべての第１の接続点（Ｃ、Ｄ、＠Ｃ＠、＠Ｄ＠）
   の各々にさらに他方のチャネル形式の１つの第１のスイ
   ッチングトランジスタ（Ｔ２＿０、Ｔ２＿１、＠Ｔ２＿
   ０＠、＠Ｔ２＿１＠）がそのドレインで接続されており
   、 ｆ）すべての第１のスイッチングトランジスタのうちの
   それぞれ２つの第１のスイッチングトランジスタ（Ｔ２
   ＿０、＠Ｔ２＿０＠；Ｔ２＿１、＠Ｔ２＿１＠）のソー
   ス端子が１つの第２の接続点（Ｂ；＠Ｂ＠）に一括接続
   されており、それにより全体で２＾ｎ＾−＾２個の第２
   の接続点（Ｂ、＠Ｂ＠）が形成されており、 ｇ）第２の接続点（Ｂ、＠Ｂ＠）の各々にさらに他方の
   チャネル形式の１つの第２のスイッチングトランジスタ
   （Ｔ１＿０、＠Ｔ１＿０＠）がそのドレインで特徴ｅ）
   の意味で接続されており、その際に特徴ｆ）の意味で第
   ２のスイッチングトランジスタ（Ｔ１＿０、＠Ｔ１＿０
   ＠）のソース端子が互いに接続されており、それにより
   全体で２＾ｎ＾−＾３個の別の接続点が形成されており
   、 ｈ）スイッチングトランジスタのこのような並べ方がそ
   れぞれ２つのスイッチングトランジスタのソース端子の
   一括のもとに全体で、特徴ｅ）から数えてｎ−１回行わ
   れており、従ってこの並びの終端に別の接続点のうちの
   最後の接続点として最後の接続点（Ａ）が形成されてお
   り、またそれにより第１の接続点（Ｃ、Ｄ、＠Ｃ＠、＠
   Ｄ＠）の間に第２の接続点（Ｂ、＠Ｂ＠）および別の接
   続点を経て最後の接続点（Ａ）までに全体でｎ−１個の
   スイッチング段が形成されており、 ｉ）第２の接続点（Ｂ；＠Ｂ＠）の各々において、ｉ１
   ）第２の接続点（Ｂ；＠Ｂ＠）と接続されている２つの
   第１のスイッチングトランジ スタ（Ｔ２＿０、＠Ｔ２＿０＠；Ｔ２＿１、＠Ｔ２＿１
   ＠）のうちの一方の第１のスイッチングトラ ンジスタ（Ｔ２＿０；Ｔ２＿１）のゲートが別の２（ｎ
   −２）個の対として互いに相 補性の入力信号（Ａ２、＠Ａ２＠）のうちの第１の入力
   信号（Ａ２）と接続されてお り、 ｉ２）第２の接続点（Ｂ；＠Ｂ＠）と接続されている２
   つの第１のスイッチングトランジ スタ（Ｔ２＿０、＠Ｔ２＿０＠；Ｔ２＿１、＠Ｔ２＿１
   ＠）のうちの他方の第１のスイッチングトラ ンジスタ（＠Ｔ２＿０＠；＠Ｔ２＿１＠）のゲートが別
   の２（ｎ−２）個の対として互いに相 補性の入力信号（Ａ２、＠Ａ２＠）のうちの第１の入力
   信号（Ａ２）に対して相補性 の入力信号（＠Ａ２＠）と接続されており、ｊ）最後の
   スイッチングトランジスタ（Ｔ０）を有するスイッチン
   グ段を例外として別のスイッチングトランジスタを有す
   る各スイッチング段において、 ｊ１）別の接続点と接続されている２つの別のスイッチ
   ングトランジスタのうちの一 方のスイッチングトランジスタのゲート が別の２（ｎ−２）個の対として互いに 相補性の入力信号（Ａ２、＠Ａ２＠）のうちの他方の入
   力信号と接続されており、 ｊ２）別の接続点と接続されている２つの別のスイッチ
   ングトランジスタのうちの他 方のスイッチングトランジスタのゲート が別の２（ｎ−２）個の対として互いに 相補性の入力信号（Ａ２、＠Ａ２＠）のうちの他方の入
   力信号に対して相補性の入力 信号と接続されており、 ｋ）すべての第１の接続点（Ｃ、Ｄ、＠Ｃ＠、＠Ｄ＠）
   の各々に、かつすべての第２の接続点（Ｂ、＠Ｂ＠）お
   よび別の接続点の各々に、スイッチングトランジスタの
   ほかにそれぞれ１つの一方のチャネル形式の相補性トラ
   ンジスタ（Ｍ２＿０、Ｍ２＿１、＠Ｍ２＿０＠、＠Ｍ２
   ＿１＠、Ｍ１＿０、＠Ｍ１＿０＠）がそのドレインで接
   続されており、そのソースが第１の供給電位（ＶＣＣ）
   と接続されており、またそのゲートが、ドレインで同じ
   くそれぞれの接続点（Ｃ、Ｄ、＠Ｃ＠、＠Ｄ＠、Ｂ、＠
   Ｂ＠）と、従ってまたそれに接続されている相補性トラ
   ンジスタ（Ｍ２＿０、Ｍ２＿１、＠Ｍ２＿０＠、＠Ｍ２
   ＿１＠、Ｍ１＿０、＠Ｍ１＿０＠）と接続されているス
   イッチングトランジスタ（Ｔ２＿０、Ｔ２＿１、＠Ｔ２
   ＿０＠、＠Ｔ２＿１＠、Ｔ１＿０、＠Ｔ１＿０＠）のゲ
   ートと接続されている ことを特徴とする特許請求の範囲第１項記載のデコーダ
   回路。 ３）一方のチャネル形式のトランジスタがｐチャネル−
   トランジスタであり、他方のチャネル形式のトランジス
   タがｎチャネル−トランジスタであり、また第１の供給
   電位（ＶＣＣ）が第２の供給電位（ＶＳＳ）よりも正の
   電位であることを特徴とする特許請求の範囲第１項また
   は第２項記載のデコーダ回路。 ４）一方のチャネル形式のトランジスタがｎチャネル−
   トランジスタであり、他方のチャネル形式のトランジス
   タがｐチャネル−トランジスタであり、また第１の供給
   電位（ＶＣＣ）が第２の供給電位（ＶＳＳ）よりも負の
   電位であることを特徴とする特許請求の範囲第１項また
   は第２項記載のデコーダ回路。 ５）トランジスタがエンハンスメント形であることを特
   徴とする特許請求の範囲第１項ないし第４項のいずれか
   １項に記載のデコーダ回路。 ６）別の入力信号（Ａ１、Ａ２、Ａｎ、＠Ａ１＠、＠Ａ
   ２＠、＠Ａｎ＠）のうちの残りの入力信号（Ａ１、Ａ２
   、Ａｎ）に対して相補性である入力信号（＠Ａ１＠、＠
   Ａ２＠、＠Ａｎ＠）が非能動化状態（ｔ１まで）で、第
   １の供給電位（ＶＣＣ）にほぼ等しい電位値を有し、別
   の入力信号（Ａ１、Ａ２、Ａｎ、＠Ａ１＠、＠Ａ２＠、
   ＠Ａｎ＠）のうちの残りの入力信号（Ａ１、Ａ２、Ａｎ
   ）と単独の入力信号（Ａ０）とが非能動化状態（ｔ１ま
   で）で、第２の供給電位（ＶＳＳ）にほぼ等しい電位値
   を有することを特徴とする特許請求の範囲第１項ないし
   第５項のいずれか１項に記載のデコーダ回路。 ７）別の入力信号（Ａ１、Ａ２、Ａｎ、＠Ａ１＠、＠Ａ
   ２＠、＠Ａｎ＠）のうちの残りの入力信号（Ａ１、Ａ２
   、Ａｎ）に対して相補性である入力信号（＠Ａ１＠、＠
   Ａ２＠、＠Ａｎ＠）が非能動化状態（ｔ１まで）で、第
   ２の供給電位（ＶＳＳ）にほぼ等しい電位値を有し、別
   の入力信号（Ａ１、Ａ２、Ａｎ、＠Ａ１＠、＠Ａ２＠、
   ＠Ａｎ＠）のうちの残りの入力信号（Ａ１、Ａ２、Ａｎ
   ）と単独の入力信号（Ａ０）とが非能動化状態（ｔ１ま
   で）で、第１の供給電位（ＶＣＣ）にほぼ等しい電位値
   を有することを特徴とする特許請求の範囲第１項ないし
   第５項のいずれか１項に記載のデコーダ回路。