JPH0350454B2 - - Google Patents
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- JPH0350454B2 JPH0350454B2 JP60285165A JP28516585A JPH0350454B2 JP H0350454 B2 JPH0350454 B2 JP H0350454B2 JP 60285165 A JP60285165 A JP 60285165A JP 28516585 A JP28516585 A JP 28516585A JP H0350454 B2 JPH0350454 B2 JP H0350454B2
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- JP
- Japan
- Prior art keywords
- circuit
- decoder
- signals
- signal
- predecode
- Prior art date
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デコーダ回路に関し、特にＮチヤ
ネルMOSトランジスタ（以下、NMOSトランジ
スタと称す）とＰチヤネルMOSトランジスタ
（以下、PMOSトランジスタと称す）の両方を用
いたCMOSトランジスタを有する半導体メモリ
のデコーダ回路に関する。
ネルMOSトランジスタ（以下、NMOSトランジ
スタと称す）とＰチヤネルMOSトランジスタ
（以下、PMOSトランジスタと称す）の両方を用
いたCMOSトランジスタを有する半導体メモリ
のデコーダ回路に関する。
この発明は、CMOSトランジスタを用いて構
成されるMOSダイナミツクRAMに最もよく適用
できるので、これによつて説明する。
成されるMOSダイナミツクRAMに最もよく適用
できるので、これによつて説明する。
MOSダイナミツクRAMの大容量化に伴い、高
速性、低消費電力の観点からCMOS回路の適用
が広く行なわれつつある。一方、CMOS回路に
はラツチアツプという問題点があり、容易に
NMOSトランジスタとPMOSトランジスタとを
隣接してパターンレイアウトできないという欠点
を有している。
速性、低消費電力の観点からCMOS回路の適用
が広く行なわれつつある。一方、CMOS回路に
はラツチアツプという問題点があり、容易に
NMOSトランジスタとPMOSトランジスタとを
隣接してパターンレイアウトできないという欠点
を有している。
さて、一般的にMOSダイナミツクRAMにおい
ては、メモリセルを２次元的に並べたメモリセル
アレイを選択するためのデコーダ回路は必ず使用
するものであり、一例としてA0からA5までの６
本のアドレス信号を使つて64個（26＝64）のうち
の１個を選択するデコーダ回路（1of64デコーダ
回路）を構成することを考える。第３図は1of64
デコーダ回路を構成する基本論理を示す図であ
る。図において、６入力NAND回路１には、ア
ドレス信号のA0，A1，A2，A3，A4，A5が入力
されている。インバータ２はNAND回路１の出
力を反転させるためのものでその出力はデコーダ
出力Y0を形成している。このように、NAND回
路１とインバータ２とにより１つのデコーダ部３
が構成される。同様に、デコーダ部３′はNAND
回路１′とインバータ２′とにより構成される。
NAND回路１′にはアドレス信号の0（A0を反転
したものを0と記す）、A1，A2，A3，A4，A5が
入力される。以下、順序良く６入力NAND回路
にアドレス信号A0，A1，A2，A3，A4，A5およ
びこれらの反転信号である0，1，2，3，
Ａ4，5のいずれかを入力することによつて個々
のデコーダ部が構成され、最後のデコーダ部３″
はアドレス信号0，1，2，3，4，5が入
力される６入力NAND回路１″とインバータ２″
とから構成される。
ては、メモリセルを２次元的に並べたメモリセル
アレイを選択するためのデコーダ回路は必ず使用
するものであり、一例としてA0からA5までの６
本のアドレス信号を使つて64個（26＝64）のうち
の１個を選択するデコーダ回路（1of64デコーダ
回路）を構成することを考える。第３図は1of64
デコーダ回路を構成する基本論理を示す図であ
る。図において、６入力NAND回路１には、ア
ドレス信号のA0，A1，A2，A3，A4，A5が入力
されている。インバータ２はNAND回路１の出
力を反転させるためのものでその出力はデコーダ
出力Y0を形成している。このように、NAND回
路１とインバータ２とにより１つのデコーダ部３
が構成される。同様に、デコーダ部３′はNAND
回路１′とインバータ２′とにより構成される。
NAND回路１′にはアドレス信号の0（A0を反転
したものを0と記す）、A1，A2，A3，A4，A5が
入力される。以下、順序良く６入力NAND回路
にアドレス信号A0，A1，A2，A3，A4，A5およ
びこれらの反転信号である0，1，2，3，
Ａ4，5のいずれかを入力することによつて個々
のデコーダ部が構成され、最後のデコーダ部３″
はアドレス信号0，1，2，3，4，5が入
力される６入力NAND回路１″とインバータ２″
とから構成される。
第３図に示す1of64デコーダ回路の基本論理か
ら明らかなように、６入力NAND回路１に入力
されるアドレス信号がすべて“Ｈ”レベルのとき
のみ出力Y0は“Ｈ”となり選択された状態にな
る。逆に、６入力NAND回路１に入力されるア
ドレス信号のうち１つでも“Ｌ”であれば出力
Y0は“Ｌ”となり、非選択の状態となる。した
がつて、アドレス信号A0〜A5の26＝64通りの組
合わせに対して、ただ１個のデコーダ部のみを選
択状態にし、残りの63個のデコーダ部を非選択状
態にすることができる。これがデコーダ回路の基
本動作である。
ら明らかなように、６入力NAND回路１に入力
されるアドレス信号がすべて“Ｈ”レベルのとき
のみ出力Y0は“Ｈ”となり選択された状態にな
る。逆に、６入力NAND回路１に入力されるア
ドレス信号のうち１つでも“Ｌ”であれば出力
Y0は“Ｌ”となり、非選択の状態となる。した
がつて、アドレス信号A0〜A5の26＝64通りの組
合わせに対して、ただ１個のデコーダ部のみを選
択状態にし、残りの63個のデコーダ部を非選択状
態にすることができる。これがデコーダ回路の基
本動作である。
第４図は第３図に示す１つのデコーダ部３を単
純にCMOS回路によつて構成したもので、６入
力NAND回路１は６個の並列に接続された
PMOSトランジスタと６個の直列に接続された
NMOSトランジスタとから構成されている。イ
ンバータ２はロードトランジスタとして動作する
PMOSトランジスタとドライバトランジスタと
して動作するNMOSトランジスタとから構成さ
れている。これらの構成法はいずれもよく知られ
たもので、その詳しい動作説明は省略する。
純にCMOS回路によつて構成したもので、６入
力NAND回路１は６個の並列に接続された
PMOSトランジスタと６個の直列に接続された
NMOSトランジスタとから構成されている。イ
ンバータ２はロードトランジスタとして動作する
PMOSトランジスタとドライバトランジスタと
して動作するNMOSトランジスタとから構成さ
れている。これらの構成法はいずれもよく知られ
たもので、その詳しい動作説明は省略する。
ところで、MOSダイナミツクRAMにおいて使
われるデコーダ回路のピツチを決めている要因
は、メモリセルを構成するワード線のピツチであ
り、MOSダイナミツクRAMの大容量化に伴つて
ワード線のピツチはますます小さくなつている。
たとえば、1MビツトMOSダイナミツクRAMの
場合、ワード線のピツチは4μｍ程度である。も
し、第４図に示すようなCMOS回路で第３図に
示す1of64デコーダ回路を構成するならば、4μｍ
ピツチで第３図に示すデコーダ部３をパターンレ
イアウトする必要がある。そのため、NMOSト
ランジスタとPMOSトランジスタとを隣接して
パターンレイアウトせざるを得ない状態となり、
ラツチアツプを起こしやすい欠点を有することに
なる。したがつて、デコーダ回路のピツチを広げ
ることはラツチアツプを防止する点から極めて重
要なこととなる。
われるデコーダ回路のピツチを決めている要因
は、メモリセルを構成するワード線のピツチであ
り、MOSダイナミツクRAMの大容量化に伴つて
ワード線のピツチはますます小さくなつている。
たとえば、1MビツトMOSダイナミツクRAMの
場合、ワード線のピツチは4μｍ程度である。も
し、第４図に示すようなCMOS回路で第３図に
示す1of64デコーダ回路を構成するならば、4μｍ
ピツチで第３図に示すデコーダ部３をパターンレ
イアウトする必要がある。そのため、NMOSト
ランジスタとPMOSトランジスタとを隣接して
パターンレイアウトせざるを得ない状態となり、
ラツチアツプを起こしやすい欠点を有することに
なる。したがつて、デコーダ回路のピツチを広げ
ることはラツチアツプを防止する点から極めて重
要なこととなる。
第５図は、デコーダ回路のピツチを広げるため
に従来から使われているCMOS回路によるデコ
ーダ回路である。なお、この第５図の場合も
1of64デコーダ回路を示している。図において、
１つのデコーダ部はメインデコーダ部Ａと４つの
サブデコーダ部B1〜B4からなつている。４入力
NAND回路４には、アドレス信号のA0，A1，
A2，A3が入力されている。そして、４入力
NAND回路４がメインデコーダ部Ａを構成して
いる。PMOSトランジスタT1はそのドレインに
プリデコード信号P0が与えられ、そのソースが
出力Y0を導出する出力端に接続され、そのゲー
トが４入力NAND回路４の出力ノードＮ１に接
続されている。NMOSトランジスタT1′はそのド
レインが出力Y0を導出する出力端に接続され、
そのソースが接地され、そのゲートがノードＮ１
に接続されている。そして、PMOSトランジス
タT1とNMOSトランジスタT1′とでサブデコーダ
部B1を構成している。同様の接続方式で、プリ
デコード信号P1に対してサブデコーダ部B2が対
応して形成され、プリデコード信号P2に対して
サブデコーダ部B3が対応して形成され、プリデ
コード信号P3に対してサブデコーダ部B4が対応
して形成されている。なお、第５図に示すような
デコーダ部は、16組設けられ、Y0からY63までの
64個のデコード出力を得ている。但し、各組のデ
コーダ部のメインデコーダ部Ａにはそれぞれ異な
る組合わせのアドレス信号が入力されている。
に従来から使われているCMOS回路によるデコ
ーダ回路である。なお、この第５図の場合も
1of64デコーダ回路を示している。図において、
１つのデコーダ部はメインデコーダ部Ａと４つの
サブデコーダ部B1〜B4からなつている。４入力
NAND回路４には、アドレス信号のA0，A1，
A2，A3が入力されている。そして、４入力
NAND回路４がメインデコーダ部Ａを構成して
いる。PMOSトランジスタT1はそのドレインに
プリデコード信号P0が与えられ、そのソースが
出力Y0を導出する出力端に接続され、そのゲー
トが４入力NAND回路４の出力ノードＮ１に接
続されている。NMOSトランジスタT1′はそのド
レインが出力Y0を導出する出力端に接続され、
そのソースが接地され、そのゲートがノードＮ１
に接続されている。そして、PMOSトランジス
タT1とNMOSトランジスタT1′とでサブデコーダ
部B1を構成している。同様の接続方式で、プリ
デコード信号P1に対してサブデコーダ部B2が対
応して形成され、プリデコード信号P2に対して
サブデコーダ部B3が対応して形成され、プリデ
コード信号P3に対してサブデコーダ部B4が対応
して形成されている。なお、第５図に示すような
デコーダ部は、16組設けられ、Y0からY63までの
64個のデコード出力を得ている。但し、各組のデ
コーダ部のメインデコーダ部Ａにはそれぞれ異な
る組合わせのアドレス信号が入力されている。
第６図は第５図に示すデコーダ回路で使用され
る４つのプリデコード信号P0〜P3の発生回路を
示している。図示のごとく、プリデコード信号
P0〜P3はアドレス信号A4とA5をデコードした形
になつている。
る４つのプリデコード信号P0〜P3の発生回路を
示している。図示のごとく、プリデコード信号
P0〜P3はアドレス信号A4とA5をデコードした形
になつている。
以上のように構成されたデコーダ回路において
は、確かに第３図に示されたデコーダ回路のピツ
チに比べて４倍のピツチで第５図に示す１つのデ
コーダ部をパターンレイアウトすることができ、
NMOSトランジスタとPMOSトランジスタとの
隣接度合は緩和されている。しかし、1Mビツト
MOSダイナミツクRAMの場合には、それでも
16μｍ（4μｍ×４倍）ピツチで第５図に示された
１つのデコーダ部をパターンレイアウトしなけれ
ばならず、この値はラツチアツプの観点から十分
とは言えない。さらに4Mビツト以上の大容量化
に対しては第５図に示したデコーダ回路は対処で
きないという欠点を有している。
は、確かに第３図に示されたデコーダ回路のピツ
チに比べて４倍のピツチで第５図に示す１つのデ
コーダ部をパターンレイアウトすることができ、
NMOSトランジスタとPMOSトランジスタとの
隣接度合は緩和されている。しかし、1Mビツト
MOSダイナミツクRAMの場合には、それでも
16μｍ（4μｍ×４倍）ピツチで第５図に示された
１つのデコーダ部をパターンレイアウトしなけれ
ばならず、この値はラツチアツプの観点から十分
とは言えない。さらに4Mビツト以上の大容量化
に対しては第５図に示したデコーダ回路は対処で
きないという欠点を有している。
第７図は、さらにデコーダ回路のピツチを広げ
るために第５図に示す従来のデコーダ回路をもと
に、プリデコード信号を４本から16本に増やして
デコーダ回路を構成した例であり、基本的動作は
第５図の従来装置と全く同様である。ただ、16本
のプリデコード信号P0〜P15を使用し、それらを
発生させる回路に第８図に示すものを使用する点
が異なつているだけである。第８図に示すプリデ
コード信号P0〜P15の発生回路は、アドレス信号
A2，A3，A5，A5をデコードした形になつてい
る。
るために第５図に示す従来のデコーダ回路をもと
に、プリデコード信号を４本から16本に増やして
デコーダ回路を構成した例であり、基本的動作は
第５図の従来装置と全く同様である。ただ、16本
のプリデコード信号P0〜P15を使用し、それらを
発生させる回路に第８図に示すものを使用する点
が異なつているだけである。第８図に示すプリデ
コード信号P0〜P15の発生回路は、アドレス信号
A2，A3，A5，A5をデコードした形になつてい
る。
第７図のように構成されたデコーダ回路におい
ては、第３図に示されたデコーダ回路のピツチに
比べて16倍のピツチで１つのデコーダ部をパター
ンレイアウトすることができ、1MビツトMOSダ
イナミツクRAMの場合でも64μｍ（4μｍ×16倍）
ピツチであるので、ラツチアツプの観点から十分
なマージンのあるものとなる。しかしながら、16
本のプリデコード信号を配線する面積および16本
のプリデコード信号を発生させる回路の面積の増
大はパターンレイアウトの観点から無視できない
大きさとなつてくる。さらに、２入力NAND回
路４（第７図参照）の出力ノードＮ１に接続され
る16個のNMOSトランジスタT1，T2，…T16と
16個のPMOSトランジスタT1′，T2′，…T16′のゲ
ート容量による負荷容量の増大はデコーダ回路の
高速化を阻害するものとなる。
ては、第３図に示されたデコーダ回路のピツチに
比べて16倍のピツチで１つのデコーダ部をパター
ンレイアウトすることができ、1MビツトMOSダ
イナミツクRAMの場合でも64μｍ（4μｍ×16倍）
ピツチであるので、ラツチアツプの観点から十分
なマージンのあるものとなる。しかしながら、16
本のプリデコード信号を配線する面積および16本
のプリデコード信号を発生させる回路の面積の増
大はパターンレイアウトの観点から無視できない
大きさとなつてくる。さらに、２入力NAND回
路４（第７図参照）の出力ノードＮ１に接続され
る16個のNMOSトランジスタT1，T2，…T16と
16個のPMOSトランジスタT1′，T2′，…T16′のゲ
ート容量による負荷容量の増大はデコーダ回路の
高速化を阻害するものとなる。
以上説明したごとく、従来のデコーダ回路で
は、１つのデコーダ部のパターンレイアウトのピ
ツチを広げようとすると、プリデコード信号の本
数が増大して回路面積の増大を招くとともに、負
荷容量の増大によつて回路の高速化を阻害すると
いう問題点があつた。
は、１つのデコーダ部のパターンレイアウトのピ
ツチを広げようとすると、プリデコード信号の本
数が増大して回路面積の増大を招くとともに、負
荷容量の増大によつて回路の高速化を阻害すると
いう問題点があつた。
この発明は、上記のような問題点を解消するた
めになされたもので、デコーダ回路のピツチを広
げることを可能にすると同時に、プリデコード信
号の本数を最小にできるデコーダ回路を提供する
ことを目的とする。
めになされたもので、デコーダ回路のピツチを広
げることを可能にすると同時に、プリデコード信
号の本数を最小にできるデコーダ回路を提供する
ことを目的とする。
この発明に係るデコーダ回路は、CMOS回路
により構成され、ｉビツトの選択信号をデコード
して2i個のデコード信号を出力する。ｉビツトの
選択信号はｊビツトの第１グループの選択信号と
ｋビツトの第２グループの選択信号と、ｌビツト
の第３グループの選択信号とに区分されている
（ｉ＝ｊ＋ｋ＋ｌ）。さらに、この発明に係るデコ
ーダ回路は、第１および第２のプリデコード手段
と、デコード手段とを備えている。第１のプリデ
コード手段は、ｋビツトの第２グループの選択信
号をデコードして2k個の第１のプリデコード信号
を発生する。第２のプリデコード手段は、ｌビツ
トの第３グループの選択信号をデコードして2l個
の第２のプリデコード信号を発生する。デコード
手段は、ｊビツトの第１グループの選択信号と第
１および第２のプリデコード信号とに基づいて、
2i個のデコード信号を出力する。デコード手段
は、第１および第２の中間デコード信号発生手段
と、最終デコード信号発生手段とを含む。第１の
中間デコード信号発生手段は、ｊビツトの第１グ
ループの選択信号に基づいて、2j個の第１の中間
デコード信号を発生する。第２の中間デコード信
号発生手段は、2j個の第１の中間デコード信号お
よび2k個の第１のプリデコード信号に基づいて、
2j×2k＝2j+k個の第２の中間デコード信号を発生
する。最終デコード信号発生手段は、2j+k個の第
２の中間デコード信号および2l個の第２のプリデ
コード信号に基づいて、2j+k×2l＝2i個の最終デコ
ード信号を発生する。
により構成され、ｉビツトの選択信号をデコード
して2i個のデコード信号を出力する。ｉビツトの
選択信号はｊビツトの第１グループの選択信号と
ｋビツトの第２グループの選択信号と、ｌビツト
の第３グループの選択信号とに区分されている
（ｉ＝ｊ＋ｋ＋ｌ）。さらに、この発明に係るデコ
ーダ回路は、第１および第２のプリデコード手段
と、デコード手段とを備えている。第１のプリデ
コード手段は、ｋビツトの第２グループの選択信
号をデコードして2k個の第１のプリデコード信号
を発生する。第２のプリデコード手段は、ｌビツ
トの第３グループの選択信号をデコードして2l個
の第２のプリデコード信号を発生する。デコード
手段は、ｊビツトの第１グループの選択信号と第
１および第２のプリデコード信号とに基づいて、
2i個のデコード信号を出力する。デコード手段
は、第１および第２の中間デコード信号発生手段
と、最終デコード信号発生手段とを含む。第１の
中間デコード信号発生手段は、ｊビツトの第１グ
ループの選択信号に基づいて、2j個の第１の中間
デコード信号を発生する。第２の中間デコード信
号発生手段は、2j個の第１の中間デコード信号お
よび2k個の第１のプリデコード信号に基づいて、
2j×2k＝2j+k個の第２の中間デコード信号を発生
する。最終デコード信号発生手段は、2j+k個の第
２の中間デコード信号および2l個の第２のプリデ
コード信号に基づいて、2j+k×2l＝2i個の最終デコ
ード信号を発生する。
この発明においては、デコード手段が３つの階
層、すなわち第１の中間デコード信号発生手段と
第２の中間デコード信号発生手段と最終デコード
信号発生手段とに階層化されており、それぞれの
階層において段階的に選択信号のデコードが実行
される。すなわち、第１の中間デコード信号発生
手段は、第１グループの選択信号に基づいて、第
１の中間デコード信号を発生する。第２の中間デ
コード信号発生手段は、第１の中間デコード信号
および第１のプリデコード信号に基づいて、第２
の中間デコード信号を発生する。最終デコード信
号発生手段は、第２の中間デコード信号および第
２のプリデコード信号に基づいて、最終デコード
信号を発生する。このようにこの発明では、デコ
ード手段が従来のデコーダ回路に比べてより階層
化されていることにより、プリデコード信号の本
数を最小に保ちつつデコーダ回路の回路面積の低
減を図つている。
層、すなわち第１の中間デコード信号発生手段と
第２の中間デコード信号発生手段と最終デコード
信号発生手段とに階層化されており、それぞれの
階層において段階的に選択信号のデコードが実行
される。すなわち、第１の中間デコード信号発生
手段は、第１グループの選択信号に基づいて、第
１の中間デコード信号を発生する。第２の中間デ
コード信号発生手段は、第１の中間デコード信号
および第１のプリデコード信号に基づいて、第２
の中間デコード信号を発生する。最終デコード信
号発生手段は、第２の中間デコード信号および第
２のプリデコード信号に基づいて、最終デコード
信号を発生する。このようにこの発明では、デコ
ード手段が従来のデコーダ回路に比べてより階層
化されていることにより、プリデコード信号の本
数を最小に保ちつつデコーダ回路の回路面積の低
減を図つている。
第１図はこの発明の一実施例であるCMOS回
路によるデコーダ回路を示す図である。なお、こ
の第１図の実施例は、1of64デコーダ回路として
構成されている。図において、１つのデコーダ部
はメインデコーダ部Ｃと４つのサブデコーダ部
D1〜D4とから構成されている（なお、第１図で
はサブデコーダ部D2およびD3については省略し
ている。）２入力NAND回路４には、アドレス信
号のA0，A1が入力されている。そして、２入力
NAND回路４がメインデコーダ部Ｃを構成して
いる。PMOSトランジスタT1は、そのドレイン
にプリデコード信号P0が与えられ、そのソース
がノードＮ２に接続され、そのゲートが２入力
NAND回路４の出力ノードＮ１に接続されてい
る。NMOSトランジスタT1′は、そのドレインが
ノードN2に接続され、そのソースが接地され、
そのゲートがノードＮ１に接続されている。
PMOSトランジスタT10は、そのドレインがノー
ドＮ２に接続され、そのソースがデコード出力
Y0を導出する出力端に接続され、そのゲートに
プリデコード信号Q0が与えられている。PMOS
トランジスタT11は、そのドレインがノードＮ２
に接続され、そのソースがデコード出力Y1を導
出する出力端に接続され、そのゲートにプリデコ
ード信号Q1が与えられている。PMOSトランジ
スタT12は、そのドレインがノードＮ２に接続さ
れ、そのソースがデコード出力Y2を導出する出
力端に接続され、そのゲートにプリデコード信号
Q2が与えられている。PMOSトランジスタT13
は、そのドレインがノードＮ２に接続され、その
ソースがデコード出力Y3を導出する出力端に接
続され、そのゲートにプリデコード信号Q3が与
えられている。そして、PMOSトランジスタT1
と、NMOSトランジスタT1′と、PMOSトランジ
スタT10と、PMOSトランジスタT11と、PMOS
トランジスタT12と、PMOSトランジスタT13と
でサブデコーダ部D1を構成している。
路によるデコーダ回路を示す図である。なお、こ
の第１図の実施例は、1of64デコーダ回路として
構成されている。図において、１つのデコーダ部
はメインデコーダ部Ｃと４つのサブデコーダ部
D1〜D4とから構成されている（なお、第１図で
はサブデコーダ部D2およびD3については省略し
ている。）２入力NAND回路４には、アドレス信
号のA0，A1が入力されている。そして、２入力
NAND回路４がメインデコーダ部Ｃを構成して
いる。PMOSトランジスタT1は、そのドレイン
にプリデコード信号P0が与えられ、そのソース
がノードＮ２に接続され、そのゲートが２入力
NAND回路４の出力ノードＮ１に接続されてい
る。NMOSトランジスタT1′は、そのドレインが
ノードN2に接続され、そのソースが接地され、
そのゲートがノードＮ１に接続されている。
PMOSトランジスタT10は、そのドレインがノー
ドＮ２に接続され、そのソースがデコード出力
Y0を導出する出力端に接続され、そのゲートに
プリデコード信号Q0が与えられている。PMOS
トランジスタT11は、そのドレインがノードＮ２
に接続され、そのソースがデコード出力Y1を導
出する出力端に接続され、そのゲートにプリデコ
ード信号Q1が与えられている。PMOSトランジ
スタT12は、そのドレインがノードＮ２に接続さ
れ、そのソースがデコード出力Y2を導出する出
力端に接続され、そのゲートにプリデコード信号
Q2が与えられている。PMOSトランジスタT13
は、そのドレインがノードＮ２に接続され、その
ソースがデコード出力Y3を導出する出力端に接
続され、そのゲートにプリデコード信号Q3が与
えられている。そして、PMOSトランジスタT1
と、NMOSトランジスタT1′と、PMOSトランジ
スタT10と、PMOSトランジスタT11と、PMOS
トランジスタT12と、PMOSトランジスタT13と
でサブデコーダ部D1を構成している。
同様の接続方式で、プリデコード信号P1に対
してサブデコーダ部Ｄ２（第１図では省略）が対
応して形成され、プリデコード信号P2に対して
サブデコーダ部Ｄ３（第１図では省略）が対応し
て形成され、プリデコード信号P3に対してサブ
デコーダ部Ｄ４が対応して形成されている。
してサブデコーダ部Ｄ２（第１図では省略）が対
応して形成され、プリデコード信号P2に対して
サブデコーダ部Ｄ３（第１図では省略）が対応し
て形成され、プリデコード信号P3に対してサブ
デコーダ部Ｄ４が対応して形成されている。
第２Ａ図および第２Ｂ図は、それぞれ、第１図
に示すデコーダ回路で使用される４つのプリデコ
ード信号P0〜P3の発生回路、および他の４つの
プリデコード信号Q0〜Q3の発生回路を示してい
る。プリデコード信号P0〜P3はアドレス信号A4
とA5をデコードした形になつており、２入力
NAND回路とインバータ回路とで構成（したが
つて、論理的にはAND回路で構成）されている。
一方、他の４つのプリデコード信号Q0〜Q3はア
ドレス信号A2とA3をデコーダした形になつてい
るが、２入力NAND回路だけで構成されている。
に示すデコーダ回路で使用される４つのプリデコ
ード信号P0〜P3の発生回路、および他の４つの
プリデコード信号Q0〜Q3の発生回路を示してい
る。プリデコード信号P0〜P3はアドレス信号A4
とA5をデコードした形になつており、２入力
NAND回路とインバータ回路とで構成（したが
つて、論理的にはAND回路で構成）されている。
一方、他の４つのプリデコード信号Q0〜Q3はア
ドレス信号A2とA3をデコーダした形になつてい
るが、２入力NAND回路だけで構成されている。
なお、第１図は１つのデコーダ部のみを示して
いるが、同様のデコーダ部が後３個設けられて全
体で1of64デコーダ回路を構成している。ただし、
各デコーダ部に入力されるアドレス信号はその組
み合せが異ならされていることは勿論である。
いるが、同様のデコーダ部が後３個設けられて全
体で1of64デコーダ回路を構成している。ただし、
各デコーダ部に入力されるアドレス信号はその組
み合せが異ならされていることは勿論である。
次に、上記実施例の動作を説明する。今、簡単
のためにアドレス信号A0，A1，A2，A3，A4，
A5がすべて“Ｈ”であつたとする。２入力
NAND回路４は入力されるアドレス信号がA0と
A1なので出力ノードＮ１は“Ｌ”となり、
NMOSトランジスタT1′，T2′，T3′，T4′は
（T2′とT3′は第１図では省略している）オフし、
PMOSトランジスタT1，T2，T3，T4が（T2と
T3は第１図では省略している）オンする。一方、
第２Ａ図のプリデコード信号の発生回路図からわ
かるように、プリデコード信号P0のみ“Ｈ”と
なり、プリデコード信号P1〜P3は“Ｌ”となる。
したがつて、プリデコード信号P0に接続されて
いるサブデコーダ部D1のノードＮ２のみが“Ｈ”
となつて活性化され、他のサブデコーダ部Ｄ２，
Ｄ３，Ｄ４のノードＮ３，Ｎ４，Ｎ５（Ｎ３，Ｎ
４は第１図に示されていない）は“Ｌ”のままで
活性化されない。
のためにアドレス信号A0，A1，A2，A3，A4，
A5がすべて“Ｈ”であつたとする。２入力
NAND回路４は入力されるアドレス信号がA0と
A1なので出力ノードＮ１は“Ｌ”となり、
NMOSトランジスタT1′，T2′，T3′，T4′は
（T2′とT3′は第１図では省略している）オフし、
PMOSトランジスタT1，T2，T3，T4が（T2と
T3は第１図では省略している）オンする。一方、
第２Ａ図のプリデコード信号の発生回路図からわ
かるように、プリデコード信号P0のみ“Ｈ”と
なり、プリデコード信号P1〜P3は“Ｌ”となる。
したがつて、プリデコード信号P0に接続されて
いるサブデコーダ部D1のノードＮ２のみが“Ｈ”
となつて活性化され、他のサブデコーダ部Ｄ２，
Ｄ３，Ｄ４のノードＮ３，Ｎ４，Ｎ５（Ｎ３，Ｎ
４は第１図に示されていない）は“Ｌ”のままで
活性化されない。
次に、第２Ｂ図からわかるように、プリデコー
ド信号Q0〜Q3のうちQ0のみが“Ｌ”となり、
Q1，Q2，Q3は“Ｈ”となる。したがつて、
PMOSトランジスタT10のみがオンして出力Y0の
みが“Ｈ”となり、PMOSトランジスタT11、
PMOSトランジスタT12、PMOSトランジスタ
T13がオフのままなので出力Y1，Y2，Y3はいず
れも“Ｌ”となる。
ド信号Q0〜Q3のうちQ0のみが“Ｌ”となり、
Q1，Q2，Q3は“Ｈ”となる。したがつて、
PMOSトランジスタT10のみがオンして出力Y0の
みが“Ｈ”となり、PMOSトランジスタT11、
PMOSトランジスタT12、PMOSトランジスタ
T13がオフのままなので出力Y1，Y2，Y3はいず
れも“Ｌ”となる。
このように、アドレス信号A0とA1によつてま
ずメインデコーダ部を選択し、次にプリデコード
信号P0〜P3によつてサブデコーダ部D1〜D4のう
ちの１つを選択し、さらにプリデコード信号Q0
〜Q3によつてPMOSトランジスタT10，T11，
T12，T13のうちの１つを選択してデコーダ回路
としての機能を果たすようになつている。
ずメインデコーダ部を選択し、次にプリデコード
信号P0〜P3によつてサブデコーダ部D1〜D4のう
ちの１つを選択し、さらにプリデコード信号Q0
〜Q3によつてPMOSトランジスタT10，T11，
T12，T13のうちの１つを選択してデコーダ回路
としての機能を果たすようになつている。
ここで、第１図の実施例によるデコーダ回路と
第７図に示す従来のデコーダ回路を比較すること
によつて、この発明の特徴は一層明らかとなる。
まず、上記実施例のデコーダ回路のピツチは、第
３図に示されたデコーダ回路のピツチに比べて16
倍になり、1MビツトMOSダイナミツクRAMの
場合でも64μｍ（4μｍ×16倍）のピツチでパター
ンレイアウトをすることができ、ラツチアツプの
観点から十分マージンのあるものとなる。次に、
プリデコード信号の本数もP0〜P3とQ0〜Q3の合
計８本であり、第７図の場合と比較して1/2で済
んでいる。さらに、プリデコード信号を発生させ
る回路は２入力NAND回路なので、第７図の場
合の４入力NAND回路に比較して少ない面積で
パターンレイアウトをすることが可能となる。ま
た、２入力NAND回路４の出力ノードＮ１に接
続されるのは、第１図の実施例の場合４個の
NMOSトランジスタと４個のPMOSトランジス
タであり、第７図の場合の1/4の負荷容量で済み、
デコーダ回路の高速化にも有利な構成となつてい
る。
第７図に示す従来のデコーダ回路を比較すること
によつて、この発明の特徴は一層明らかとなる。
まず、上記実施例のデコーダ回路のピツチは、第
３図に示されたデコーダ回路のピツチに比べて16
倍になり、1MビツトMOSダイナミツクRAMの
場合でも64μｍ（4μｍ×16倍）のピツチでパター
ンレイアウトをすることができ、ラツチアツプの
観点から十分マージンのあるものとなる。次に、
プリデコード信号の本数もP0〜P3とQ0〜Q3の合
計８本であり、第７図の場合と比較して1/2で済
んでいる。さらに、プリデコード信号を発生させ
る回路は２入力NAND回路なので、第７図の場
合の４入力NAND回路に比較して少ない面積で
パターンレイアウトをすることが可能となる。ま
た、２入力NAND回路４の出力ノードＮ１に接
続されるのは、第１図の実施例の場合４個の
NMOSトランジスタと４個のPMOSトランジス
タであり、第７図の場合の1/4の負荷容量で済み、
デコーダ回路の高速化にも有利な構成となつてい
る。
ところで、上記実施例では、NAND回路によ
るデコーダ回路の場合について述べたが、NOR
回路によるデコーダ回路の場合についてもこの発
明を適用できることは言うまでもない。
るデコーダ回路の場合について述べたが、NOR
回路によるデコーダ回路の場合についてもこの発
明を適用できることは言うまでもない。
以上のように、この発明によれば、プリデコー
ド信号の本数を最小に保ちながらデコーダ回路の
ピツチを広げることができる。したがつて、デコ
ーダ回路の高速化を犠牲にすることなくラツチア
ツプに強いCMOS回路によるデコーダ回路を得
ることができる。
ド信号の本数を最小に保ちながらデコーダ回路の
ピツチを広げることができる。したがつて、デコ
ーダ回路の高速化を犠牲にすることなくラツチア
ツプに強いCMOS回路によるデコーダ回路を得
ることができる。
第１図はこの発明の一実施例のCMOS回路に
よるデコーダ回路を示す図である。第２Ａ図およ
び第２Ｂ図は第１図に示すデコーダ回路で使用さ
れるプリデコード信号を発生させるための回路を
示す図である。第３図は従来の1of64デコーダ回
路の基本論理構成を示す図である。第４図は第３
図に示す１つのデコーダ部をCMOS回路によつ
て構成した場合の回路図である。第５図は
CMOS回路による従来のデコーダ回路の他の例
を示す図である。第６図は第５図に示すデコーダ
回路で使用されるプリデコード信号を発生させる
ための回路図である。第７図はCMOS回路によ
る従来のデコーダ回路のさらに他の例を示す図で
ある。第８図は第７図に示すデコーダ回路で使用
されるプリデコード信号を発生させるための回路
を示す図である。 図において、Ｃはメインデコーダ部、Ｄ１〜Ｄ
４はサブデコーダ部、４はNAND回路、P0〜P3
はプリデコード信号、Q0〜Q3はプリデコード信
号、T1はPMOSトランジスタ、T1′はNMOSトラ
ンジスタ、T10，T11，T12，T13はPMOSトラン
ジスタを示す。なお、各図中同一符号は同一また
は相当部分を示す。
よるデコーダ回路を示す図である。第２Ａ図およ
び第２Ｂ図は第１図に示すデコーダ回路で使用さ
れるプリデコード信号を発生させるための回路を
示す図である。第３図は従来の1of64デコーダ回
路の基本論理構成を示す図である。第４図は第３
図に示す１つのデコーダ部をCMOS回路によつ
て構成した場合の回路図である。第５図は
CMOS回路による従来のデコーダ回路の他の例
を示す図である。第６図は第５図に示すデコーダ
回路で使用されるプリデコード信号を発生させる
ための回路図である。第７図はCMOS回路によ
る従来のデコーダ回路のさらに他の例を示す図で
ある。第８図は第７図に示すデコーダ回路で使用
されるプリデコード信号を発生させるための回路
を示す図である。 図において、Ｃはメインデコーダ部、Ｄ１〜Ｄ
４はサブデコーダ部、４はNAND回路、P0〜P3
はプリデコード信号、Q0〜Q3はプリデコード信
号、T1はPMOSトランジスタ、T1′はNMOSトラ
ンジスタ、T10，T11，T12，T13はPMOSトラン
ジスタを示す。なお、各図中同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ CMOS回路により構成され、ｉビツトの選
択信号をデコードして2i個のデコード信号を出力
するデコーダ回路であつて、 前記ｉビツトの選択信号は、ｊビツトの第１グ
ループの選択信号と、ｋビツトの第２グループの
選択信号と、ｌビツトの第３グループの選択信号
とに区分されており（ｉ＝ｊ＋ｋ＋ｌ）、 前記ｋビツトの第２グループの選択信号をデコ
ードして2k個の第１のプリデコード信号を発生す
る第１のプリデコード手段、 前記ｌビツトの第３グループの選択信号をデコ
ードして2l個の第２のプリデコード信号を発生す
る第２のプリデコード手段、および 前記ｊビツトの第１グループの選択信号と前記
第１および第２のプリデコード信号とに基づい
て、前記2i個のデコード信号を出力するデコード
手段を備え、 前記デコード手段は、 前記ｊビツトの第１グループの選択信号に基づ
いて、2j個の第１の中間デコード信号を発生する
第１の中間デコード信号発生手段と、 前記第１の中間デコード信号および前記第１の
プリデコード信号に基づいて、2j×2k（＝2j+k）個
の第２の中間デコード信号を発生する中間デコー
ド信号発生手段と、 前記第２の中間デコード信号および前記第２の
プリデコード信号に基づいて、2j+k×2l（＝2i）個
の最終デコード信号を発生する最終デコード信号
発生手段とを含む、デコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285165A JPS62143525A (ja) | 1985-12-18 | 1985-12-18 | デコ−ダ回路 |
| US06/941,214 US4724341A (en) | 1985-12-18 | 1986-12-12 | CMOS decoder circuit resistant to latch-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285165A JPS62143525A (ja) | 1985-12-18 | 1985-12-18 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143525A JPS62143525A (ja) | 1987-06-26 |
| JPH0350454B2 true JPH0350454B2 (ja) | 1991-08-01 |
Family
ID=17687932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285165A Granted JPS62143525A (ja) | 1985-12-18 | 1985-12-18 | デコ−ダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4724341A (ja) |
| JP (1) | JPS62143525A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198120A (ja) * | 1988-02-02 | 1989-08-09 | Fujitsu Ltd | デコーダ回路 |
| US5157283A (en) * | 1988-12-23 | 1992-10-20 | Samsung Electronics Co., Ltd. | Tree decoder having two bit partitioning |
| US4972144A (en) * | 1989-11-28 | 1990-11-20 | Motorola, Inc. | Testable multiple channel decoder |
| US5387827A (en) * | 1990-01-20 | 1995-02-07 | Hitachi, Ltd. | Semiconductor integrated circuit having logic gates |
| US5175547A (en) * | 1992-01-31 | 1992-12-29 | Motorola, Inc. | Method and apparatus for testing an analog to digital converter |
| US5185607A (en) * | 1992-01-31 | 1993-02-09 | Motorola, Inc. | Method and apparatus for testing an analog to digital converter |
| US5719818A (en) * | 1996-04-18 | 1998-02-17 | Waferscale Integration Inc. | Row decoder having triple transistor word line drivers |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| US6693453B1 (en) * | 2002-04-23 | 2004-02-17 | Macronix International Co., Ltd. | Re-programmable logic array |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144790A (ja) * | 1984-12-18 | 1986-07-02 | Sharp Corp | アドレスデコ−ダ回路 |
-
1985
- 1985-12-18 JP JP60285165A patent/JPS62143525A/ja active Granted
-
1986
- 1986-12-12 US US06/941,214 patent/US4724341A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62143525A (ja) | 1987-06-26 |
| US4724341A (en) | 1988-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |