DE2842547A1 - Schaltungsanordnung zum lesen und regenerieren von in ein-transistor-speicherelementen gespeicherten informationen - Google Patents
Schaltungsanordnung zum lesen und regenerieren von in ein-transistor-speicherelementen gespeicherten informationenInfo
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Description
2842147
SIEMENS AKTIENGESELLSCHAPT unser Zeichen
Berlin und Manchen VPA 73 ρ 1 \hl BRD
Schaltungsanordnung zum Lesen und Regenerieren von in
Ein-Transistor-Speieherelementen gespeicherten Informationen
Sie Erfindung bezieht sich auf eine Schaltungsanordnung
zum Lesen und Regenerieren von in Ein-Transistor-Speicherelementen
gespeicherten Informationen, bei der jeweils zum Auslesen durch Aktivieren einer Wortleitung
adressierte Speicherelemente eine vorhandene Informationsladung in ihnen zugeordnete Bitleitungen umladen
und bei der die Bitleitungen auf Eingänge von ihnen zugeordneten Lese-/Regenerierverstärkern wirken.
Die Erhöhung der Speicherdichte von Halbleiterspeicher
ist derzeit das wichtigste.Problem auf dem Gebiet der
Speicherentwicklung. Bislang war die Speicherdichte im wesentlichen durch die Empfindlichkeit der Lese-/Regenerierverstärker,
den Ladtingstransfer über die Bitleitungen
(gegeben durch das Verhältnis von Speicher- zur Bitleitungskapazität) und die Abmessungen des Ver-
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stärkers gegeben. Insbesondere zur Verbesserung des
Ladungstransfers sind Anordnungen bekannt geworden,
vgl. beispielsweise Anordnungen mit Schwelltransistoren,
wie Deutsche Patentschrift 23 09 192 und L.G. Heller et al: High Sensitivity Charge Transfer Sense. Amplifier,
Digest of Technical Papers 1975, IBEE International Solid-state Circuits Conference, p.112, oder ladungsübertragungsanordnungen
mit einem Widerstandsgate, wie K. Hoffmann: Continously Chaugg-Coupled Random Access
Memory, Digest of Technical Papers 1976, IEEE International Solid-state Circuits Conference, p. 130. Zur Erhöhung
der Verstärkerempfindlichkeit existieren ebenfalls eine Reihe von Vorschlägen.
Durch Verbesserungen der genannten Art ist es von der Signalamplitude her prinzipiell möglich, die Abmessungen
von Ein-Transistor-Speicherelementen und verwandten Anordnungen, vgl. beispielsweise Δ.Έ* Tasch
et al: The Charge-Coupled RAU Cell, IEEE Transactions on Electron Devices, YoI. Ed. 23, No. 2, February 1976,
p. 126, bis auf die technologisch möglichen Minimalabmessungen zu verringern. Dabei wird jedoch der minimale
Abstand von Bitleitung.zu Bitleitung kleiner als die entsprechende Abmessung des Verstärkers.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung
anzugeben, bei der das bei der Miniaturisierung von Speichern der genannten Art auftretende
flächenmäßige Mißverhältnis zwischen technologisch realisierbaren Speichermatrizen und den dafür benötigten
Verstärkern nicht auftritt.
Die der Erfindung zugrundeliegende Aufgabe wird durch eine Schaltungsanordnung zum Lesen und Regenerieren
von in Ein-Transistor-Speicherelementen gespeicherten
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Informationen, bei der jeweils zum Auslesen durch. Aktivieren einer Wortleitung adressierte Speicherelemente
eine vorhandene Informationsladung.in ihnen zugeordnete Bitleitungen umladen und bei der die Bitleitungen
auf Eingänge von ihnen zugeordneten Lese-/Regenerierverstärkern
wirken, gelöst, die dadurch gekennzeichnet ist, daß jeweils m Bitleitungen zu Bitleitungsgruppen
zusammengefaßt sind, daß den Bitleitungsgruppen an sich bekannte Multiplexer zugeordnet sind,
daß die einzelnen Bitleitungen einer Bitleitungsgruppe mit individuellen Eingängen des zugeordneten Multiplexers
verbunden sind, daß die Multiplexer jeweils mit einem Ausgang an den Eingang eines ihnen zugeordneten
Lese-/Regenerierverstärkers verbunden sind und daß ein MuItiplexdecoder vorgesehen ist, mittels dessen
jeweils alle individuellen Bitleitungen jeder Bitleitungsgruppe in einer vorgegebenen Reihenfolge nacheinander
über den betreffenden Multiplexer mit dem Eingang des zugeordneten lese-Regenerierverstärkers verbindbar
sind.
Die Erfindung bietet den Vorteil, daß keine bitleitungsindividuellen
Lese-/Regenerierverstärker benötigt werden, wodurch der flächenmäßige Anteil dieser 7erstärker
am Gesamtflächenbedarf entscheidend herabgesetzt werden kann.
Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß zur Verbesserung der Ladungsübertragung
in die Bitleitungen an sich und in ihrer Anordnung bekannte Schwelltransistoren eingefügt sind, daß die
Schwelltransistoren paarweise mit ihren Gates an sie betreffende Ausgänge des MuItiplexdecOders angeschlos-
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VPA
sen sind, so daß die Schwelltransistoren als individuelle
Eingänge eines Multiplexers schaltende Elemente wirken und daß je Ausgang des Multiplexdecoders ein
Lastelement vorgesehen ist, dessen jeweils zweiter Anschluß auf einem Schwellenpotential liegt.
Sie Weiterbildung der Erfindung bietet den Vorteil, daß die erreichbare hohe Sichte der Bitleitungen ausgenutzt
werden kann und darüber hinaus die in der oben angeführten Literatur geschilderten Vorteile von Schwelltransistoren,
nämlich eine vollständige Übertragung der Ladung zum Verstärkereingang, ausnutzbar sind.
Eine andere Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß zur Verminderung von durch das
mittels Multiplexer zyklisch vorzunehmende Auslesen der Bitleitungen entstehenden !Totzeiten der gesamten betreffenden
Speicheranordnung ein an. sich bekannter Cache-Speicher vorgesehen ist, daß der Cache-Speicher
auf dem selben Chip wie die betreffende Speicheranordnung angeordnet ist und daß in dem Cache-Speicher außer
den jeweils aktuellen Bits auch alle benachbarten Bits, die mit dem gleichen Auslesezyklus eines Multiplexers
erfaßt werden, abgespeichert sind, so daß sie für jeweils folgende Zugriffe mit kleinstmögLicher Zugriffszeit verfügbar sind.
Als Cache-Speicher (Cache Memory) bezeichnet man in der elektronischen Datenverarbeitung einen relativ
kleinen, z.B. 2 K Worte umfassenden schnellen Zusatzspeicher, der meist als Halbleiterspeicher ausgeführt
ist und der mit einem Hauptspeicher zusammenarbeitet, um die Zykluszeit des Rechners zu verkürzen, vgl. z.B.
ELEKTRONIK 1974, H. 12, Lexikonkarte.
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■3?"
V VPA 78 P 7 H 7 BRD
Im folgenden wird die Erfindung an Hand mehrerer» Ausführungsbeispiele
für die Erfindung betreffender Piguren erläutert.
Pig. 1 zeigt die prinzipielle Anordnung eines Speichers
mit Multiplexbetrieb eines Lese-ZRegenerierver-
stärkers für jjeweils m Bitleitungen,
Pig. 2 zeigt ein Ausführungsbeispiel für die Ausbildung des Multiplexers mit einem Schwelltransistor in "
jeder Bitleitung und einem getakteten Flipflop als Regenerierverstärker·
Wie bereits erwähnt, zeigt Pig. 1 die prinzipielle Anordnung
eines Speichers mit Multiplexbetrieb eines !Lese-/Regenerierverstärkers für jeweils m Bitleitungen.
Die Bitleitungen sind in ρ Bitleitungsgruppen 1,2 ...m; m + 1, m + 2 ... 2m; (p-1)m+1, (p-1)m+2 ...pm
unterteilt. Alle Bitleitungen einer Bitleitungsgruppe^ sind an individuelle Eingänge eines der betreffenden
Bitleitungsgruppe fest zugeordneten Multiplexers, z.B. M1, für die Bitleitungen 1,2...m, angeschlossen. Ein
Ausgang eines Multiplexers, z.B. M1, ist mit dem Eingang des ihm fest zugeordneten Iiese-/Regenerierverstärkers
LR71 verbunden. Alle ρ Multiplexer M1, Μ2 ...
Mp sind von einem zentral angeordneten Multiplexdecoder
MDEC ansteuerbar. Die m Bitleitungen einer Bitleitungsgruppe,
z.B. 1, 2 ... m, werden -gesteuert durch den Multiplexdecoder MDEG- mit Hilfe des ihnen zugeordneten
Multiplexers M1 in einer vorgegebenen Reihenfolge nacheinander mit dem Eingang des zugeordneten
Verstärkers verbunden. Die Arbeitsweise eines Multiplexers ist an sich bekannt. Durch die Anordnung der '
Multiplexer werden keine bitleitungsindividuellen Lese-/
Regenerierverstärker mehr benötigt, so daß vorteilhafterweise das flächenmäßige Mißverhältnis zwischen den dicht
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packbaren Bitleitungen und den jeweils eine Mindestfläche benötigenden Verstärkern aufgehoben wird.
Pig. 2 zeigt, wie bereits erwähnt, ein Ausführungsbeispiel für die Ausbildung des Multiplexers mit je einem
Schwelltransistor M11, M111, Mpm, Mpm1 in jeder Bitleitung
BH1, BH1f, Blprn, BLpm1 und einem aus den
!Transistoren 2, 2', 3» 3', 4 bestehenden getakteten Plipflop als Regenerierverstärker. Die Gates der Schwelltransistoren
M11, M111, Μόπι, Mpm1 sind paarweise an
Steuerausgänge des Multj/decoders MDEC angeschlossen,
dessen Eingang ADR entsprechend den aufzusteuernden Schwelltransistoren Adreßinformationen zugeführt werden.
Die Ausgänge des Multiplexdecoders MDEC sind außerdem mit Lastelementen 1, 1· verbunden, über die die Gates
der Schwelltransistoren im Falle ihrer Nichtansteuerung auf ein Schwellpotentiäl Vg + V^ legbar sind. Die Verwendung
von Schwell transistoren in der in Mg. 2 gezeigten Art bietet den Vorteil, daß zusätzlich zu der Plächeneinsparung
für Regenerierverstärker eine optimale Ladungsübertragung von den Bitleitungen zu dem jeweiligen
Verstärkereingang gewährleistet ist.
Bei der Anwendung des Multiplexers mit einer Zwischenspeicherung der Information auf den Bitleitungen nach
dem Aktivieren einer Wortleitung erscheint zunächst als Nachtel , daß bei m Bitleitungen je Bitleitungsgruppe
beim Auslesevorgang auch m Regenerierzyklen benötigt werden, womit eine relativ große Totzeit des
Speichers nach einem ersten Zugriff auftreten würde. Dieser Nachteil kann dadurch in einen Vorteil umgewandelt
werden, daß ein Cabhe-Speicher vorzugsweise mit auf dem Speicherchip angeordnet ist. In diesem Cache-Speicher
werden neben dem gerade benötigten Bit, bzw. neben den gerade benötigten Bits, auch alle benach-
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barten Bits, die von dem Lese-/Regenerierzyklus erfaßt
werden, abgespeichert. Sie stehen dann für die folgenden Zugriffe, die mit großer Wahrscheinlichkeit
auf die nächste Adresse treffen, die in diesem Pail auf die nächste Bitleitung gelegt werden müßte, mit
sehr kurzer Zugriffszeit zur Verfügung. Cache-Prinzipien dieser Art sind bereits auf den Speicherplatinen
schneller Minicomputer, z.B. "Eclipse" im Einsatz.
Sinngemäß ist das genannte vorgeschlagene Prinzip auch auf Speicherkonfigurationen anzuwenden, bei denen eine
Wortlänge von mehr als einem Bit vorliegt, wie z.B. 4 oder 8 Bit. Dabei bietet das Prinzip auf einfache
Art die Möglichkeit einer seriellen Auslese der einzelnen Bit eines Wortes.
3 Patentansprüche
2 Figuren
2 Figuren
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Claims (3)
- 7^ 78P7H7BRDPatentansprücheQJ Schaltungsanordnung zum Lesen und Regenerieren von in Ein-Transistor-Speicherelementen gespeicherten Informationen, bei der jeweils zum Auslesen durch Aktivieren einer Wortleitung adressierte Speicherelemente eine vorhandene Informationsladung in ihnen zugeordnete Bitleitungen umladen und bei der die Bitleitungen auf Eingänge von ihnen zugeordneten Lese-ZRegenerierverstärkern wirken, dadurch gekennzeichnet , daß jeweils m Bitleitungen (BL) zu Bitleitungsgruppen (1, 2 ... m; m+ 1, m+2 ... 2m; (p- 1) m + 1, (p-1)m+2... pm) zusammengefaßt sind, daß den Bitleitungsgruppen (z.B. 1, 2 ... m) an sich bekannte MuItiplexer (z.B. M1) zugeordnet sind, daß die einzelnen Bitleitungen (BL) einer Bitleitungsgruppe (z.B. 1, 2 ...m) mit individuellen Eingängen des zugeordneten Multiplexers (z.B. M1) verbunden sind, daß die Multiplexer (M1, M2 ... Mp) jeweils mit einem Ausgang an den Eingang eines ihnen zugeordneten Lese-/Regenerierverstärkers (LRY1, LRV2 ... LRYp) verbunden sind und daß ein Multiplexdecocer (MDEC) vorgesehen ist, mittels dessen jeweils alle individuellen Bitleitungen (BL) jeder Bitleitungsgruppe (z.B. 1, 2 ... m) in einer vorgegebenen Reihenfolge nacheinander Über den betreffenden Multiplexer (z.B. M1) mit dem Eingang des zugeordneten Lese-Z Regenerierverstärkers (z.B. LSV1) verbindbar sind.
- 2. Schaltungsanordnung nach Anspruch 1, dadurch ge kennzeichnet , daß zur Verbesserung der Ladungsübertragung in die Bitleitungen (BL11, BL11', SLmp, Blimp', Pig. 2) an sich und in ihrer Anordnung bekannte Schwelltransistoren (M11, M111, Mpm, Mpm1) ein-03 0 015/0290ORIGINAL INSPECTEDTPA 78 P 7 H7 BRDgefügt sind, daß die Schwelltransistoren (M11, M111, Mpm, Mpmf) paarweise mit ihren Gates an sie betreffende Ausgänge des MaltiplexdecOders (HDEC) angeschlossen sind, so daß die Schwelltransistoren (M11, M11', Mpm, Mpm') als individuelle Eingänge eines Multiplexers schaltende Elemente wirken und daß je Ausgang des Multiplexdecoders (MDEC) ein Lastelement (1, 1') vorgesehen ist, dessen jeweils zweiter Anschluß auf einem Schweillenpotential (Tg + Yj) liegt.
- 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß zur Verminderung von durch das mittels Multiplexer (M1, M2 ... Mp) zyklisch vorzunehmende Auslesen der Bitleitungen entstehenden-Totzeiten der gesamten betreffenden Speicheranordnung ein an sich bekannter Cache-Speicher vorgesehen ist, daß der Cache-Speicher auf demselben Chip wie die betreffende Speicheranordnung angeordnet ist und daß in dem Cache-Speicher außer den jeweils aktuellen Bits auch alle benachbarten Bits, die mit dem gleichen Auslesezyklus eines Multiplexers erfaßt werden, abgespeichert sind, so daß sie für jeweils folgende Zugriffe mit kleinstmöglicher Zugriffszeit verfügbar sind.S:-315/0290
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