JPS594790B2 - メモリ−回路 - Google Patents

Description

【発明の詳細な説明】 本発明はプリチヤージサイクル、アクティブサイクルを
有したメモ９−回路に関する。

ダイナミック型メモリーは、ダイナミック動作を行なわ
せるために、メモリーとしての動作（アクテイブサイク
ィレ）開始前にデータ線等を予め充５ 電したり、或い
は放電させる期間（プリチヤージサイクルとかスタンド
バイサイクルと称す）が必要である。

ところで最近のダイナミック型メモ９−は、メモ９−を
活性（アクティブ）化するクロックパルス発生器を集積
回路チップに内蔵してお１０り、外部制御パルスにより
簡単にプ９ナヤージ動作行なわせることができるように
なつている。第１図は従来の典型的なダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリー）の構成を示すブ
ロック図である。第１図において外部からの行５ アド
レス信号ＡＲ）列アドレス信号Ａｃは行アドレスバッフ
ァ回路１、列アドレスバッファ回路２で増幅され、行デ
コーダ３、列デコーダ（Ｉ１０ゲーテイング）４の出力
を選択する。データ読み出し時には、行デコーダ３で指
定されるメモ９−セク ルアレイ５の行の蓄積データは
、センス増幅回路（センスアンプと称す）６で増幅され
、列デコーダ４で選択されたデータのみが出力回路Ｔを
通して外部に出力ＤｏｕＴとして送出される。この時選
択行の非選択列データはセンスアンプ６により増、；
幅され、再びセルアレイ５の対応するメモ９−セルに書
き込まれる（リフレッシュ）。一方、データ書き込み時
には、入力データＤｉｎが人力回路８を通して、行及び
列で指定されたメモリーセルに書き込まれる。また第１
図の回路には、外部からι ″ チップ選択を行なつた
り、メモリー動作を行なわせる制御パルスφＣによつて
アドレスバッファ１、２、デコーダ３、４、センスアン
プ６、入出力回路Ｔ、８等を駆動するメモリー活性用ク
ロックパルス発生回路９を備えている。５ 第２図ない
し第６図は上記第１図の具体的回路例を示す。

ここでは、メモリーセルアレイ５のメモ９−セル１１と
して、１個のトランジスタ１２と１個のコンデンサＣｓ
を用いた場合（１トランジスタ／セル）を示し、また第
１図と対応する個所には同一符号を用いてある。第１図
のアドレスバツフア回路１または２は、ここでは米国特
許第３９０２０８２号で知られる第３図の如き回路を
．″用い、アドレス入力ＡＲまたはＡｃに応じ、後述の
クロツクパルスφ２に同期して真と補の出力アドレス（
Ａ，Ａ）を発生させる。即ちアドレス入力ＡＲまたはＡ
。力ヒビの場合、プリチヤージパルスφカピ１゛の時点
でＭＯＳトランジスタ１３ｐラ１４がオンするから、ノ
ード１５，１６は６１゛レベル（ＶＤＤレベル）に充電
され、アドレス入力ＡＲまたはＡｃが″１゛でかつクロ
ツクパルスφ，が″Ｆ゛となつた時点でトランジスタ１
７，１８がオンだから、ノード１５のみ放電され、クロ
ツクパルスφ２が６Ｆ′となると、トランジスタ１９，
２０はオン、トランジスタ２１，２２はオフで、アドレ
ス出力はＡが″１−λが゛０゛となる。

一方ＡＲまたはＡｃ：ＢＣ『”の場合は、トランジスタ
１７がオフだからノード１５，１６は″ｒ゛を保持して
、クロツクφ２が゛１゛になると、トランジスタ１９〜
２２は共にオンであるが、トランジスタ２１のコンダク
タンスは２０より大きく、トランジスタ１９のコンダク
タンスは２２より小さく設定されているため、Ａには比
較的高い電圧が、Ａには低い電圧が出力される。Ａがト
ランジスタ２３のスレツシヨルド電圧Ｖ を越えるとト
ランＴｈジスタ２３はオンで、ノード１６は６０１とな
り、トランジスタ１９，２０はオフとなつてＡは明確な
”０゛となるが、λはそのま＼上昇して６１″となる。

なお第３図のアドレスバツフア回路は、本メモリ一が４
Ｋビツトの場合、行列合わせて例えば１２個設けられる
。第２図の行アドレスデコーダ３は、前記アドレスバツ
フアの６個の出力を入力とするトランジスタ２４，・・
・２４６が、メモリーセルアレイ５のワード線２５に接
続されるトランジスタ２６のゲートに並列的に配置され
、また該トランジスタ２６のゲートにプリチヤージを行
なうためのパルスをゲート入力とするトランジスタ２７
で構成されている。

同様に列アドレスデコーダ４は、前記アドレスバツフア
の６個の出力を入力とするトランジスタ２８，・・・２
８６が、メモリーセルアレイ５のデータ線２９を選択す
るトランジスタ３０の駆動用Ｊノ トランジスタ３１のゲートに並列接続され、また該トラ
ンジスタ３１のゲートにプリチヤージを行なうためのパ
ルスφ，をゲート入力とするトランジスタ３２で構成さ
れている。

なお行デコーダ３のトランジスタ２６のドレインにはク
ロツクパルスφ３が供給されるのに対し、列デコーダ４
のトランジスタ３１のドレインにはクロツクパルスφ，
が供給される。第２図のセンスアンプ６は、ここでは米
国特許第３７７４１７６号で知られる回路を用い、デー
タ線２９の微小電圧変化を検知増幅するものであるが、
ここではデータ線２９の浮遊容量ＣＤととセンスアンプ
の容量ＣＤ？０比を適当に選ぶことにより、メモリーセ
ル１１の記憶データ０”，゛１゛に対応したデータ線２
９の電圧を増幅する。

即ちプリチヤージパルスφ，をゲート入力亡するトラン
ジスタ３３，３４は容量ＣＤ，ＣＯ′を充電し、トラン
ジスタ３５はセンス出力端ａと出力端ｂを同一電位に保
持する。フリツプフロツプを構成するトランジスタ３６
，３７は、容量Ｃ，の記憶データが゛０”でメモリーセ
ルが選択されてトランジスタ１２がオンした場合容量Ｃ
Ｄの電圧がや＼下るから、クロツクパルスφ４が供給さ
れてトランジスタ３８がオンした時点で、センス出力ａ
点カピＯ゛レベルに下る。一方、容量Ｃｓの記憶データ
が゛ビの時は、容量ＣＤ′の放電が容量ＣＤの放電より
早いようにＣＤ，ＣＤを決めてあるから、センス出力ａ
点は１１″レベルを保持するようになつている。第２図
におけるトランジスタ３９は、プリチヤージパルスφを
ゲート入力とし、入出力線４０をｐプリチヤージするた
めのものである。

第４図は前述のアドレスバツフア１，２、デコーダ３，
４、センスアンプ６等を駆動するためのクロツクパルス
発生回路であり、ここでは米国特許第３８９８４７９号
のものを用い、本遅延回路にクロツクパルスφ。

−１（ｎ＝１，２，・・・，５）を入力することにより
、一定時間後に出力パルスφ。を得るようにしている。
この遅延回路を５個縦続接続すれば、外部制御パルスφ
ｃ（φ。一，＝φｏ＝φｏとする）より、順次内部クロ
ツクパルスφ，，φ２，・・・φ５が得られる。なおコ
ンデンサＣは省略してもよい。第４図の概略動作は、プ
リチヤージパルスφが″１１の時、トランジスタ４１〜
４４はオンｐし、トランジスタ４５，４６はオフ、トラ
ンジス夕４７はオンとなる。

次にφ，が６『゛となり、φ。−１が６ビとなると、ト
ランジスタ４８，４９はオンするが、トランジスタ４９
はトランジスタ４８よりＧｍ（コンダクタンス）小のた
め、トランジスタ４６より遅れてトランジスタ４５がオ
ンとなり、続いてトランジスタ４７がオフする。このト
ランジスタ４７がオフする前は、出力端０１はトランジ
スタ４６，４７のＧｍ比で決まる電位にあり、トランジ
スタ４７がオフすると、出力端Ｑが充電されるためトラ
ンジスタ４６のゲート電位はコンデンサ５０の作用でプ
ルアツプし電源電圧ＶＤＤ以上の電圧となり、トランジ
スタ４６，５１は三極管領域で動作し、出力端０２の出
力φ。はＤＤの電圧の゛ビレベルとなつてこれが次段の
入力となる。クロツクパルスφ，が再び１ビになるとφ
ｎ（ｎ＝１，２，・・・，５）は８０゛となる。第５図
はプリチヤージパルスφの発生回路で、ｐ外部匍脚パル
スφｃを入力とするトランジスタ５２と負荷側トランジ
スタ５３，５４よりなるインバータの出力端に、遅延回
路５５を接続したものである。

この遅延回路５５の構成は第６図に示される通りで、第
４図のクロツクパルス発生回路において、φ。とφ。と
が入れ換わつただけであるから、第４図のものと対応す
る個所には同一符号を用い、かつこれをダツシユを付し
て説明を省略する。なお上記遅延回路５５に対応する第
６図の回路は一例であつて、バツフア回路等を用いて構
成することもできる。またコンデンサＣは省略してもよ
い。第７図は第１図ないし第６図の動作波形図であり、
まず外部制御パルスφ。が６ビになると、プリチヤージ
パルスφ。はや＼遅延されて６０″となり、内部クロツ
クパルスφ，，φ２，・・・φ５が順次発生する。クロ
ツクφ２に同期してアドレス出力Ａ，Ａが出力され、パ
ルスφ，によつて６ビに充電されていたデコーダ３，４
は１つ（選択行）を除き、他ば０”に放電してしまう（
非選択行）。クロツクφ３カピ１″になると、選択行の
ワード線２５だけが６１″となり、他のワード線２５は
６０″のま＼である。選択されたワード線のメモリーセ
ルの蓄積データはデータ線２９に読み出される。このセ
ルの蓄積データが例えば”０１の場合、セルのコンデン
サＣｓとデータ線の容量Ｃｆ）比によつて電荷分配され
、センス出力端ａは微小電圧だけ減少する。データ線に
セルのデータが転送されてからクロツクφ４が６Ｆ３に
なると、センスアンプ６が駆動されてデータ線２９は“
０゛に放電する。そしてクロツクパルスφ５のタイミン
グで、選択列のデータだけが入出力線４０を通して外部
にデータが読み出される。なおデータ書込み時には、入
力回路８より入出力線４０、データ線２９を介してセル
に入力データが書き込まれる。なお書き込み時には、ク
ロツクパルスφ４は６『２に戻り、センスアンプ６を通
しての電源ＤＤ，ＶＳＳ間の直流経路が生じないように
なつている。外部制御パルスφ。が１０′゛になると、
プリチヤージパルスφば１゛になり、クロク発生回路９
、アドレスｐバツフア１，２の出力が静止状態（プリチ
ヤージ状態）゛０゛に戻ると同時に、データ線、入出力
線、デコーダ等を１Ｆ゛に充電し、次サイクルに備える
ものである。

上記の如き従来のメモリー回路は、単一のプリチヤージ
パルスφメメモリーセルアレイの周辺回路をプリチヤー
ジ動作させるため、次のような問題点がある。

まず第４図に示す遅延回路を多数縦続接続してなるクロ
ツクパルス発生回路が静止状態（プリチヤージサイクル
）に戻る時、クロツクパルスφ （ｎ＝１，２，・・・
５）の電圧レベルをｎ”０”にする各放電電流が同時に
流れるし、また第７図の波形図からも分るようにクロツ
クパルスφ。

を得る出力トランジスタ４４，５１のゲート電圧が共に
６Ｆ゛になる時間が存在するため、不必要な短絡電流が
ＶＤＯ（高電圧側）からＳｓ（基準電圧側）へ流れる。
この場合高速動作を可能とするため、出力トランジスタ
４４，５１のＧｍを大きく設計するのが一般的であり、
従つて上記短絡電流は大きなものとなる。このようなＶ
ＤＤからＳｓへ流れる短絡電流はデコーダ３，４やセン
スアンプ６等でも生じるため、メモリー回路全体では大
きな短絡電流となるもので、例えばデコーダ３，４につ
いて見れば、前サイクルで非選択であつたデコーダの放
電用トランジスタ（２４，〜２４６または２８１〜２８
６）のゲート入力が全て６０１に戻るのは、クロツクパ
ルスφ２が″０″になつた後であり、デコーダの充電用
トランジスタ（２７または３２）及び放電用トランジス
タ（２４１〜２４６または２８１〜２８６）が共に導通
する期間がある。またプリチヤージパルスφ，の供給に
よりデータ線２９、入出力線４０、デコーダ３，４等は
充電されるが、これら充電は同時に行なわれるため、充
電々流も大きなもとなる。こうしたプリチヤージ時の電
源電流の実例（４ＫビツトＲＡＭの場合）を第８図ｂに
示すが、外部制御パルスφ。／）げＯ”となり、プリチ
ヤージサイクル ，二に入ると電源電流１は急激に流れ
、ピーク電流は１５０〜２００ｍＡに達する。またこの
時の電流変化率ｄｌ／Ｄｔ（ｔは時間）も極めて大きい
。このため次のような問題が発生する。即ちピーク電流
、電流の変化率が極めて大きいため、電源配線１のイン
ダクタンス、抵抗等により電源にノイズが発生し、メモ
リーの安定動作が難しくなり、場合によつては誤動作を
起すようになる。また電源には高価なものを用いなけれ
ばならず、更にメモリーチツプを組込むボードにはノイ
ズ防止用として １多数のコンデンサを用いる等、ボー
ド設計にも注意を払わなければならない。また余分な短
絡電流が流れるため、消費電流も大となるものである。
また前記のように単亡のプリチヤージパルスφｐで、プ
リチヤージに必要な動作を行なわせている乏ため、アド
レスバツフア回路においてその出力Ａ，Ａにノイズが発
生して、前サイクルでの選択ワード線の放電が遅れ、選
択ワード線が完全に４０゛゜に戻る前に、データ線がセ
ンスアンプ６のトランジスタ３３，３４によつて充電さ
れてしまうため、〉メモリーセルに″Ｆ゛のノイズが書
き込まれ、゛０゛データの論理振幅が減少して安定動作
が期待できず、甚しい場合には記憶データが゛１゜゜に
変わつてしまうなどの不都合がある。

本発明は上記実情に鑑みてなされたもので、互，′に時
間をずらせて発生させた複数のプリチヤージパルスを用
いることにより、瞬時に大電流が流れかつ誤動作が生じ
るのを防止し得るメモリー回路を提供しようとするもの
である。

以下第９図ないし第１１図を参照して本発明の一実施例
を説明する。

なお本実施例は前述の従来例と対応するものであるから
、対応する個所には同一符号を付して説明を省略し、特
徴とする点を説明する。第９図は第２図に対応する回路
であり、デコーダ３のトランジスタ２７のゲートにプリ
チヤージパルスφＰ３を供給し、デコーダ４のトランジ
スタ３２のゲートにプリチヤージパルスφ をＰ３供給
し、またセンスアンプ６のトランジスタ３３〜３５のゲ
ートにプリチヤージパルスφＰ３を供給する点が特徴で
ある。

第１０図は第３図に対応するアドレスバツフアであり、
トランジスタ１３，１４のゲートにクロツクパルスφ。
２を供給した点が特徴である。

第１１図は第４図に対応するクロツクパルス発生回路で
あり、トランジスタ４１，４２，４３のゲートにプリチ
ヤージパルスφ，，をそれぞれ供給する。またプリチヤ
ージパルスφｐ１をゲート入力とするトランジスタ６１
とクロツクパルスφ。１（ｎ＝１，２，・・・５）をゲ
゛一ト入力とするトランジスタ６２とでゲート６３を設
け、その出力を出力トランジスタ４４のゲート入力とし
ている。

なおコンデンサＣはなくてもよい。第１２図は第５図に
対応するプリチヤージパルス発生回路であり、１駆動用
トランジスタ５２をそなえたインバータの出力端に、遅
延回路７１，７２，７３の縦続接続回路を接続すること
により、互に時間のずれた４プリチヤージパルスφＰｌ
，φ，２，φ，３をこの順に発生させるようにしている
。上記遅延回路は、それぞれ第１３図に示される構成を
有しており、第１１図のクロツクパルス発生回路におい
て、φ，１とφ。とが入れ換わつただけであるから、第
１１図のものと対応する個所には同一符号を用い、かつ
これにダツシユを付しておく。なお上記遅延回路７１〜
７３に対応する第１３図の回路はあくまでも一例であつ
て、バツフア回路等を用いて構成することもできる。第
１４図は上記第１２図、第１３図を介して得られる各プ
リチヤージパルス波形を示すタイミングチヤートである
。上記の如く構成されたメモリー回路がプリチヤージサ
イクルに入ると、外部制御パルスφ。は″ｌ”になり、
次にプリチヤージパルスφ１が）
Ｐ６ｌ゛になる。するとメモリー
活性用クロツクパルス発生回路で充電及び放電が行なわ
れる。この時出力トランジスタ５１はオフし、また出力
トランジスタ４４はオンしようとするが、該トランジス
タ４４はプリチヤージパルスφ１を、ゲートＰ６３を１
段通した遅れパルスでＦｂｌ脚されているため、従来問
題となつた出力トランジスタ４４，５１の短絡電流は流
れることはなく、クロツクパルスφｎ（φ，，φ２，φ
３，φ４，φ５）は６０″に放電する。

この時、前サイクルで選択されていたワード線２５も６
０”に放電する。次に２番目のプリチヤージパルスφ２
が“１”となり、アドレｐスバツフア回路を静止状態つ
まりプリチヤージ状態に戻す。

この時、上記したようにクロツクパルスφ２ば０”に戻
つているため、アドレス出力Ａ，Ａにはノイズが生じる
ことなく、安定した動作で静止状態（即ち”０”の状態
）となる。そしてワード線２５、アドレス出力が゛０゛
に戻つた後、最後にプリチヤージパルスφ，３が゛ビと
なり、これによりデコーダ３，４、入出力線４０が８ｒ
′に充電され、かつセンスアンプ６を介してデータ線２
９力じ１”に充電される。このような状態では、センス
アンプ６，駆動用のクロツクパルスφが゛Ｏ”となつて
いるため短絡電流は流れず、しかもワード線２５も゛０
゛に放電されているため、データ線２９が゛１”に充電
される時点でメモリーセル１１にノイズが書き込まれる
ことなく、安定した動作が可能となる。以上のように、
プリチヤージパルス数を多くすることによつて電源電流
を細かく分散させれば、そのピーク電流、電流変化率を
大巾に減少させることができ、電源の負担、ノイズの発
生を大巾に減少させることが可能となる。

第８図ｃにおいて電源電流のピーク部が３個所に分かれ
、ピーク電流が６０〜９０ｍＡと従来の１／２〜１／３
程度となつており電流変化率も小さくなつているのは上
記実施例の構成をとつた４ＫビツトＲＡＭの実測結果で
ある。またＶＤＤ，ＶＳＳ間の短絡電流が大きく減少す
ることにより、消費電力も減少する。更にプリチヤージ
パルスに発生順序を設けているため、メモリーセル等に
ノイズが書き込まれることがなく、メモリーセルでの論
理振幅が大きくとれ安定した動作が期待できる。一方、
プリチヤージパルス発生回路では遅延回路が従来のもの
より余分に付加されるため、付加部分の電力消費は従来
のプリチヤージパルス発生回路より増えることになるが
、前記短絡電流が減少したことを考慮すれば問題になら
ない。

また遅延回路が増加したため、プリチヤージに要する時
間が従来の場合（４０〜５０ｎｓｅｃ）より長くなるが
（５０〜６０ｎｓｅｃ）、一般的にプリチヤージ時間は
アクセス時間に比べれば、それより比較的長いため（例
えば４ＫビツトのダイナミツクＲＡＭの場合は１００〜
１５０ｎｓｅｃ）、問題にならない。なお上記実施例で
は、使用ＭＯＳトランジスタにＮチヤンネル型のものを
用い、またメモリーセルは１トランジスタ／セル方式と
した場合を説明したが、Ｐチヤンネル型トランジスタを
用い、また３トランジスタ／セル、４トランジスタ／セ
ル等のダイナミツク型メモリーにも適用できる。

またた実施例ではダイナミツク型メモリー回路の場合を
説明したが、メモリーセルアレイの周辺回路が外部制御
パルスに同期して動く（同期型）スタチツツクメモリ一
、つまり周辺回路がダイナミツク型でメモリーセルがス
タチツク動作するメモリーにも適用できる。また例えば
デコーダ３，４、センススアンプ６で用いるプリチヤー
ジパルスφ３等を、ｐそれぞれの回路間で多少の時間の
ずれを設けても良く、本発明においては略同時期に発生
されるプリチヤージパルスは１個と数えるものとする。

また実施例ではプリチヤージパルスをφ，１〜φ，３の
３本としたがつて２本、４〜６本等でもよい。ただ一般
的にはプリチヤージパルス数が２本の場合にはや＼無理
が生じ、４本以上では回路配線の複雑化、プリチヤージ
時間の増大等の難点は生じ得る。以上説明した如く本発
明によれば、プリチヤージ時に生じる充、放電電流及び
短絡電流の減少化が可能であり、またプリチヤージパル
スに発生順序を設けているため、誤動作の発生を防止し
得るメモリー回路が提供できるものである。

【図面の簡単な説明】

第１図はメモリー回路の構成を示すプロツク図、第２図
ないし第６図は同構成の各部詳細回路図、第７図は同回
路の作用を示すタイミングチヤート、第８図は電源電流
波形図、第９図ないし第１３図は本発明の一実施例を示
すメモリー回路の各部詳細回路図、第１４図は同回路に
用いるプリチヤージパルス波形図である。 １，２・・・・・・アドレスバツフア回路、３，４・・
・・・・アドレスデコーダ、５・・・・・・メモリーセ
ルアレイ、６・・・・・・センスアンプ、９・・・・・
・パルス発生回路、１１・・・・・・メモリーセル、１
３，１４，２７，３２〜３５，４１〜４３，４『〜４３
′，４８′，４９′，５２，６１，６１′・・・・・・
プリチヤージ動作を行なわせる手段（トランジスタ）、
２５・・・・・・ワード線、２９・・・・・・データ線
、７１〜７３・・・・・・遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ プリチヤージサイクルに、互に時間のずれた複数の
   プリチヤージパルスを出力するプリチャージパルス発生
   回路と、メモリーセルアレイを駆動する周辺回路に前記
   各プリチヤージパルスを供給し前記周辺回路にそれぞれ
   対応するプリチヤージ動作を行なう手段とを具備したこ
   とを特徴とするメモリー回路。 ２ プリチヤージサイクルに、互に時間のずれた第１、
   第２、第３のプリチャージパルスをこの順に出力するプ
   リチヤージパルス発生回路と、前記第１のプリチヤージ
   パルスを受けてメモリー活性用クロックパルス発生回路
   のパルス出力を停止する手段と、前記第２のプリチヤー
   ジパルスを受けてアドレスバッファ回路出力の初期状態
   を設定する手段と、前記第３のプリチャージパルスを受
   けてメモリーセルアレイのデータ線にプリチヤージパル
   スを行なう手段と、前記第３のプリチヤージパルスを受
   けてアドレスデコーダにプリチヤージを行なう手段とを
   具備したことを特徴とするメモリー回路。