JPS6336079B2 - - Google Patents

Description

請求の範囲 １ 半導体メモリ・デバイスであつて、該デバイ
スは、行と列の順序付けられたアレイに配置され
た複数個のメモリ・セルを含み、各列は列内のセ
ルに結合された列導線を有し、該アレイは複数個
のサブ・アレイに分割されており、各サブ・アレ
イは、アドレスに応動し関連するサブ・アレイ中
の行および列を夫々選択する関連した行及び列デ
コーダ手段を有し、選択された行に沿う各セルの
内容をセンスおよび／またはリフレツシユする各
サブ・アレイ中の各列と夫々結合された複数のセ
ンス／リフレツシユ増幅器手段と、各列導線に結
合され、その中における行選択の前にサブ・アレ
イ中の各列導線をプリチヤージ電圧に保持するた
めの列プリチヤージ手段とを含む半導体メモリ・
デバイスにおいて、 アドレスの一部に応動してサブ・アレイを選択
する手段と、各サブ・アレイの列導線を行選択の
直前にプリチヤージ電圧から開放させる手段と、
その中における行選択の後、選択されたサブ・ア
レイに始まつて逐次各サブ・アレイ中のセンス／
リフレツシユ増幅器手段を活性化する手段（ここ
に相続く活性化の間の期間は前の活性化によつて
生じたラツチ電流のピークが落着くのに十分な時
間である）と、その中におけるメモリ操作が完了
した後、選択されないサブ・アレイに始まり、選
択されたサブ・アレイで終る順序で各サブ・アレ
イ中の列導線をプリチヤージ電圧に回復させる制
御手段（ここに、相続く回復の間の期間は前の回
復により生じたプリチヤージ電流ピークが落着く
のに十分な時間である）とを含み、ここに該制御
手段は、この中における列導線を回復するに先立
つてサブ・アレイ中の選択された行を不活性化す
ることを特徴とする半導体メモリ・デバイス。

２ 請求の範囲第１項記載の半導体メモリ・デバ
イスにおいて、前記相続く活性化の間の期間は、
前の活性化により生じたラツチ電流のピークがそ
の最大値の実質的に1/2に下降するのに必要な時
間に少なくとも等しい、そして、前記相続く回復
の間の期間は前の回復によつて生じたプリチヤー
ジ電流のピークがその最大値の実質的に1/2に下
降するのに必要な時間に少なくとも等しいことを
特徴とする半導体メモリ・デバイス。

３ 請求の範囲第２項に記載の半導体メモリにお
いて、ここにセンス／リフレツシユ増幅器手段を
活性化する手段は前記制御手段に応動し、サブ・
アレイ中の列導線の回復と同時にサブ・アレイ中
のセンス／リフレツシユ増幅器手段を不活性化す
ることを特徴とする半導体メモリ・デバイス。

発明の背景 本発明は半導体メモリに、特に１トランジス
タ、１キヤパシタ・メモリ・セルのアレイを有す
る高密度ダイナミツク金属酸化物半導体（MOS）
ランダム・アクセス・メモリ（RAM）構成に関
する。

当業者においてはMOSダイナミツクRAMは周
知である。これらメモリは周知のMOS技術を用
いて単一シリコン・チツプ上に形成される。典型
的なｎチヤネルMOS技術がその固有の秀れた特
性のために使用されている。近年MOSダイナミ
ツクRAMの急速に高密度化および高性能化が進
んだ。新世代のRAMは従前の世代のRAMと比
べて記憶容量が４倍に増加している。このような
進歩はｎチヤネルMOS技術の進歩およびメモ
リ・セルの大きさを減少させるウエーハ・パター
ン技術の進歩によつて可能となつたものである。
今日で記憶容量16384ビツト（即ち16K RAM）
を有するMOS RAMが商業的に入手可能である。
現在、製造業者は65536ビツト、即ち64KのRAM
の導入を開始しだした。これに関しては
Electronics，1978年９月28日号、pp.109―116を
参照されたい。

ある64K RAMでは、メモリ・セル・アレイは
各々128行×256列を有する２つのサブ・アレイに
分割されている。２サブ・アレイ構成は、各サ
ブ・アレイ中の行の同時リフレツシユを許容する
ことによつて古い世代のRAMのリフレツシユ・
シーケンスとコンパチブルなリフレツシユ・シー
ケンス（128サイクル）を有しているという利点
がある。２サブ・アレイ構成はまたより短いビツ
ト線（列導線）を有し、従つてビツト線の容量が
減少するため改善されたセンス信号を提供する。
更に、該デバイスはRAMが読み出し又は書き込
みモードにあるとき電力消費を減少させる装置を
含んでおり、それによつて２つのサブ・アレイの
内の１方のみがセルをアクセスするのに完全選
択、即ち行および列の両方が選択されるが、他方
のサブ・アレイはリフレツシユ機能を実行するた
めにのみ部分選択、即ち行のみが選択される。従
つて、部分選択された列デコーダは平均およびピ
ーク電流の両者を減少させるために不活性状態に
留まる。

例えば64K RAMのように多数のセルを有する
ダイナミツク・メモリにおいては、チツプ上の
種々の導線上の大きな過渡電流のピークが主たる
問題となる。このような電流のピークはメモリ操
作が完了した後、アレイの列導線がプリチヤージ
電圧（通常VDD）に回復するときに生じる。す
べての列導線のキヤパシタンスを充電するときに
はVDD電力供給線路上に過渡的なサージ電流が
生じる。メモリ中のセルの数が増すと列導線の全
キヤパシタンスもまた増すから、列プリチヤージ
回復電流のピークの大きさはまたセルの数と共に
増大する。他の大きな電流ピークはサブ・アレイ
中のすべてのセンス増幅器がラツチされるとき
（即ち活性化されるとき）に生じる。低レベルに
向うセンス増幅器ノードに接続されたキヤパシタ
ンスの放電により主としてVSS電力供給線路上
に過渡的な電流サージが生じる。メモリ中のセル
の数が増すと、必要なセンス増幅器の数は（64K
RAMの場合512まで）増え、従つてラツチ電流
のピークの大きさはまたより大となる。メモリ・
チツプ中の種々の導線上の大きな電流のピーク
は、他の導線上に望ましくない信号を静電的・電
磁的に誘起させ、またメモリの種々の回路の電力
供給ノード上に電圧降下を生じさせることにより
適正なメモリ動作に干渉を及ぼすことになる。

適正なメモリ動作に干渉を及ぼすことに加え
て、大きな電流のピークはまたメモリ・チツプの
信頼性に対し有害な効果を与える。集積回路中の
金属導線は電子移動と呼ばれる機構により降伏す
る可能性があることは良く知られている。このよ
うな障害の発生率は導線により運ばれるピーク電
流密度に比例する。従つて、適正なメモリ動作お
よびチツプの信頼性の観点から、高密度ダイナミ
ツクRAMにあつてはピーク電流を出来るだけ小
とすることが重要である。

上述の64K RAMの如きメモリ・セルの２つの
サブ・アレイを有するRAMの場合、上述の問題
は２つのサブ・アレイを少くともセル・リフレツ
シユ操作の間活性状態に保つたままメモリ中のピ
ーク電流を減少させる問題に帰着される。２サ
ブ・アレイを用いる従来技術のメモリ構成ではこ
の点に関し欠点を有している。例えば、Ahlquist
等のIEEE Journal of Solid State Circuits，
1976年10月、pp.570―573に述べられている64K
RAMにおいては、２サブ・アレイRAMはある
所定時点において２つのサブ・アレイの内の１つ
は全く不活性であるような状態で動作している。
このようにして平均およびピーク電流の両方が減
少する。しかし、この装置は各サブ・アレイ中の
行を同時にリフレツシユすることは出来ないし、
１方のサブ・アレイで読み出しおよび／または書
き込み操作を行つているときは他方のサブ・アレ
イでリフレツシユ操作を行うことは出来ない。

本発明は上記Ahlquist等が述べているRAMの
構成の改良であつて、メモリ・セル・アレイはサ
ブ・アレイに分割されており、所定の動作サイク
ル期間中１方のサブ・アレイ中においてのみセル
が選択されるようになつている。改良点としては
アドレスの１部分に応動してサブ・アレイを選択
する適当な手段と、その中における行選択のわず
か前に各サブ・アレイの列導線をプリチヤージ電
圧から解放する制御手段と、その中における行選
択の後選択されたサブ・アレイから始まる順序で
各サブ・アレイ中のセンス／リフレツシユ増幅器
手段を活性化する手段が設けられており、相続く
活性化の間の期間は前の活性化によつて生じたラ
ツチ電流のピークが落着くのに十分な時間であ
り、更にその中におけるメモリ操作の完了した後
選択されないサブ・アレイから始まる順序で各サ
ブ・アレイ中の列導線をプリチヤージ電圧に回復
させる制御手段を含み、相続く回復の間の期間は
前の回復によつて引き起こされたプリチヤージ電
流ピークが落着くのに十分な時間である点にあ
る。

これらの改良により２つのサブ・アレイ中のセ
ンス増幅器のラツチがスタガされるRAM構成が
得られる。セルにアクセスを行う完全選択された
サブ・アレイが最初にラツチされる。部分選択さ
れたサブ・アレイは完全選択されたサブ・アレイ
中のラツチ操作によつて生じる電流のピークが落
着くのを許容するのに十分な遅延の後にラツチさ
れる。更に、列導線のプリチヤージ電圧への回復
はまたはスタガされる。リフレツシユ操作のみが
生じる部分選択されたサブ・アレイは最初に回復
される。次に完全選択されたサブ・アレイが、部
分選択されたサブ・アレイの回復によつて生じた
電流ピークが落着くのを許容するのに十分な遅延
時間の後に回復される。このようにして改良され
たRAMのピーク電流は、各サブ・アレイ中のセ
ンス増幅器ラツチによる電流ピークと各サブ・ア
レイ中の列導線回復による電流ピークが一致しな
いようになつているので減少することになる。

また、選択されなかつたサブ・アレイは、その
リフレツシユ操作の後ターンオフされるので、消
費電力を減少させることができる。

【図面の簡単な説明】

第１図は本発明に従うダイナミツクRAMの１
部分の機能的ブロツク図、第２図は行クロツク発
生器回路の概略図、第３図はセンス増幅器ラツチ
回路の概略図、第４図は列デコーダおよびセンス
増幅器回路の概略図、第５図は行終了クロツク発
生器回路の概略図、第６は行デコーダ・インタラ
プト・クロツク発生回路の概略図、第７図は列プ
リチヤージ・クロツク発生回路の概略図である。

詳細な説明 第１図を参照すると、本発明に従うダイナミツ
クRAMのブロツク図が示されている。この
RAMはｎチヤネルMOS技術を用いて単一シリコ
ン・チツプ上に形成することが出来る。該チツプ
は１６の端子、即ち外部接続を有している。これ
らは８つの多重化されたアドレス入力端子Ａ０〜
Ａ７、外部電圧端子VDD、VSSおよびVBB、デ
ータ出力端子Ｑ、データ入力端子Ｄ、行エネイブ
ル・クロツク入力端子、列エネイブル・クロ
ツク入力端子、および書込みエネイブル入力
端子である。第１図にはVDD，VSS，VBB，
ＱおよびＤ端子は示してない。通常動作時にはチ
ツプに加えられる外部電圧はVDD＝5V，VSS＝
0VおよびVBB＝−5Vである。

このチツプは２つのサブ・アレイ、即ち上側サ
ブ・アレイ１００１と下側サブ・アレイ１００２
に分割されているメモリ・セル・アレイを含んで
いる。各サブ・アレイは２５６のセンス増幅器お
よび６４の列デコータのグループによつて各々64
行×256列のセルを有する２つのブロツクに二分
されており、各サブ・アレイは全部で32768
（32K）のセルを有している。アレイ全体では
65536（64K）のセルを有している。256の基準セ
ルより成る１つの行がまた各ブロツク中に含まれ
ている。各サブ・アレイの1/2セクシヨンは列導
線を横切つているので、サブ・アレイ中の各列導
線から２つの1/2列導線が生成される。

メモリに対する動作サイクルはTTLの高論理
レベルからTTLの低論理レベルへ向う行エネイ
ブル信号が入力に加えられるとき開始され、
それによつてタイミング発生器１００９中に含ま
れる行クロツクを始動させ、該行クロツクは７つ
の行アドレス・バツフア１０１０およびCA8列ア
ドレス・バツフア１０１１をストローブする。入
力Ａ０〜Ａ７に先に加えられた８ビツトのTTL
レベルのアドレスはMOSレベルの行アドレス信
号RA０〜RA６および列アドレス信号CA８に変
換される。MOSアドレス信号はすべて複線式
（ダブル・レール）である。即ちアドレス・ビツ
トとその補元が行選択に使用されている。従つ
て、各アドレス信号はアドレス・ビツトとその補
元の両方を含んでいる。行アドレス信号は行デコ
ーダにより各サブ・アレイ中の128の行の内から
１つの行を選択するのに使用される。各サブ・ア
レイ中の２つの基準行の内の１つをも選択する行
デコーダは４つのセクシヨン１０１２〜１０１５
に分割されており、行セクシヨンは各ブロツクと
夫々関連している。各セクシヨンは各々４つの行
を受持つ16個の個々の行デコーダより成つてい
る。１つのサブ・アレイの１つのブロツク中の１
つの行の選択はまたそのサブ・アレイの他方のブ
ロツク中の相応する、即ち基準行の選択をも意味
する。CA8アドレス信号はどのサブ・アレイを完
全選択すべきかを決定するため種々のステアリン
グおよびエネーブリング回路で使用される。完全
選択されたサブ・アレイは行および列の両者が選
択されたサブ・アレイであり、部分的に選択され
たサブ・アレイは行のみが選択されたサブ・アレ
イである。CA8信号は第１図には示さない列アド
レス・ゲートを介して完全選択されたサブ・アレ
イと関連する列デコーダにのみ列アドレス信号を
ゲートして加えるのに使用される。

行選択が行なわれる前はサブ・アレイはスタン
ド・バイ（待機）状態にあり、上側サブ・アレイ
および下側サブ・アレイ中の1/2列導線は列プリ
チヤージ・クロツクPCBUおよびPCBLによつて
夫々VDDに保持されている。行選択のわずか前
に、1/2列導線はプリチヤージ電圧から解放され
る。（この解放は行アドレス信号RAOによつて開
始される。） 選択された行は、行クロツクCRUおよびCRL
から発生され、選択された行と関連する行ドライ
バを介して行導線（ワード線）に加えられる高論
理レベル信号によつて活性化される。メモリ中の
高論理レベルはVDD―VT（VTはトランジスタ
の閾値電圧）に等しいか又はそれより大なる電圧
である。メモリ中の低論理レベルはほぼVSSに
等しい電圧である。１つの行ドライバが各行導線
と関連している。行クロツク発生器CRUおよび
CRLは行アドレス有効クロツク信号CRAVによ
つて開始される。行アドレス有効クロツク発生器
（これは行アドレス信号RAOにより活性化され
る）は、行デコーダ行アドレス信号に応動して、
行デコーデイングを完了するのに必要な時間を表
わす期間だけRAO信号より遅延された信号を提
供する。

選択された行が活性化されると、データはメモ
リ・セルおよびその中の基準セルから関連する1/
２列導線を介してセンス増幅器に転送される。セ
ンス増幅器と1/2列導線の間の相互接続関係の詳
細は第４図に示されている。1/2列導線の各対の
間に存在する小さな差動電圧信号はセンス増幅器
がラツチされたとき最大限度の論理レベルに増幅
される。センス増幅器がラツチされた後1/2列導
線上に最大限度の論理レベル信号が現われること
により選択された行のメモリ・セルに最大限度の
電圧レベルが回復されることになる。このように
して選択された行に沿うすべてのメモリ・セルは
自動的にリフレツシユされる。

各サブ・アレイのセンス増幅器は、上側および
下側サブ・アレイと夫々関連するセンス増幅器ラ
ツチ回路SALUおよびSALLを介してラツチされ
る。センス増幅器ラツチ回路は各センス増幅器の
交差接続されたトランジスタ（第４図の４００６
および４００４）の共通ソース・ノードをVSS
に接続する。

しかし、双安定差動センス増幅器における小信
号の増幅は、この小信号が適正に増幅されること
を保証するため、最初はゆつくりした速度で行う
必要があることが当業者においては知られてい
る。センス増幅器のノードの両端の差動電圧が
VTまたはそれ以上に増幅されたならば、増幅の
速度を増すことが出来る。従つて、センス増幅器
を２段階にラツチすることにより更に信頼性の高
い高速度増幅が達成できる。第１段階において
は、センス増幅器のノード上の小さな差動信号は
その最大限度の増幅レベルに向つてゆつくりと進
むことが許容される。この差動信号がほぼVTに
達すると、第２段階のラツチが開始され、より速
い速度で増幅を完了する。両方のサブ・アレイの
センス増幅器の第１段階ラツチは第１のセンチ増
幅器ストローブ信号CSA１によて開始される。
完全選択されたサブ・アレイにおいては、第２段
階ラツチは差動信号がほぼVTに達するのを許容
するのに十分な時間間隔だけCSA１から遅延さ
れた第２のセンス増幅器ストローブ信号CSA２
によつて開始される。部分選択されたサブ・アレ
イでは、第２段階のラツチは、完全選択されたサ
ブ・アレイ中における第２段階のラツチ期間中に
生じるラツチ電流のピークが過ぎ去るのを許容す
るのに十分な時間間隔だけCSA２から遅延され
た第３のセンス増幅器ストローブ信号CSA３に
よつて開始される。ラツチ電流のピークが一致し
ないようにするため、CSA２とCSA３の間の遅
延は少くともラツチ電流のピークがその最大値の
１／２以下に降下るのに必要な時間だけはなければ
ならない。好ましきは実施例にあつてはこの遅延
は典型例では20ナノ秒である。

入力としてセス増幅器ストローブ・クロツク発
生器CSA１〜CSA３によつて提供される信号を
使用し、列アドレス信号CA８の制御の下で、セ
ンス増幅器ラツチ回路SALUおよびSALLはどち
らのサブ・アレイが完全選択されているかに従つ
て適当なシーケンスで上側および下側サブ・アレ
イの第２段階ラツチを開始する。

部分選択されたサブ・アレイのセンス増幅器の
第２段階ラツチを開始するのに使用される第３の
センス増幅器ストローブ信号CSA３はまた行終
了クロツク発生器CRTDに加えられる。行終了
クロツク発生器は、部分選択されたサブ・アレイ
中のセルがそのリフレツシユ動作を完了するのに
必要な期間を表わす時間間隔だけCSA３から遅
延された信号を提供する。次に行終了クロツク信
号CRTDは部分選択されたサブ・アレイと関連
する行クロツク発生器（CRU又はCRL）に加え
られる。この操作は列アドレス信号CA８の制御
の下で行終了クロツク・ゲートCRTUおよび
CRTLによつて行なわれる。従つて、行終了クロ
ツク信号は完全選択されたサブ・アレイと関連す
る行クロツク発生器には加えられない。行終了ク
ロツク信号は部分選択されたサブ・アレイ中の選
択された行の行導線に加えられる行クロツク信号
をVSSに回復させる。このようにして部分選択
されたサブ・アレイの選択された行はリフレツシ
ユ操作が該サブ・アレイにおいて完了した直後に
不活性化される。

行終了クロツク信号はまた部分選択されたサ
ブ・アレイと関連する行デコーダ・インタラプ
ト・クロツク発生器（CRDIBUまたはCRDIBL）
に加えられる。行終了クロツク信号に応動して、
行デコーダ・インタラプト・クロツク発生器は、
部分選択されたサブ・アレイ中の選択された行を
不活性化するのに必要な時間を表わす時間間隔だ
け行終了クロツク信号から遅延された行デコー
ダ・インタラプト・クロツク信号を発生する。行
終了クロツク信号は完全選択されたサブ・アレイ
と関連する行デコーダ・インタラプト・クロツク
発生器には加えられない。

部分選択されたサブ・アレイに対する上述の行
デコーダ・インタラプト・クロツク信号は部分選
択されたサブ・アレイと関連する列プリチヤー
ジ・クロツク発生器（PCBU又はPCBL）に加え
られ、その中のすべての1/2列導線のVDDへの回
復を開始させる。列プリチヤージ・クロツク信号
はまた部分選択されたサブ・アレイと関連するセ
ンス増幅器ラツチ回路（SALU又はSALL）に加
えられ、該回路の出力をVDDに回復させ、それ
によつて該サブ・アレイのセンス増幅器をデイス
エイブルする。

完全選択されたサブ・アレイでは、CSA２が
センス増幅器の第２段階ラツチを開始すると、列
選択が可能となり、メモリ読出しおよび書込み動
作を行い得る状態となる。

完全選択されたサブ・アレイ中のメモリ動作が
完了した後、入力端子上の行エネイブル信号
がTTLの高論理レベルに回復し、動作サイクル
を終了させる。行エネイブル信号の回復により、
マスタ行プリチヤージ・クロツク信号PROは高
論理レベル状態となる。PRO信号は完全選択さ
れたサブ・アレイと関連する行クロツク信号
（CRU又はCRL）を終了させる。このようにして
該サブ・アレイの選択された行は動作サイクルの
終了時点で不活性化される。PRO信号はまたは
完全選択されたサブ・アレイと関連する行デコー
ダ・インタラプト・クロツク発生器に加えられ、
そこから遅延された信号CRDIBU又はCRDIBL
を開始させる。CRDIBU又かはCRDIBLによつ
て導入された遅延は完全選択されたサブ・アレイ
中の選択された行が不活性となるのに必要な時間
を表わす。行デコーダ・インタラプト・クロツク
信号は完全選択されたサブ・アレイを関連する列
プリチヤージ・クロツク発生器（PCBU又は
PCBL）に加えられ、その中の1/2列導線の回復
を開始させる。同じ列プリチヤージ・クロツク信
号はまた完全選択されたサブ・アレイと関連する
センス増幅器ラツチ回路の回復を開始させ、それ
によつて完全選択されたサブ・アレイのセンス増
幅器をデイスエイブルする。従つて、部分選択さ
れたサブ・アレイ中において、行導線および1/2
列導線は回復され、センス導線はセル・リフレツ
シユ操作が完了した直後にデイスエイブルされ
る。一方完全選択されたサブ・アレイ中では行導
線および1/2列導線は回復され、センス増幅器は
外部から加えられた行エネイブル信号の終了時に
デイスエイブルされる。このようにして各サブ・
アレイの回復と関連する大きな電流ピークはスタ
ガされ、メモリの回復と関連するピーク電流は減
少する。プリチヤージ電流ピークが一致しないよ
うに、２つのサブ・アレイの回復時期の時間差は
少くとも回復ピーク電流がその最大値の1/2に低
下するのに必要な時間はなければならない。好ま
しき実施例にあつては、この遅延は典型例では50
ナノ秒である。

リフレツシユ操作のみが生じる動作サイクルに
あつては、上側サブ・アレイも下側サブ・アレイ
も共に部分選択される。このモードでは、入
力端子のみが活性化され、列選択は開始されな
い。この動作により上述の如く行選択とスタガさ
れたセンス増幅器のラツチ動作が生じる。２つの
サブ・アレイの回復はまた上述した仕方でスタガ
される。しかし、列アドレス信号CA８によつて
制御されるラツチおよび回復のシーケンスはリフ
レツシユ・モードにあつては重要ではない。何故
ならば両方のサブ・アレイが部分選択されている
だけだからである。

第２図を参照すると、行クロツク発生回路２０
００の概略図が示されている。１実施例において
は、このような回路が各サブ・アレイに対し１つ
ずつ、計２つ使用されている。下側サブ・アレイ
と関連する回路の入力および出力はカツコの中に
入れられている。両方のサブ・アレイがスタン
ド・バイ状態にあるとき、各回路CRU又はCRL
の出力は、マスタ行プリチヤージ・クロツク信号
PROが高論理レベルにあるため、VSSに保持さ
れる。動作サイクルの開始時点において、PRO
は低レベルとなり、行アドレス有効クロツク信号
CRAVによつて出力を高レベル状態に切換える。
行アドレス有効クロツク信号は行デコーデイング
が完了したとき高レベルとなり、各回路の出力
CRUおよびCRLを高レベルとする。各回路の出
力は相応する行終了クロツク信号CRTU又は
CRTLあるいはマスタ行プリチヤージ・クロツク
信号PROが高いレベルとなるまで高レベルに留
まる。部分選択されたサブ・アレイと関連する回
路においては、行終了クロツク信号はPROより
前に高レベルとなる。しかし、完全選択されたサ
ブ・アレイと関連する回路に対しては、行終了ク
ロツク信号は行終了クロツク・ゲートによつて阻
止され、その出力はPROが動作サイクルの終了
時点において高レベルに戻るまで高レベルに留ま
る。完全選択されたサブ・アレイおよび部分選択
されたサブ・アレイと関連するクロツク発生器回
路の入力および出力上の信号の典型的な振舞を示
す波形を第２図に示す。この波形は上側サブ・ア
レイが完全選択されている場合を示す。

センス増幅器ラツチ回路の概略図を第３図に示
す。好ましき実施例にあつては各サブ・アレイに
対し１つずつ、計２個のこのような回路が設けら
れている。下側サブ・アレイと関連する回路の入
力および出力はカツコの中に入れられている。両
方のサブ・アレイがスタンド・バイ状態にあると
き、各回路SALU又はSALLの出力は相応する列
プリチヤージ・クロツク信号PCBU又はPCBLに
よつてVDDに保持されている。各回路の出力は
関連するサブ・アレイのセンス増幅器の共通ソー
ス・ノード（第４図の４０３０）に接続されてい
る。動作サイクルの開始時点において、相応する
列プリチヤージ・クロツク信号は低レベルとな
り、各回路の出力を復旧する。行クロツク信号
CRUまたはCRLが高レベルとなると、トランジ
スタ３００１は導通状態となり、相応するサブ・
アレイの増幅器の共通ソース・ノードに対し
VSSに至る極めて高インピーダンスの電流路を
提供する。共通ソース・ノードの電圧は強制的に
VDD―VTとなり、センス増幅器の交差結合した
トランジスタを導通開始状態とする。第１の増幅
器ストローブ信号CSA１が高論理レベルとなる
と、トランジスタ３００２は導通状態となり、出
力に対しVSSに至る比較的高インピーダンスの
電流路を提供し、各サブ・アレイ中のセンス増幅
器の共通ソース・ノードを第１段階のラツチ操作
の特徴であるゆつくりした速度でVSSに向つて
降下させる。

完全選択されたサブ・アレイと関連する回路に
おいては、列アドレス・ビツトCA８の状態は、
第２のセンス増幅器ストローブ信号CSA２が高
レベルになるとき、トランジスタ３００３が導通
状態となり、トランジスタ３００４が非導通状態
となるような状態にある。このようにしてCSA
２はトランジスタ３００５を導通状態にし、出力
に対しVSSに至る比較的低いインピーダンス電
流路を提供し、第２段階ラツチの特徴である速い
速度で出力をVSSに向つて下降させる。第３の
センス増幅器ストローブ信号CSA３がその後高
レベルとなると、トランジスタ３００４が非導通
状態となるためその効果は阻害される。好ましき
は実施例にあつては、トランジスタ３００１，３
００３および３００５の相互コンダクタンスは
５：200：1500の比を有している。

部分選択されたサブ・アレイと関連する回路に
おいては、列アドレス・ビツトCA８の状態は、
CSA２が高レベルとなるときトランジスタ３０
０３が非導通状態でトランジスタ３００４が導通
状態となるような状態にある。このようにして
CSA２の効果はトランジスタ３００３によつて
阻止される。しかし、CSA３がその後高レベル
となると、該信号ははトランジスタ３００５を導
通状態とし、部分選択されたサブ・アレイのセン
ス増幅器を第２段階のラツチ状態となる。SALU
又はSALLのいずれかの出力がVSSに達すると、
該出力は相応する列プリチヤージ・クロツク信号
PCBU又はPCBLが高レベルに戻るまでVSSなる
電圧に留まる。（列プリチヤージ・クロツク信号
PCBU又はPCBLが高レベルに戻るとき出力は
VDDとなる。）上述の如く1/2列導線の回復と関
連して、部分選択されたサブ・アレイ中の列プリ
チヤージを制御する列プリチヤージ・クロツク信
号は完全選択されたサブ・アレイの相応する信号
より前に高レベルとなる。相応する行終了クロツ
ク信号CRTUおよびCRTLがセンス増幅器ラツ
チ回路によつて使用されて、直流電流路が除去さ
れる。センス増幅器ラツチ回路の入力および出力
の信号の典型的振舞を示す波形を、上側サブ・ア
レイが完全選択された場合に対し第３図に示す。

第４図を参照すると、４つのセンス増幅器４０
０２〜４００５およびこれらと関連する列デコー
ダ４００１の概略図が示されている。好ましき実
施例にあつては、各列デコーダは４つの1/2列導
線対および４つのセンス増幅器と関連している。
選択された列デコーダは、４つの1/2列導線対４
００８〜４０１５上の情報を４つの入力／出力
DQ線対４０１６〜４０２３に転送する準備が完
了した状態に留まる。簡単のため、第４図は４つ
の1/2列導線対の内の２つ、４つのセンス増幅器
の内の２つ、および４つのDQ線路対の内の２つ
のみを示している。典型的なセンス増幅器４００
２は１対の交差接続されたトランジスタ４００６
および４００７を含み、これらトランジスタはセ
ンス増幅器ラツチ回路SALU又はSALLを介して
共通ソース・ノード４０３０をVSSに引張るこ
とによつてラツチされる。センス増幅器は１対の
インタラプト・トランジスタ４０２４および４０
２５を通して１対の1/2列導線４００８および４
００９に接続されている。相応するデータ転送ク
ロツク信号CCQU又はCCQLの印加により、セン
ス増幅器１ード４０３１および４０３２上の信号
はトランジスタ４０２６および４０２７を通して
Ｑ線路対４０１６および４０１７に直接加えられ
る。トランジスタ４０２８および４０２９は、該
サブ・アレイがスタンド・バー状態にある間、1/
２列導線４００８および４００９をVDDにプリチ
ヤージするのに使用される。このプリチヤージは
相応する列プリチヤージ・クロツク信号PCBU又
はPCBLの制御の下にあり、該列プリチヤージ・
クロツク信号は行選択の前に低レベルになること
によつて1/2列導線をプリチヤージ電圧から復旧
し、当該サブ・アレイ中のメモリ操作が完了した
とき高レベルとなることによつて1/2列導線をプ
リチヤージ電圧に回復させる。

行終了クロツク・ゲート回路の概略図が第５図
に示されている。１実施例においては、このよう
な回路が２つの行終了クロツク信号CRTDを部
分選択されたサブ・アレイと関連する行クロツク
発生器に加えるのに使用されている。メモリがス
タンド・バイ状態にあるとき、各回路の出力
CRTU又はCRTLはPROが高論理レベルにある
ためにVSSに保持される。動作サイクルの開始
時点において、低レベルとなる行エネイブル信号
によつて開始されるPROはトランジスタ５００
１を非導通とする。完全選択されたサブ・アレイ
と関連する回路においては、列アドレス・ビツト
CA８の状態は、行終了クロツク信号CRTDが高
レベルとなるとき、トランジスタ５００２が非導
通状態となるような状態にある。従つて、
CRTDが高レベルとなる効果はトランジスタ５
００２によつて阻止され、出力CRTU又は
CRTUは、ビツトCA８の状態によつて導通状態
にあるトランジスタ５００３によりVSSに保持
される。部分選択されたサブ・アレイと関連する
回路においては、列アドレス・ビツトCA８の状
態は、CRTDが高レベルとなるとき、トランジ
スタ５００２が導通状態となるような状態であ
る。このようにしてCRTD信号は出力に直接転
送される。動作サイクルの終了時点において、
PRO高論理レベルとなり、部分選択されたサ
ブ・アレイと関連する回路の出力をVSSに戻す。

第６図を参照すると、行デコーダ・インタラプ
ト・クロツク発生器回路の概略図が示されてい
る。好ましき実施例はこのような回路を各サブ・
アレイに１つずつ、計２つ含んでいる。下側サ
ブ・アレイと関連する回路の入力および出力はカ
ツコ内に入れられている。メモリがスタンド・バ
イ状態にあるとき、各回路の出力CRDIBU又は
CRDIBLはVDD＋VTより大なる昇圧された電圧
状態にある。行クロツク信号CRUおよびCRLが
高レベルとなつたわずか後で、行アドレス・バツ
フア・プリチヤージ・クロツク信号PRAはまた
高レベルとなり、両方の回路の出力を低レベルと
する。列アドレス信号CA８の制御の下で、上述
の行クロツク終了ゲートCRTUおよびCRTLは、
行終了クロツク信号が部分選択されたサブ・アレ
イと関連する回路にのみ加えられることを許容す
る。従つて、行終了クロツク信号が高レベルとな
るとき、部分選択されたサブ・アレイと関連する
回路の出力は昇圧された高論理レベルに戻る。完
全選択されたサブ・アレイと関連する回路の出力
は、マスタ行プリチヤージ・クロツクPROが動
作サイクルの終了時点において高レベルに戻るま
で低論理レベルに留まる。行デコーダ・インタラ
プト発生器回路の入力および出力の信号の典型的
な振舞を表わす波形が第５図に示されている。こ
の波形は上側サブ・アレイが完全選択された場合
を示している。

第７図を参照すると、列プリチヤージ・クロツ
ク回路の概略図が示されている。このような回路
が各サブ・アレイに対し１つずつ、計２個好まし
き実施例には含まれている。下側サブ・アレイと
関連する回路の入力および出力はカツコの中に入
れられている。メモリがスタンド・バイ状態にあ
るとき、各回路の出力PCBU又はPCBLはVDD
＋VTより大なる昇圧された高論理レベルにあ
る。行アドレス・ビツトRAOが高レベルとなる
とき、各回路の出力は低レベルとなる。各回路の
出力は、相応する行デコーダ・インタラプト・ク
ロツク信号CRDIBU又はCRDIBLが高レベルと
なるとき高レベルに戻る。第６図と関連して先に
議論したように、部分選択されたサブ・アレイと
関連する行デコーダ・インラプト・クロツク信号
は、完全選択されたサブ・アレイと関連する行デ
コーダ・インタラプト・クロツク信号より前に高
レベルとなる。従つて、部分選択されたサブ・ア
レイと関連する列プリチヤージ回路の出力は完全
選択されたサブ・アレイと関連する回路の出力よ
りも前に高論理レベルに戻る。列プリチヤージ・
クロツク発生器回路の入力および出力の信号の典
型的振舞を表わす波形を上側サブ・アレイが完全
選択された場合に対し第７図に示す。