JPS6030039B2 - 半導体ダイナミツクメモリ装置 - Google Patents
半導体ダイナミツクメモリ装置Info
- Publication number
- JPS6030039B2 JPS6030039B2 JP52020090A JP2009077A JPS6030039B2 JP S6030039 B2 JPS6030039 B2 JP S6030039B2 JP 52020090 A JP52020090 A JP 52020090A JP 2009077 A JP2009077 A JP 2009077A JP S6030039 B2 JPS6030039 B2 JP S6030039B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- memory device
- dynamic memory
- semiconductor dynamic
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
この発明は半導体ダイナミックメモリ装置に関する。
半導体ダイナミックメモリ装置は、例えば１個のＭＯＳ
トランジスタと１個のキャパシタで情報を記憶するメモ
リセルを構成し、このようなメモリセルの行列とアドレ
スデコーダ回路、センス回路、内部信号発生回路等の周
辺回路を一枚の半導体基板上の集積して作られる。
トランジスタと１個のキャパシタで情報を記憶するメモ
リセルを構成し、このようなメモリセルの行列とアドレ
スデコーダ回路、センス回路、内部信号発生回路等の周
辺回路を一枚の半導体基板上の集積して作られる。
従釆、この種のメモリ装置では集種度の急速な向上に伴
って、平均電流（消費電力）に対する考察が多く行われ
ており、低消費電力化を実現するための回路構成も種々
考えられている。
って、平均電流（消費電力）に対する考察が多く行われ
ており、低消費電力化を実現するための回路構成も種々
考えられている。
しかし、ダイナミックメモリ装置を使う場合、平均電流
が低いばかりでなく、一時的に流れる電流のピーク値が
低くかつそのピークの尖鋭さが鈍いことが重要となる。
何故なら、一時的にせよ大電流が流れると、抵抗分割に
よってチップ内の電源電圧が変動することになり、電流
が大きければ大きい程、電源電圧の変化分は大きくなる
。また、この電流のピークが鋭いと電源線のィンダクタ
ンスによりやはりチップ内での電源電圧が大きく変動す
ることになる。そして電源電圧が変動すると、チップの
動作が不安定になり、チップの電源マージンが小さくな
ってしまう。従来の半導体ダイナミックメモリ装置では
、チップがィネーブルになった直後とディスェーフルに
なった直後に注目すべき大電流が流れている。
が低いばかりでなく、一時的に流れる電流のピーク値が
低くかつそのピークの尖鋭さが鈍いことが重要となる。
何故なら、一時的にせよ大電流が流れると、抵抗分割に
よってチップ内の電源電圧が変動することになり、電流
が大きければ大きい程、電源電圧の変化分は大きくなる
。また、この電流のピークが鋭いと電源線のィンダクタ
ンスによりやはりチップ内での電源電圧が大きく変動す
ることになる。そして電源電圧が変動すると、チップの
動作が不安定になり、チップの電源マージンが小さくな
ってしまう。従来の半導体ダイナミックメモリ装置では
、チップがィネーブルになった直後とディスェーフルに
なった直後に注目すべき大電流が流れている。
特に、チップがディスェーブルになった直後のピークは
、ブリチャージを一斉に開始することによるものであっ
て非常に大きくかつ鋭いものとなり、問題であった。こ
の発明は上記した点に鑑みてなされたもので、チップが
ディスェーブルになった直後のピーク電流を低くかつ鈍
いものとして電源電圧の変動を抑え、電源マージンを大
きくした半導体ダイナミックメモリ装置を提供するもの
である。
、ブリチャージを一斉に開始することによるものであっ
て非常に大きくかつ鋭いものとなり、問題であった。こ
の発明は上記した点に鑑みてなされたもので、チップが
ディスェーブルになった直後のピーク電流を低くかつ鈍
いものとして電源電圧の変動を抑え、電源マージンを大
きくした半導体ダイナミックメモリ装置を提供するもの
である。
この発明は、情報を記憶する半導体メモリセルの行列と
その周辺回路を集積してなる半導体ダィナミックメモリ
装置において、時間的に少しずつずれた複数個のプリチ
ャージ用信号を発生する内部信号発生回路を持ち、プリ
チヤージ期間に複数個のノードを順次プリチヤージする
と共に、チップ・ィネーブルの期間に一部の回路ノード
のプリチャージを実行するようにしたことを特徴として
いる。
その周辺回路を集積してなる半導体ダィナミックメモリ
装置において、時間的に少しずつずれた複数個のプリチ
ャージ用信号を発生する内部信号発生回路を持ち、プリ
チヤージ期間に複数個のノードを順次プリチヤージする
と共に、チップ・ィネーブルの期間に一部の回路ノード
のプリチャージを実行するようにしたことを特徴として
いる。
即ち、従来はプリチャージすべき全てのノードをプリチ
ャージ期間に一斉にプリチャージしていたのに対し、少
しずつ遅延された複数個のプリチャージ用信号を作って
、これにより必要なノードをある程度の時間をかけてプ
リチャージすることによって、電流のピーク値を低くし
、かつピークの立上り、立下りをゆるやかにするもので
ある。第１図はこの発明の一実施例における内部信号発
生回路の概略構成を示している。
ャージ期間に一斉にプリチャージしていたのに対し、少
しずつ遅延された複数個のプリチャージ用信号を作って
、これにより必要なノードをある程度の時間をかけてプ
リチャージすることによって、電流のピーク値を低くし
、かつピークの立上り、立下りをゆるやかにするもので
ある。第１図はこの発明の一実施例における内部信号発
生回路の概略構成を示している。
内部信号発生回路１，は外部信号ＣＥｉｎの入力により
、これより立上りが△ｔだけ遅れたプリチャージ用信号
ぐｐ，を発生する。内部信号発生回路１２は前段の内部
信号発生回路１，からのプリチャージ用信号◇ｐ，を外
部入力として？ｐ，に対して立上りが△ｔだけ遅れたプ
リチャージ用信号を発生する。以下同様にして、例えば
ｎ個の内部信号発生回路１，、１２・・・ｌｎを用いて
順次△ｔずつ立上りが遅れたｎ個のプリチャージ用信号
Ｊｐ，、？ｐ２…０ｐｎを発生する。
、これより立上りが△ｔだけ遅れたプリチャージ用信号
ぐｐ，を発生する。内部信号発生回路１２は前段の内部
信号発生回路１，からのプリチャージ用信号◇ｐ，を外
部入力として？ｐ，に対して立上りが△ｔだけ遅れたプ
リチャージ用信号を発生する。以下同様にして、例えば
ｎ個の内部信号発生回路１，、１２・・・ｌｎを用いて
順次△ｔずつ立上りが遅れたｎ個のプリチャージ用信号
Ｊｐ，、？ｐ２…０ｐｎを発生する。
内部信号発生回路１，、１２・・・ｌｎは具体的に例え
ば第２図の如く構成される。また、タイミングチャート
を示すと第３図のようになる。このようにして得られた
ｎ個のプリチャージ用信号？ｐ，、ぐｐ２・・・めｐｎ
を用いて、チップがデイスェーブルになった後のプリチ
ャージ期間において、必要なノードを順次プリチャージ
する。
ば第２図の如く構成される。また、タイミングチャート
を示すと第３図のようになる。このようにして得られた
ｎ個のプリチャージ用信号？ｐ，、ぐｐ２・・・めｐｎ
を用いて、チップがデイスェーブルになった後のプリチ
ャージ期間において、必要なノードを順次プリチャージ
する。
このようにすれば、プリチャージのための電流のピーク
値は低く、かつその立上り、立下りも緩やかになり、従
ってチップ内の電源線の抵抗やィンダクタンスによる電
源電圧変動は抑えられ、電源マージンは大きくなる。本
発明では更に、チップがディスェーブルになった後の電
流ピークを低くかつ緩やかにするために、チップ内の各
回路ノードのプリチャ−ジの−部をチップがディスェー
ブルになる前、即ちチップ・ィネープルの期間に実行す
る。
値は低く、かつその立上り、立下りも緩やかになり、従
ってチップ内の電源線の抵抗やィンダクタンスによる電
源電圧変動は抑えられ、電源マージンは大きくなる。本
発明では更に、チップがディスェーブルになった後の電
流ピークを低くかつ緩やかにするために、チップ内の各
回路ノードのプリチャ−ジの−部をチップがディスェー
ブルになる前、即ちチップ・ィネープルの期間に実行す
る。
チップがィネーブルな状態においても、チップ内の各回
路単位でみると必ずしもィネーブルに保たねばならない
とは限らない。例えばアドレスバッファなどはチップが
ィネーブルになった直後にイネーブルとなり、アドレス
を確定した後はディスェーブルな状態に入るように設計
することができる。このように設計すれば、アドレスバ
ッファのプリチャージについては、チップがィネーブル
な状態で行ってもよいことになる。この場合の具体的な
アドレスバッファ回路例とその動作タイミングチャート
をそれぞれ第４図、第５図に示した。
路単位でみると必ずしもィネーブルに保たねばならない
とは限らない。例えばアドレスバッファなどはチップが
ィネーブルになった直後にイネーブルとなり、アドレス
を確定した後はディスェーブルな状態に入るように設計
することができる。このように設計すれば、アドレスバ
ッファのプリチャージについては、チップがィネーブル
な状態で行ってもよいことになる。この場合の具体的な
アドレスバッファ回路例とその動作タイミングチャート
をそれぞれ第４図、第５図に示した。
第５図で破線が従来のもので、この例では実線で示すよ
うにチップがィネーフルの状態で、アドレスが確定した
後ぐ１〜マ３によりプリチャージを行うようにしている
。この形式を採用すれば、チップがディスェーフルな状
態、即ちプリチャージ期間に入ったときにプリチャージ
しなければならない部分を減らすことができる。
うにチップがィネーフルの状態で、アドレスが確定した
後ぐ１〜マ３によりプリチャージを行うようにしている
。この形式を採用すれば、チップがディスェーフルな状
態、即ちプリチャージ期間に入ったときにプリチャージ
しなければならない部分を減らすことができる。
この場合、チップがィネーブルな状態での電流が増すこ
とになるが、チップ内の各回路部分はそれぞれディスヱ
−プルになるタイミングが異なるので、チップがィネー
ブルな状態でプリチャージしてしまう一部の回路につい
ては一斉にプリチャージすることはむしろ難しく、従っ
て大きな電流ピークが生じるおそれはない。以上のよう
に、この発明によればダイナミックメモリ装置の電流の
プロフアィルは従来に比べてピークが低くかつ緩やかに
なり、電源配線の抵抗やコンダクタンスによる電源電圧
変動が抑えられる。
とになるが、チップ内の各回路部分はそれぞれディスヱ
−プルになるタイミングが異なるので、チップがィネー
ブルな状態でプリチャージしてしまう一部の回路につい
ては一斉にプリチャージすることはむしろ難しく、従っ
て大きな電流ピークが生じるおそれはない。以上のよう
に、この発明によればダイナミックメモリ装置の電流の
プロフアィルは従来に比べてピークが低くかつ緩やかに
なり、電源配線の抵抗やコンダクタンスによる電源電圧
変動が抑えられる。
ダイナミックメモリを実際にコンピュータ等のボードに
組込む場合、チップを個々に見た場合よりも一層電源電
圧変動が大きくなる可能性があり、それだけチップが誤
動作する確率は高くなるのであって、チップの電源マー
ジンを大きくするこの発明は実用上、非常に有用なもの
となる。
組込む場合、チップを個々に見た場合よりも一層電源電
圧変動が大きくなる可能性があり、それだけチップが誤
動作する確率は高くなるのであって、チップの電源マー
ジンを大きくするこの発明は実用上、非常に有用なもの
となる。
第１図はこの発明の一実施例における内部信号発生回路
を概略的に示す図、第２図はその具体的構成例を示す図
、第３図は第１図の回路の動作タイミングチャート、第
４図はチップがィネーフルな状態でプリチャージを実行
するようにしたアドレスバッファ回路の一例を示す図、
第５図はその動作タイミングチャートである。 １１，１２，・・・ｌｎ・・・・・・内部信号発生回路
、？ｐ，，◇ｐ２・・・０ｐｎ・・・・・・プリチャー
ジ用信号。 第１図第２図 第３図 第４図 第５図
を概略的に示す図、第２図はその具体的構成例を示す図
、第３図は第１図の回路の動作タイミングチャート、第
４図はチップがィネーフルな状態でプリチャージを実行
するようにしたアドレスバッファ回路の一例を示す図、
第５図はその動作タイミングチャートである。 １１，１２，・・・ｌｎ・・・・・・内部信号発生回路
、？ｐ，，◇ｐ２・・・０ｐｎ・・・・・・プリチャー
ジ用信号。 第１図第２図 第３図 第４図 第５図
Claims (1)
- １ 情報を記憶する半導体メモリセルの行列とその周辺
回路を集積してなる半導体ダイナミツクメモリ装置にお
いて、時間的に少しずつずれた複数個のプリチヤージ用
信号を発生する内部信号発生回路を持ち、プリチヤージ
期間に複数のノードを順次プリチヤージすると共に、チ
ツプ・イネーブルの期間に、既に動作の終了した一部の
回路ブロツクのノードのプリチヤージを開始するように
したことを特徴とする半導体ダイナミツクメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52020090A JPS6030039B2 (ja) | 1977-02-25 | 1977-02-25 | 半導体ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52020090A JPS6030039B2 (ja) | 1977-02-25 | 1977-02-25 | 半導体ダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53105324A JPS53105324A (en) | 1978-09-13 |
| JPS6030039B2 true JPS6030039B2 (ja) | 1985-07-13 |
Family
ID=12017397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52020090A Expired JPS6030039B2 (ja) | 1977-02-25 | 1977-02-25 | 半導体ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030039B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222112A (en) * | 1979-02-09 | 1980-09-09 | Bell Telephone Laboratories, Incorporated | Dynamic RAM organization for reducing peak current |
| JPS5826389A (ja) * | 1981-08-07 | 1983-02-16 | Toshiba Corp | 半導体メモリ |
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| JPH0746504B2 (ja) * | 1985-10-09 | 1995-05-17 | 株式会社東芝 | 半導体記憶装置 |
| JPS6284488A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
-
1977
- 1977-02-25 JP JP52020090A patent/JPS6030039B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53105324A (en) | 1978-09-13 |
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