JP3031259B2 - クロックレシーバ回路 - Google Patents
クロックレシーバ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はクロックレシーバ回
路に関し、特にクロック信号により内部回路が動作する
半導体集積回路に用いて好適なクロックレシーバ回路に
関する。
路に関し、特にクロック信号により内部回路が動作する
半導体集積回路に用いて好適なクロックレシーバ回路に
関する。
【０００２】
【従来の技術】近年、コンピュータ等情報処理システム
における主記憶装置やグラフィックス等に用いられてい
るＤＲＡＭ（ダイナミックランダムアクセスメモリ）に
おいては、高速化の要請からシステムクロックに同期し
て動作させる回路構成が採用されるに至っている。
における主記憶装置やグラフィックス等に用いられてい
るＤＲＡＭ（ダイナミックランダムアクセスメモリ）に
おいては、高速化の要請からシステムクロックに同期し
て動作させる回路構成が採用されるに至っている。
【０００３】これらの半導体集積回路では外部から入力
されるシステムクロックをレシーバ回路により取り込み
内部回路を制御するための内部クロック信号を生成す
る。内部クロック信号は内部回路ブロックに供給されク
ロック信号に同期した動作が行われる。
されるシステムクロックをレシーバ回路により取り込み
内部回路を制御するための内部クロック信号を生成す
る。内部クロック信号は内部回路ブロックに供給されク
ロック信号に同期した動作が行われる。
【０００４】図６は、システムクロックに同期して動作
するＤＲＡＭの全体の構成をブロック図にて示したもの
である。
するＤＲＡＭの全体の構成をブロック図にて示したもの
である。
【０００５】図６を参照して、ＣＬＫはシステムクロッ
ク信号であり、ＶＲＥＦは入力信号の参照電位として与
えられる入力である。通常、このようなクロックに同期
して高速に動作する半導体集積回路の入力信号は、参照
電位ＶＲＥＦに対する差電位として２００ｍＶ−４００
ｍＶのレベルが与えられる。システムクロック信号ＣＬ
Ｋはクロックレシーバ回路６００に入力されて波形成形
され、内部クロック生成回路６０１に与えられる。
ク信号であり、ＶＲＥＦは入力信号の参照電位として与
えられる入力である。通常、このようなクロックに同期
して高速に動作する半導体集積回路の入力信号は、参照
電位ＶＲＥＦに対する差電位として２００ｍＶ−４００
ｍＶのレベルが与えられる。システムクロック信号ＣＬ
Ｋはクロックレシーバ回路６００に入力されて波形成形
され、内部クロック生成回路６０１に与えられる。
【０００６】内部クロック生成回路６０１は、内部クロ
ック信号ＩＣＬＫを生成し、アドレス信号ラッチ回路６
０２、クロックジェネレータ回路６０３、及びデータラ
ッチ回路６０８に供給する。
ック信号ＩＣＬＫを生成し、アドレス信号ラッチ回路６
０２、クロックジェネレータ回路６０３、及びデータラ
ッチ回路６０８に供給する。
【０００７】アドレス信号ラッチ回路６０２は、アドレ
ス信号Ａ０〜Ａｉの入力を内部クロック信号ＩＣＬＫに
よりラッチし、内部アドレス信号６０５をＤＲＡＭコア
６０６に供給する。
ス信号Ａ０〜Ａｉの入力を内部クロック信号ＩＣＬＫに
よりラッチし、内部アドレス信号６０５をＤＲＡＭコア
６０６に供給する。
【０００８】ＤＲＡＭコア６０６では、供給されたアド
レス信号に相当するメモリセルが選択される。
レス信号に相当するメモリセルが選択される。
【０００９】クロックジェネレータ回路６０３は、コマ
ンド信号ＲＡＳＢ（ロウアドレスストローブ）、ＣＡＳ
Ｂ（カラムアドレスストローブ）、ＷＥＢ（ライトイネ
ーブル）、ＣＳＢ（チップセレクト）の入力を内部クロ
ック信号ＩＣＬＫによりラッチし、これらをデコードし
たのち、読み出し、書き込み等のＤＲＡＭ制御信号６０
４を生成し、ＤＲＡＭコア６０６に供給する。
ンド信号ＲＡＳＢ（ロウアドレスストローブ）、ＣＡＳ
Ｂ（カラムアドレスストローブ）、ＷＥＢ（ライトイネ
ーブル）、ＣＳＢ（チップセレクト）の入力を内部クロ
ック信号ＩＣＬＫによりラッチし、これらをデコードし
たのち、読み出し、書き込み等のＤＲＡＭ制御信号６０
４を生成し、ＤＲＡＭコア６０６に供給する。
【００１０】ＤＲＡＭコア６０６では選択されたメモリ
セルに対して、ＤＲＡＭ制御信号６０４に応じて読み出
し、書き込み等の動作が行われる。
セルに対して、ＤＲＡＭ制御信号６０４に応じて読み出
し、書き込み等の動作が行われる。
【００１１】読み出し動作時には、ＤＲＡＭコア６０６
より読み出されたデータはデータバス６１０に供給され
データラッチ回路６０８に入力する。データラッチ回路
６０８は内部クロック信号ＩＣＬＫによりデータを出力
回路６０７に供給する。出力回路６０７は出力端子ＤＱ
にデータを与える。
より読み出されたデータはデータバス６１０に供給され
データラッチ回路６０８に入力する。データラッチ回路
６０８は内部クロック信号ＩＣＬＫによりデータを出力
回路６０７に供給する。出力回路６０７は出力端子ＤＱ
にデータを与える。
【００１２】図７に、読み出し時のタイミングを示す。
図７を参照して、Ｔ１のサイクルのクロック信号ＣＬＫ
の立ち上がり時に、コマンド信号ＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＣＥＢにより読み出し命令ＲＥＡＤが取り込ま
れた場合を示している。図７では図示されないが、同時
にアドレス信号も与えられる。読み出し命令ＲＥＡＤは
ＤＲＡＭ制御信号６０４としてＤＲＡＭコア６０６に与
えられ、メモリセルから読み出されたデータはデータラ
ッチ回路６０８に送られる。
図７を参照して、Ｔ１のサイクルのクロック信号ＣＬＫ
の立ち上がり時に、コマンド信号ＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＣＥＢにより読み出し命令ＲＥＡＤが取り込ま
れた場合を示している。図７では図示されないが、同時
にアドレス信号も与えられる。読み出し命令ＲＥＡＤは
ＤＲＡＭ制御信号６０４としてＤＲＡＭコア６０６に与
えられ、メモリセルから読み出されたデータはデータラ
ッチ回路６０８に送られる。
【００１３】次のＴ２のサイクルのクロック信号ＣＬＫ
の立ち上がりにより、内部クロック信号ＩＣＬＫが生成
され、データラッチ回路６０８に供給されると、出力回
路６０７にデータが送られ、出力端子ＤＱにデータＤ０
が与えられる。
の立ち上がりにより、内部クロック信号ＩＣＬＫが生成
され、データラッチ回路６０８に供給されると、出力回
路６０７にデータが送られ、出力端子ＤＱにデータＤ０
が与えられる。
【００１４】以後、クロック信号ＣＬＫに同期してＤＲ
ＡＭコア６０６内のアドレスカウンターで連続するアド
レスが生成され、相当するデータＤ１、Ｄ２、…、が出
力される。ここで、クロック信号ＣＬＫの立ち上がりか
ら出力端子ＤＱにデータが得られるまでの時間はアクセ
ス時間と呼ばれ、より高速なものが望まれる。
ＡＭコア６０６内のアドレスカウンターで連続するアド
レスが生成され、相当するデータＤ１、Ｄ２、…、が出
力される。ここで、クロック信号ＣＬＫの立ち上がりか
ら出力端子ＤＱにデータが得られるまでの時間はアクセ
ス時間と呼ばれ、より高速なものが望まれる。
【００１５】図５に、クロックレシーバ回路６００の構
成と内部クロック生成回路６０１の接続状態を示す。
成と内部クロック生成回路６０１の接続状態を示す。
【００１６】図５を参照して、クロックレシーバ６００
は、システムクロック信号ＣＬＫと参照電圧ＶＲＥＦを
それぞれゲート入力とするＮチャネルトランジスタ１０
７、１０８と、Ｎチャネルトランジスタ１０７、１０８
のドレインと電源間に接続されカレントミラー構成のＰ
チャネルトランジスタ１０５、１０６により構成される
差動型のレシーバとして構成されており、クロック信号
ＣＬＫのレベルを参照電位ＶＲＥＦと比較し、増幅して
インバータ１１４に与える。インバータ１１４は波形成
形した内部信号３１５を内部クロック生成回路１０２に
供給する。
は、システムクロック信号ＣＬＫと参照電圧ＶＲＥＦを
それぞれゲート入力とするＮチャネルトランジスタ１０
７、１０８と、Ｎチャネルトランジスタ１０７、１０８
のドレインと電源間に接続されカレントミラー構成のＰ
チャネルトランジスタ１０５、１０６により構成される
差動型のレシーバとして構成されており、クロック信号
ＣＬＫのレベルを参照電位ＶＲＥＦと比較し、増幅して
インバータ１１４に与える。インバータ１１４は波形成
形した内部信号３１５を内部クロック生成回路１０２に
供給する。
【００１７】内部クロック生成回路１０２は、内部信号
３１５の立ち上がりに応答して最適な幅を持つ内部クロ
ック信号ＩＣＬＫを生成する。前述したアクセス時間に
はクロック信号ＣＬＫの入力から、内部クロック信号Ｉ
ＣＬＫが生成されるまでの一連の動作時間が含まれる。
３１５の立ち上がりに応答して最適な幅を持つ内部クロ
ック信号ＩＣＬＫを生成する。前述したアクセス時間に
はクロック信号ＣＬＫの入力から、内部クロック信号Ｉ
ＣＬＫが生成されるまでの一連の動作時間が含まれる。
【００１８】
【発明が解決しようとする課題】上記した従来のクロッ
クレシーバ回路を備えたＤＲＡＭでは、システムクロッ
ク信号ＣＬＫの立ち上がり時、すなわちＣＬＫの入力レ
ベルがロウレベルからハイレベルに遷移するときに、内
部クロック信号ＩＣＬＫを生成し、内部クロック信号Ｉ
ＣＬＫにより出力回路にデータを与える。したがって、
ＤＲＡＭのアクセス時間を高速化するには、システムク
ロック信号ＣＬＫの入力レベルがロウレベルからハイレ
ベルに遷移するときのクロックレシーバ回路の出力信号
が早く遷移するような構成とすることが必要とされる。
すなわち、上記した従来の回路構成は、システムクロッ
ク信号ＣＬＫの入力から内部クロック信号ＩＣＬＫの生
成までに時間を要し、アクセス時間を律速している、と
いう問題点を有している。
クレシーバ回路を備えたＤＲＡＭでは、システムクロッ
ク信号ＣＬＫの立ち上がり時、すなわちＣＬＫの入力レ
ベルがロウレベルからハイレベルに遷移するときに、内
部クロック信号ＩＣＬＫを生成し、内部クロック信号Ｉ
ＣＬＫにより出力回路にデータを与える。したがって、
ＤＲＡＭのアクセス時間を高速化するには、システムク
ロック信号ＣＬＫの入力レベルがロウレベルからハイレ
ベルに遷移するときのクロックレシーバ回路の出力信号
が早く遷移するような構成とすることが必要とされる。
すなわち、上記した従来の回路構成は、システムクロッ
ク信号ＣＬＫの入力から内部クロック信号ＩＣＬＫの生
成までに時間を要し、アクセス時間を律速している、と
いう問題点を有している。
【００１９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロック信号Ｃ
ＬＫの入力から内部クロック信号ＩＣＬＫの生成までの
時間を短縮することによりアクセス時間を高速化するこ
とを可能とするクロックレシーバ回路を提供することに
ある。
てなされたものであって、その目的は、クロック信号Ｃ
ＬＫの入力から内部クロック信号ＩＣＬＫの生成までの
時間を短縮することによりアクセス時間を高速化するこ
とを可能とするクロックレシーバ回路を提供することに
ある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック信号を入力とする差動入力型の
クロックレシ−バにおいて、前記クロック信号のレベル
の変化よりも前に、前記クロックレシ−バの出力信号を
遅延させた信号に基づいて前記出力信号のレベルの遷移
を開始させる手段を備えたことを特徴とする。
め、本発明は、クロック信号を入力とする差動入力型の
クロックレシ−バにおいて、前記クロック信号のレベル
の変化よりも前に、前記クロックレシ−バの出力信号を
遅延させた信号に基づいて前記出力信号のレベルの遷移
を開始させる手段を備えたことを特徴とする。
【００２１】また、本発明においては、前記手段がレシ
ーバ回路の出力節点に前記遅延信号により発生される電
流経路を付加したことを特徴とする。
ーバ回路の出力節点に前記遅延信号により発生される電
流経路を付加したことを特徴とする。
【００２２】本発明の概要を以下に説明する。本発明
は、出力信号を遅延させた信号により、入力されるクロ
ック信号がレベル変化するよりも前に出力節点のレベル
を遷移させ、クロック信号の入力レベルの変化に対して
すみやかに次段のバッファ回路の閾値を切ることを可能
とすることで、内部クロック信号の発生を高速化したも
のである。
は、出力信号を遅延させた信号により、入力されるクロ
ック信号がレベル変化するよりも前に出力節点のレベル
を遷移させ、クロック信号の入力レベルの変化に対して
すみやかに次段のバッファ回路の閾値を切ることを可能
とすることで、内部クロック信号の発生を高速化したも
のである。
【００２３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係るクロックレシーバ回路は、その好ま
しい実施の形態において、バッファ回路（図１の１１
４）の出力（図１の１１５）を遅延させた信号（図１の
１０４）により、システムクロック信号（ＣＬＫ）の入
力レベルの変化よりも前に、差動入力型レシーバ回路の
出力節点（図１の１０３）のレベルを遷移させ、クロッ
ク信号の入力レベルの変化に対してすみやかに次段のバ
ッファ回路（図１の１１４）の閾値を切ることを可能と
する構成とされている。より詳細には、バッファ回路
（図１の１１４）の出力信号を遅延させた遅延信号によ
り、差動入力型レシーバの出力節点（図１の１０３）の
接地／又は電源への電流経路を形成する手段（図１の１
０９）を備え、入力されるクロック信号（図１のＣＬ
Ｋ）のレベルが変化するよりも前の時点で出力節点の電
流パスが形成される。
する。本発明に係るクロックレシーバ回路は、その好ま
しい実施の形態において、バッファ回路（図１の１１
４）の出力（図１の１１５）を遅延させた信号（図１の
１０４）により、システムクロック信号（ＣＬＫ）の入
力レベルの変化よりも前に、差動入力型レシーバ回路の
出力節点（図１の１０３）のレベルを遷移させ、クロッ
ク信号の入力レベルの変化に対してすみやかに次段のバ
ッファ回路（図１の１１４）の閾値を切ることを可能と
する構成とされている。より詳細には、バッファ回路
（図１の１１４）の出力信号を遅延させた遅延信号によ
り、差動入力型レシーバの出力節点（図１の１０３）の
接地／又は電源への電流経路を形成する手段（図１の１
０９）を備え、入力されるクロック信号（図１のＣＬ
Ｋ）のレベルが変化するよりも前の時点で出力節点の電
流パスが形成される。
【００２４】本発明の実施の形態について更に詳細に説
明すべく本発明の実施例を以下に説明する。
明すべく本発明の実施例を以下に説明する。
【００２５】
【実施例】図１は、本発明の実施例に係るクロックレシ
ーバの構成を示す図である。
ーバの構成を示す図である。
【００２６】図１を参照して、本実施例に係るクロック
レシーバは、Ｎチャネルトランジスタ１０７、１０８と
Ｐチャネルトランジスタ１０５、１０６により構成され
る差動型のレシーバで、システムクロック信号（「クロ
ック信号」という）ＣＬＫのレベルを参照電位ＶＲＥＦ
と比較して増幅してインバータ１１４に与える。
レシーバは、Ｎチャネルトランジスタ１０７、１０８と
Ｐチャネルトランジスタ１０５、１０６により構成され
る差動型のレシーバで、システムクロック信号（「クロ
ック信号」という）ＣＬＫのレベルを参照電位ＶＲＥＦ
と比較して増幅してインバータ１１４に与える。
【００２７】Ｎチャネルトランジスタ１０９、１１０は
クロック信号の入力レベルの変化より前に、レシーバの
出力信号１０３のレベルを遷移させるためのもので、Ｎ
チャネルトランジスタ１０９は、差動型のレシーバの出
力信号１０３を遅延させた信号１０４（インバータ１１
４の出力を遅延手段で遅延させた信号）により制御され
るスイッチ用のトランジスタであり、Ｎチャネルトラン
ジスタ１１０は、信号１０３のレベルを遷移させるため
の電流を制御するトランジスタであり、ゲートには参照
電圧ＶＲＥＦ信号が入力されている。
クロック信号の入力レベルの変化より前に、レシーバの
出力信号１０３のレベルを遷移させるためのもので、Ｎ
チャネルトランジスタ１０９は、差動型のレシーバの出
力信号１０３を遅延させた信号１０４（インバータ１１
４の出力を遅延手段で遅延させた信号）により制御され
るスイッチ用のトランジスタであり、Ｎチャネルトラン
ジスタ１１０は、信号１０３のレベルを遷移させるため
の電流を制御するトランジスタであり、ゲートには参照
電圧ＶＲＥＦ信号が入力されている。
【００２８】インバータ１１４に与えられたレシーバの
出力信号１０３は、波形成形され内部信号１１５として
内部クロック生成回路１０２に与えられる。
出力信号１０３は、波形成形され内部信号１１５として
内部クロック生成回路１０２に与えられる。
【００２９】一方、内部信号１１５は信号遅延用のイン
バータ１１３、１１２、１１１を介して信号１１４とな
り前述したトランジスタ１０９のゲートに入力する。
バータ１１３、１１２、１１１を介して信号１１４とな
り前述したトランジスタ１０９のゲートに入力する。
【００３０】図３は、図１に示したレシーバ回路の信号
波形を示すタイミング波形図である。図１及び図３を参
照して、本実施例の動作を説明する。
波形を示すタイミング波形図である。図１及び図３を参
照して、本実施例の動作を説明する。
【００３１】まず、クロック信号ＣＬＫ（図３（Ａ）参
照）の入力がハイレベルの時には、レシーバの出力信号
１０３はロウレベルとなっており、内部信号１１５はハ
イレベル、遅延信号１０４はロウレベルとなっている
（図３（Ｂ）参照）。したがって、スイッチトランジス
タ１０９はオフしている。
照）の入力がハイレベルの時には、レシーバの出力信号
１０３はロウレベルとなっており、内部信号１１５はハ
イレベル、遅延信号１０４はロウレベルとなっている
（図３（Ｂ）参照）。したがって、スイッチトランジス
タ１０９はオフしている。
【００３２】クロック信号ＣＬＫの入力がロウレベルに
遷移すると、レシーバの出力信号１０３はハイレベルと
なり、内部信号１１５がロウレベル、遅延信号１０４は
遅延時間を経た後、ハイレベルとなる。
遷移すると、レシーバの出力信号１０３はハイレベルと
なり、内部信号１１５がロウレベル、遅延信号１０４は
遅延時間を経た後、ハイレベルとなる。
【００３３】遅延信号１０４がハイレベルとなるとスイ
ッチトランジスタ１０９がオンする。したがって、電流
制御トランジスタ１１０を介して電流経路が生じる。こ
の時の電流値は、電流制御トランジスタ１１０のチャネ
ル長により決まるように、スイッチトランジスタ１０９
のチャネル長が設定されている。
ッチトランジスタ１０９がオンする。したがって、電流
制御トランジスタ１１０を介して電流経路が生じる。こ
の時の電流値は、電流制御トランジスタ１１０のチャネ
ル長により決まるように、スイッチトランジスタ１０９
のチャネル長が設定されている。
【００３４】電流経路の発生により、レシーバの出力信
号１０３は、ハイレベルからインバータ１１４の閾値を
切らないレベルまで、ロウレベルに遷移する。
号１０３は、ハイレベルからインバータ１１４の閾値を
切らないレベルまで、ロウレベルに遷移する。
【００３５】クロック信号ＣＬＫの入力がハイレベルに
遷移すると、レシーバの出力信号１０３はロウレベルと
なり、インバータ１１４の閾値を切り、内部信号１１５
がハイレベルとなる。
遷移すると、レシーバの出力信号１０３はロウレベルと
なり、インバータ１１４の閾値を切り、内部信号１１５
がハイレベルとなる。
【００３６】なお、図３には、比較例として、図５に示
したクロックレシーバ回路の内部波形を破線で示してい
る。
したクロックレシーバ回路の内部波形を破線で示してい
る。
【００３７】クロック信号ＣＬＫの入力がロウレベルか
らハイレベルに遷移するときのレシーバの出力信号１０
３、３０１、インバータ１１４の出力１１５、３１５を
比べると、本実施例のほうが早く遷移していることがわ
かる。したがって、内部クロック信号ＩＣＬＫの本実施
例の方がより早く（図３（Ｃ）ではΔｔで示す）生成さ
れる。
らハイレベルに遷移するときのレシーバの出力信号１０
３、３０１、インバータ１１４の出力１１５、３１５を
比べると、本実施例のほうが早く遷移していることがわ
かる。したがって、内部クロック信号ＩＣＬＫの本実施
例の方がより早く（図３（Ｃ）ではΔｔで示す）生成さ
れる。
【００３８】内部信号１１５がハイレベルになると、遅
延信号１０４はロウレベルとなり、スイッチトランジス
タ１０９がオフする。クロック信号ＣＬＫがハイレベル
からロウレベル、ロウレベルからハイレベルとなるのに
応じて以上の動作が繰り返される。
延信号１０４はロウレベルとなり、スイッチトランジス
タ１０９がオフする。クロック信号ＣＬＫがハイレベル
からロウレベル、ロウレベルからハイレベルとなるのに
応じて以上の動作が繰り返される。
【００３９】次に、具体的な数値を用いて本実施例を説
明する。
明する。
【００４０】Ｎチャネルトランジスタのドレイン電流Ｉ
Dはトランジスタが飽和領域で動作しているときは、ＩD
＝β／２×（ＶGS−ＶTN）2で表される。ここで、ＶGS
はゲート電圧、ＶTNはスレッショルド電圧、βはトラン
ジスタのデバイスパラメータを示す。ここでβ／２は規
定値で議論するため１とする。
Dはトランジスタが飽和領域で動作しているときは、ＩD
＝β／２×（ＶGS−ＶTN）2で表される。ここで、ＶGS
はゲート電圧、ＶTNはスレッショルド電圧、βはトラン
ジスタのデバイスパラメータを示す。ここでβ／２は規
定値で議論するため１とする。
【００４１】ＶTNは０．５Ｖ、入力の参照電位ＶＲＥＦ
は１．４Ｖでクロック信号ＣＬＫに２００ｍＶの差電位
が与えられるとする。
は１．４Ｖでクロック信号ＣＬＫに２００ｍＶの差電位
が与えられるとする。
【００４２】クロック信号ＣＬＫが参照電位ＶＲＥＦと
同じ電位となったとき出力信号１０３のレベルは中間電
位となりインバータ１１４の閾値レベルと一致する。
同じ電位となったとき出力信号１０３のレベルは中間電
位となりインバータ１１４の閾値レベルと一致する。
【００４３】この時Ｎチャネルトランジスタ１０７のド
レイン電流ＩDは規定値で０．８１となる。一方、クロ
ック信号ＣＬＫにロウレベル１．２Ｖが与えられたとき
のドレイン電流ＩDは規定値で０．４９となる。したが
って、クロック信号ＣＬＫにロウレベル１．２Ｖが与え
られているときに出力信号１０３のレベルをインバータ
１１４の閾値レベルを切らないように、ちょうどハイレ
ベル時と中間レベルまで遷移させるためにはＮチャネル
トランジスタ１１０により、（０．８１−０．４９）／
２のドレイン電流を発生させればよい。
レイン電流ＩDは規定値で０．８１となる。一方、クロ
ック信号ＣＬＫにロウレベル１．２Ｖが与えられたとき
のドレイン電流ＩDは規定値で０．４９となる。したが
って、クロック信号ＣＬＫにロウレベル１．２Ｖが与え
られているときに出力信号１０３のレベルをインバータ
１１４の閾値レベルを切らないように、ちょうどハイレ
ベル時と中間レベルまで遷移させるためにはＮチャネル
トランジスタ１１０により、（０．８１−０．４９）／
２のドレイン電流を発生させればよい。
【００４４】Ｎチャネルトランジスタ１１０のゲート電
位は１．４Ｖであるから、Ｎチャネルトランジスタ１０
７のチャネル幅を１とするとＮチャネルトランジスタ１
１０のチャネル幅はドレイン電流から０．１８５とな
る。
位は１．４Ｖであるから、Ｎチャネルトランジスタ１０
７のチャネル幅を１とするとＮチャネルトランジスタ１
１０のチャネル幅はドレイン電流から０．１８５とな
る。
【００４５】一方、スイッチトランジスタは、Ｎチャネ
ルトランジスタ１１０１１０のドレイン電流を制限しな
いチャネル幅を必要とするが、ゲートレベルには電源レ
ベル３．３Ｖが与えられるので１０％以下のオン抵抗と
するとして０．２以上のチャネル幅とすればよい。
ルトランジスタ１１０１１０のドレイン電流を制限しな
いチャネル幅を必要とするが、ゲートレベルには電源レ
ベル３．３Ｖが与えられるので１０％以下のオン抵抗と
するとして０．２以上のチャネル幅とすればよい。
【００４６】これらのトランジスタサイズで本実施例の
クロックレシーバ回路のシミュレーションを実施した結
果、従来例より０．５ｎｓ程度、内部クロック信号の生
成を高速化することができた。
クロックレシーバ回路のシミュレーションを実施した結
果、従来例より０．５ｎｓ程度、内部クロック信号の生
成を高速化することができた。
【００４７】以上の実施例は、クロック信号ＣＬＫの立
ち上がり時に、内部クロック信号を生成する場合に、ク
ロック信号のロウレベルからハイレベルに対する応答性
を上げる構成であるが、システムクロックに同期して動
作するＤＲＡＭによっては立ち上がり、立ち下がりの両
エッジに対して内部クロック信号を生成し半導体集積回
路の内部動作をシステムクロックに対して倍の周波数で
動作させるものがある。
ち上がり時に、内部クロック信号を生成する場合に、ク
ロック信号のロウレベルからハイレベルに対する応答性
を上げる構成であるが、システムクロックに同期して動
作するＤＲＡＭによっては立ち上がり、立ち下がりの両
エッジに対して内部クロック信号を生成し半導体集積回
路の内部動作をシステムクロックに対して倍の周波数で
動作させるものがある。
【００４８】この場合にはロウレベル、ハイレベルの両
方の遷移に対する応答性を上げる必要がある。
方の遷移に対する応答性を上げる必要がある。
【００４９】図２に、本発明の第２の実施例として、ロ
ウレベル、ハイレベルの両方の遷移に対する応答性を上
げる場合の構成を示す。この実施例では、前述した実施
例に対して、Ｐチャネルトランジスタ２０１、２０２を
付加している。Ｐチャネルトランジスタ２０１、２０２
はクロック信号のハイレベルからロウレベルへの変化よ
り前にレシーバの出力信号２０３のレベルを遷移させる
ためのもので、Ｐチャネルトランジスタ２０２は出力信
号２１５を遅延させた信号２０４により制御されるスイ
ッチ用のトランジスタ、Ｐチャネルトランジスタ２０１
は、出力信号２０３のレベルを遷移させるための電流を
制御するトランジスタである。
ウレベル、ハイレベルの両方の遷移に対する応答性を上
げる場合の構成を示す。この実施例では、前述した実施
例に対して、Ｐチャネルトランジスタ２０１、２０２を
付加している。Ｐチャネルトランジスタ２０１、２０２
はクロック信号のハイレベルからロウレベルへの変化よ
り前にレシーバの出力信号２０３のレベルを遷移させる
ためのもので、Ｐチャネルトランジスタ２０２は出力信
号２１５を遅延させた信号２０４により制御されるスイ
ッチ用のトランジスタ、Ｐチャネルトランジスタ２０１
は、出力信号２０３のレベルを遷移させるための電流を
制御するトランジスタである。
【００５０】Ｐチャネルトランジスタ２０１のゲートに
は差動レシーバのＰチャネルトランジスタ１０５、１０
６のゲートレベルが与えられる。
は差動レシーバのＰチャネルトランジスタ１０５、１０
６のゲートレベルが与えられる。
【００５１】内部クロック生成回路２０２はクロックレ
シーバ回路２００の出力信号を受けて、クロック信号Ｃ
ＬＫがハイレベルになる時に内部クロック信号ＩＣＬＫ
１を、ロウレベルになる時に内部クロック信号ＩＣＬＫ
２を生成する。
シーバ回路２００の出力信号を受けて、クロック信号Ｃ
ＬＫがハイレベルになる時に内部クロック信号ＩＣＬＫ
１を、ロウレベルになる時に内部クロック信号ＩＣＬＫ
２を生成する。
【００５２】図４は、本発明の第２の実施例の信号波形
を示したものである。本実施例ではクロック信号ＣＬＫ
のロウレベルからハイレベルに遷移し、出力信号２０３
がロウレベル、内部信号２１５がハイレベルとなると、
遅延時間を経たのち遅延信号２０４がロウレベルとな
り、スイッチトランジスタ１０９がオフ、２０２がオン
する。したがって、電流制御トランジスタ２０１を介し
て電流経路が生じる。この時の電流値は電流制御トラン
ジスタ２０１のチャネル長により決まるように、スイッ
チトランジスタ２０２のチャネル長は設定されている。
を示したものである。本実施例ではクロック信号ＣＬＫ
のロウレベルからハイレベルに遷移し、出力信号２０３
がロウレベル、内部信号２１５がハイレベルとなると、
遅延時間を経たのち遅延信号２０４がロウレベルとな
り、スイッチトランジスタ１０９がオフ、２０２がオン
する。したがって、電流制御トランジスタ２０１を介し
て電流経路が生じる。この時の電流値は電流制御トラン
ジスタ２０１のチャネル長により決まるように、スイッ
チトランジスタ２０２のチャネル長は設定されている。
【００５３】電流経路の発生によりレシーバの出力信号
２０３はロウレベルから、インバータ１１４の閾値を切
らないレベルまでハイレベルに遷移する。
２０３はロウレベルから、インバータ１１４の閾値を切
らないレベルまでハイレベルに遷移する。
【００５４】クロック信号ＣＬＫの入力がロウレベルに
遷移すると、レシーバの出力信号２０３はハイレベルと
なり、インバータ１１４の閾値を切り、内部信号２１５
がロウレベルとなる。クロック信号ＣＬＫの遷移に先だ
って出力信号２０３のレベルをハイレベルに遷移させて
いるため、高速に内部信号２１５のロウレベルを得るこ
とができる。
遷移すると、レシーバの出力信号２０３はハイレベルと
なり、インバータ１１４の閾値を切り、内部信号２１５
がロウレベルとなる。クロック信号ＣＬＫの遷移に先だ
って出力信号２０３のレベルをハイレベルに遷移させて
いるため、高速に内部信号２１５のロウレベルを得るこ
とができる。
【００５５】本実施例のトランジスタ２０１、２０２の
サイズは前述した実施例と同様に決められる。すなわ
ち、Ｐチャネルトランジスタ１０５とＮチャネルトラン
ジスタ１０７に流れるドレイン電流の絶対値は等しいの
でＰチャネルトランジスタ１０５に対するＰチャネルト
ランジスタ２０１の比、および２０１に対する２０２の
比は、Ｎチャネルトランジスタ１０７に対する１０９の
比、および１０９に対する１１０の比と等しくすればよ
い。
サイズは前述した実施例と同様に決められる。すなわ
ち、Ｐチャネルトランジスタ１０５とＮチャネルトラン
ジスタ１０７に流れるドレイン電流の絶対値は等しいの
でＰチャネルトランジスタ１０５に対するＰチャネルト
ランジスタ２０１の比、および２０１に対する２０２の
比は、Ｎチャネルトランジスタ１０７に対する１０９の
比、および１０９に対する１１０の比と等しくすればよ
い。
【００５６】
【発明の効果】以上説明したように、本発明のクロック
レシーバ回路によれば、出力信号を遅延させた信号によ
り、クロック信号の入力レベルの変化より前に出力信号
のレベルを遷移させ、クロック信号の入力レベルの変化
に対してすみやかに次段のバッファ回路の閾値を切るよ
うな構成としたことにより、内部クロック信号の発生ま
での時間を短縮し、アクセスを高速化することが可能で
あるという効果を奏する。
レシーバ回路によれば、出力信号を遅延させた信号によ
り、クロック信号の入力レベルの変化より前に出力信号
のレベルを遷移させ、クロック信号の入力レベルの変化
に対してすみやかに次段のバッファ回路の閾値を切るよ
うな構成としたことにより、内部クロック信号の発生ま
での時間を短縮し、アクセスを高速化することが可能で
あるという効果を奏する。
【図１】本発明の一実施例のクロックレシーバ回路を示
す図である。
す図である。
【図２】本発明の第２の実施例のクロックレシーバ回路
を示す図である。
を示す図である。
【図３】本発明の一実施例の内部信号波形を示す図であ
る。
る。
【図４】本発明の第２の実施例の内部信号波形を示す図
である。
である。
【図５】従来例のクロックレシーバ回路を示す図であ
る。
る。
【図６】ＤＲＡＭの全体を示す図である。
【図７】ＤＲＡＭの読み出し動作のタイミングを示す図
である。
である。
１００、２００、３００、６００ クロックレシーバ回
路 １０２、２０２、６０１ 内部クロック生成回路 １０５、１０６、２０２、２０２ Ｐチャネルトランジ
スタ １０７、１０８、１０９、１１０ Ｎチャネルトランジ
スタ １１１、１１２、１１３、１１４ インバータ １０４ 遅延信号 １０３、２０３、３０１ レシーバ出力 １１５、２１５、３１５ 内部信号 ６２０ ＤＲＡＭ ６０２ アドレスラッチ回路 ６０３ クロックジェネレータ回路 ６０４ ＤＲＡＭ制御信号 ６０５ 内部アドレス信号 ６０６ ＤＲＡＭコア ６０７ 出力回路 ６０８ データラッチ回路 ６０９ 入力回路
路 １０２、２０２、６０１ 内部クロック生成回路 １０５、１０６、２０２、２０２ Ｐチャネルトランジ
スタ １０７、１０８、１０９、１１０ Ｎチャネルトランジ
スタ １１１、１１２、１１３、１１４ インバータ １０４ 遅延信号 １０３、２０３、３０１ レシーバ出力 １１５、２１５、３１５ 内部信号 ６２０ ＤＲＡＭ ６０２ アドレスラッチ回路 ６０３ クロックジェネレータ回路 ６０４ ＤＲＡＭ制御信号 ６０５ 内部アドレス信号 ６０６ ＤＲＡＭコア ６０７ 出力回路 ６０８ データラッチ回路 ６０９ 入力回路
Claims (3)
- 【請求項１】クロック信号を入力とする差動入力型のク
ロックレシ−バにおいて、前記 クロック信号のレベルの変化よりも前に、前記クロ
ックレシ−バの出力信号を遅延させた信号に基づいて前
記出力信号のレベルの遷移を開始させる手段を備えたこ
とを特徴とするクロックレシ−バ回路。 - 【請求項２】前記手段がレシーバ回路の出力節点に前記
遅延信号により発生される電流経路を付加したことを特
徴とする請求項１記載のクロックレシーバ回路。 - 【請求項３】クロック信号と参照電圧とを入力とする差
動入力型レシーバと、 該差動入力型レシーバ回路の出力を波形成形して出力す
るバッファ回路と、 を備えたクロックレシーバ回路において、 前記バッファ回路の出力信号を遅延させた遅延信号によ
り、前記差動入力型レシーバの出力節点の接地／又は電
源への電流経路を形成する手段を備え、 入力される前記クロック信号のレベルが変化するよりも
前の時点で、前記遅延信号に基づいて前記出力節点のレ
ベルが変位を開始し、前記クロック信号の入力レベルの
変化に対して速やかに前記バッファ回路の閾値を切る、
ようにしたことを特徴とするクロックレシーバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227776A JP3031259B2 (ja) | 1996-08-09 | 1996-08-09 | クロックレシーバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227776A JP3031259B2 (ja) | 1996-08-09 | 1996-08-09 | クロックレシーバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056372A JPH1056372A (ja) | 1998-02-24 |
| JP3031259B2 true JP3031259B2 (ja) | 2000-04-10 |
Family
ID=16866212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227776A Expired - Fee Related JP3031259B2 (ja) | 1996-08-09 | 1996-08-09 | クロックレシーバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031259B2 (ja) |
-
1996
- 1996-08-09 JP JP8227776A patent/JP3031259B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1056372A (ja) | 1998-02-24 |
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